TWI524679B - 連續逼近式類比數位轉換器（ｓａｒ ａｄｃ）及其方法 - Google Patents

連續逼近式類比數位轉換器（ｓａｒ ａｄｃ）及其方法 Download PDF

Info

Publication number
TWI524679B
TWI524679B TW102115940A TW102115940A TWI524679B TW I524679 B TWI524679 B TW I524679B TW 102115940 A TW102115940 A TW 102115940A TW 102115940 A TW102115940 A TW 102115940A TW I524679 B TWI524679 B TW I524679B
Authority
TW
Taiwan
Prior art keywords
potential
digital
bit
output
generating
Prior art date
Application number
TW102115940A
Other languages
English (en)
Other versions
TW201444298A (zh
Inventor
林見儒
黃詩雄
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW102115940A priority Critical patent/TWI524679B/zh
Priority to US14/183,637 priority patent/US8912942B2/en
Publication of TW201444298A publication Critical patent/TW201444298A/zh
Application granted granted Critical
Publication of TWI524679B publication Critical patent/TWI524679B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Description

連續逼近式類比數位轉換器(SAR ADC)及其方法
本發明是關於一種類比數位轉換技術，特別是關於一種連續逼近式類比數位轉換器(SAR ADC)及其方法。
類比數位轉換器(analog-to-digital converter；ADC)有多種架構，例如：快閃式(flash)ADC、管路式(pipelined)ADC、連續逼近式(successive-approximation-register；SAR)ADC等。這些架構各有各的優點，通常會依據不同的應用需求來選定。其中，連續逼近式ADC較其他架構消耗較低功率、較小面積及較低成本。
傳統上，SAR ADC都是採用二元搜索演算法(binary search algorithm)來得到與輸入信號相匹配的數位輸出碼。在轉換過程中，根據每一次比較器的比較結果，SAR ADC中之數位類比轉換電路通常都需要加或減掉一個二進制比例的電壓，到最後一個位元週期(bit cycle)結束之後，輸入信號與參考電壓的差距就會小於一個最低有 效位元(least significant bit；LSB)。然而，當輸入訊號較小時，其容易受雜訊干擾(此干擾包括比較器、晶片系統本身、電源的干擾等)，進而導致發生誤判。
在一實施例中，一種連續逼近式類比數位轉換方法包括：透過取樣一類比信號來產生一第一電位、利用一比較器根據該第一電位與該數位類比轉換電路上接續發生的複數個第二電位依序產生複數個輸出位元、以及基於此些輸出位元輸出一數位信號。於此，此些第二電位分別對應於此些輸出位元。其中，最後一輸出位元的產生步驟包括利用一比較器接續比較第一電位與最後一次發生的第二電位複數次，以得到複數個第一比較結果、以及根據此些第一比較結果產生最後一輸出位元。
在另一實施例中，一種連續逼近式類比數位轉換方法包括：透過取樣一類比信號來產生一第一電位、利用一比較器根據該第一電位與該數位類比轉換電路上接續發生的複數個第二電位依序產生複數個輸出位元、以及基於此些輸出位元輸出一數位信號。其中，此些輸出位元中之最後j個輸出位元的產生步驟包括：利用一比較器接續比較第一電位與最後一次發生的第二電位複數次，以分別得到複數個第一比較結果、以及根據此些第一比較結果產生最後j個輸出位元。於此，j為大於1之整數。
在又一實施例中，一種連續逼近式類比數位轉換器包括：一取樣及數位類比轉換電路、一比較器以及一 連續逼近式控制電路。一連續逼近式控制電路包括：一第一決定模組、至少一第二決定模組以及一輸出邏輯。第一決定模組對應複數個位元決定期間中之最後一個位元決定期間，而各第二決定模組對應其餘位元決定期間中之一。
取樣及數位類比轉換電路透過取樣一類比信號來產生一第一電位。於最後一個位元決定期間，比較器接續比較第一電位與在取樣及數位類比轉換電路上的一第二電位複數次以分別得到複數個第一比較結果，並且第一決定模組根據此些第一比較結果產生一組最後輸出位元。於其餘位元決定期間中之每一位元決定期間，比較器進行第一電位與第二電位的比較一次以得到對應之第二比較結果，以及對應之第二決定模組根據對應之第二比較結果產生一輸出位元，並根據對應之第二比較結果控制取樣及數位類比轉換電路，以調整在取樣及數位類比轉換電路上的第二電位。輸出邏輯根據至少一輸出位元及一組最後輸出位元輸出一數位信號。
綜上，根據本發明之連續逼近式類比數位轉換器(SAR ADC)及其方法針對最後幾個位元決定期間增加比較器的比較次數，以在無增加複雜的信號偵測裝置的狀況下有效降低雜訊(例如：比較器、晶片系統本身、電源等所產生的雜訊干擾)對SAR ADC的信號雜訊比的影響。再者，對於多次比較結果可利用多數決、平均再進位或者特定的編碼方式，來進一步降低雜訊的能量。
10‧‧‧連續逼近式類比數位轉換器(SAR ADC)
110‧‧‧取樣及數位類比轉換電路
130‧‧‧比較器
150‧‧‧連續逼近式控制電路
151‧‧‧輸入邏輯
153-1~153-N‧‧‧決定模組
154‧‧‧產生單元
154-1~154-3‧‧‧產生單元
155‧‧‧判定單元
157‧‧‧輸出邏輯
1571‧‧‧邏輯元件
1573‧‧‧輸出單元
B1~B(N+j-1)‧‧‧輸出位元
B[1：N]‧‧‧數位信號
B(N-1)_a‧‧‧數位碼
B(N-1)_b‧‧‧數位碼
B(N-1)_c‧‧‧數位碼
BN_a‧‧‧數位碼
BN_b‧‧‧數位碼
BN_c‧‧‧數位碼
CKc‧‧‧控制時脈
CKs‧‧‧系統時脈
CK1~CK(N+4)‧‧‧時脈信號
OUT_p‧‧‧比較結果
OUT_n‧‧‧比較結果
Sc‧‧‧數位控制信號
Valid‧‧‧有效信號
Vin‧‧‧類比信號
VDD‧‧‧供應電壓
V1‧‧‧第一電位
V2‧‧‧第二電位
S21‧‧‧對取樣類比信號進行取樣並保存
S23‧‧‧根據接收到的數位控制信號產生第二電位
S25‧‧‧進行取樣及數位類比轉換電路上的第一電位與取樣及數位類比轉換電路上的第二電位的比較一次以得到一比較結果
S27‧‧‧根據此比較結果產生一輸出位元
S29‧‧‧根據此比較結果輸出數位控制信號給取樣及數位類比轉換電路
S33‧‧‧根據接收到的數位控制信號產生第二電位
S35‧‧‧進行取樣及數位類比轉換電路上的第一電位與取樣及數位類比轉換電路上 的第二電位的比較一次以得到一比較結果
S37‧‧‧根據此比較結果產生一數位碼
S38‧‧‧根據對應此些比較結果的數位碼產生一輸出位元
S39‧‧‧根據此些比較結果輸出數位控制信號給取樣及數位類比轉換電路
S43‧‧‧根據接收到的數位控制信號產生第二電位
S45‧‧‧進行取樣及數位類比轉換電路上的第一電位與取樣及數位類比轉換電路上的第二電位的比較一次以得到一比較結果
S47‧‧‧根據此比較結果產生一數位碼
S48‧‧‧根據對應此些比較結果的數位碼產生最後的輸出位元
S48’‧‧‧根據對應此些比較結果的數位碼產生多個輸出位元
S51‧‧‧基於所有的輸出位元輸出一數位信號
第1圖為根據本發明一實施例之連續逼近式類比數位轉換器(SAR ADC)之概要示意圖。
第2及3圖為根據本發明一實施例之連續逼近式(SAR)類比數位轉換方法之概要流程圖。
第4圖為第1圖中之第一決定模組的一實施例之概要示意圖。
第5圖為根據本發明另一實施例之SAR類比數位轉換方法之部分流程圖。
第6圖為根據本發明另一實施例之SAR ADC之概要示意圖。
第7圖為第6圖中之第一決定模組的一實施例之概要示意圖。
第8及9圖為根據本發明又一實施例之SAR類比數位轉換方法之部分流程圖。
第10圖為第1圖中之連續逼近式控制電路的另一實施例之局部示意圖。
第11圖為根據本發明另一實施例之SAR ADC之局部示意圖。
第12圖為第11圖中之系統時脈、時脈信號以及控制時脈的一實施例之時序圖。
第1圖為根據本發明一實施例之連續逼近式類比數位轉換器(SAR ADC)之概要示意圖。第2及3圖 為根據本發明一實施例之連續逼近式(SAR)類比數位轉換方法之概要流程圖。
參照第1圖，SAR ADC 10包括一取樣及數位類比轉換電路110、一比較器130以及一連續逼近式控制電路150。
取樣及數位類比轉換電路110耦接至比較器130的二輸入端、比較器130的輸出端耦接至連續逼近式控制電路150、並且連續逼近式控制電路150耦接至取樣及數位類比轉換電路110的控制端。
參照第2圖，SAR ADC 10的運作始於取樣階段(sampling phase)。在取樣階段期間，連續逼近式控制電路150以數位控制信號Sc控制取樣及數位類比轉換電路110，以致使取樣及數位類比轉換電路110對取樣類比信號Vin進行取樣並保存(步驟S21)。換言之，取樣及數位類比轉換電路110透過取樣類比信號Vin來產生一第一電位V1。
接著，SAR ADC 10進入位元循環階段(bit-cycling phase)，即轉換階段，以決定數位輸出的轉換輸出。位元循環階段包括依序接連之N個位元決定期間。其中，N為大於1之整數。在每個位元決定期間，取樣及數位類比轉換電路110會轉換一個位元並產生一第二電位V2。於此，取樣及數位類比轉換電路110在同一位元決定期間只轉換一個位元，並且由最大有效位元(most significant bit；MSB)開始轉換至最小有效位元(least significant bit；LSB)。
在一些實施例中，連續逼近式控制電路150包括N個決定模組153-1~153N以及一輸出邏輯157。
決定模組153-1~153(N-1)個別耦接在比較器130的輸出端與取樣及數位類比轉換電路110控制端之間。並且，決定模組153-1~153(N-1)的輸出端連接至輸出邏輯157。決定模組153-1~153(N-1)中之每一者耦接至下一決定模組。
N個決定模組153-1~153N分別對應於N個位元決定期間，並且在各位元決定期間，對應之決定模組根據比較器130的輸出OUT_p、OUT_n決定一輸出位元。
為了方便描述，以下將決定模組153-N稱之為第一決定模組153-N，而其餘決定模組153-1~153-(N-1)稱之為第二決定模組153-1~153-(N-1)。
在第1位元決定期間，連續逼近式控制電路150輸出數位控制信號Sc給取樣及數位類比轉換電路110。在一些實施例中，連續逼近式控制電路150根據第二決定模組153-1~153(N-1)的輸出(即，輸出位元B1~B(N-1))產生數位控制信號Sc。
取樣及數位類比轉換電路110再根據接收到的數位控制信號Sc產生第二電位V2(步驟S23)。於此，數位控制信號Sc的最高(第一)位元為「1」，而其餘位元為「0」。
接著，比較器130進行取樣及數位類比轉換電 路110上的第一電位V1與取樣及數位類比轉換電路110上的第二電位V2的比較一次以得到第1次比較結果OUT_p、OUT_n(步驟S25)。於此，比較結果OUT_p、OUT_n為一差動信號。
第二決定模組153-1根據此次比較結果OUT_p、OUT_n產生一輸出位元B1(步驟S27)。舉例來說，假設第一電位V1為輸入信號Vin，而第二電位V2為數位控制信號Sc轉換後的類比輸出(VDAC)。此時，當比較器130的比較結果OUT_p、OUT_n為類比輸出VDAC小於輸入信號Vin時，第二決定模組153-1將輸出位元B1的值設定為「1」，即，輸出信號B[1：N]的第1位元為1。反之，當比較器130的比較結果OUT_p、OUT_n為類比輸出VDAC大於或等於輸入信號Vin時，第二決定模組153-1將輸出位元B1設定為「0」，即，輸出信號B[1：N]的第1位元為0。
並且，連續逼近式控制電路150根據此次比較結果OUT_p、OUT_n控制取樣及數位類比轉換電路110(步驟S29)，以調整在取樣及數位類比轉換電路110上的第二電位V2。換言之，連續逼近式控制電路150根據第二決定模組153-1所產生的輸出位元B1調整並輸出新的數位控制信號Sc給取樣及數位類比轉換電路110，以致使取樣及數位類比轉換電路110根據新的數位控制信號Sc產生第二電位V2(步驟S23)。以第1次比較結果OUT_p、OUT_n為類比輸出VDAC小於輸入信號Vin為例，此時，數位控制信 號Sc的最高(第一)位元維持為「1」、次高(第二)位元由「0」改設為「1」，而其餘位元亦維持為「0」。而取樣及數位類比轉換電路110則根據新的數位控制信號Sc產生第二電位V2。同樣地，若以第1次比較結果OUT_p、OUT_n為類比輸出VDAC不小於輸入信號Vin為例，數位控制信號Sc的最高(第一)位元則改設為「0」、次高(第二)位元由「0」改設為「1」，而其餘位元亦維持為「0」。
比較器130再次進行取樣及數位類比轉換電路110上的第一電位V1與取樣及數位類比轉換電路110上的第二電位V2的比較一次以得到第2次比較結果OUT_p、OUT_n(步驟S25)。
第二決定模組153-1再根據此次比較結果OUT_p、OUT_n產生(設定)對應之輸出位元B2，即輸出信號B[1：N]的第2位元(步驟S27)。
並且，連續逼近式控制電路150根據此次比較結果OUT_p、OUT_n再次控制取樣及數位類比轉換電路110(步驟S29)，以再次調整在取樣及數位類比轉換電路110上的第二電位V2。
也就是說，透過反覆依序執行(步驟S23)、(步驟S25)、(步驟S27)及(步驟S29)，直至完成倒數第2個位元決定期間。此時，第二決定模組153-1~153(N-1)已分別產生(設定)輸出位元B1~B(N-1)，即輸出信號B[1：N]的第1位元至第N-1位元。
於第N個位元決定期間(即，最後位元決定 期間)，比較器130重覆進行第一電位V1與第二電位V2的比較以得到多個比較結果OUT_p、OUT_n，即，接續比較第一電位V1與第二電位V2多次。為了方便描述，於第N個位元決定期間所產生的比較結果OUT_p、OUT_n稱之為第一比較結果OUT_p、OUT_n，而其餘位元決定期間所產生的比較結果OUT_p、OUT_n稱之為第二比較結果OUT_p、OUT_n。換言之，於最後位元決定期間，比較器130接續比較m次而得到m個第一比較結果OUT_p、OUT_n。於此，m為大於1之整數。於最後位元決定期間，比較器130比較完成後，連續逼近式控制電路150不會根據每次的比較結果OUT_p、OUT_n控制取樣及數位類比轉換電路110去調整其上的第二電位V2，也就是說，於最後位元決定期間，連續逼近式控制電路150不會改變所輸出的數位控制信號Sc，以致使多次比較所使用的第二電位V2維持不變。
換言之，在同一個位元循環階段中，第一決定模組接續處理多個比較結果，而第二決定模組則僅處理一個比較結果。
在一些實施例中，第一決定模組153-N包括m個產生單元154以及一判定單元155。m個產生單元154個別耦接在比較器130的輸出端與判定單元155的輸入端之間。
m個產生單元分別對應於m個第一比較結果OUT_p、OUT_n，並且根據對應之第一比較結果OUT_p、 OUT_n產生對應之數位碼。
第4圖為第1圖中之第一決定模組153-N的一實施例之概要示意圖。
以接續比較3次(即，m=3)為例，搭配參照第3及4圖，第一決定模組153-N包括3個產生單元154-1、154-2、154-3以及一判定單元155。產生單元154-1、154-2、154-3個別耦接在比較器130的輸出端與判定單元155的輸入端之間。判定單元155的輸出端連接至取樣及數位類比轉換電路110的控制端以及輸出邏輯157。
於第N個位元決定期間，取樣及數位類比轉換電路110根據新的數位控制信號Sc產生第二電位V2(步驟S43)。然後，比較器130進行第1次比較(整個位元循環階段的第N次比較)，即比較第一電位V1與第二電位V2以得到第1個第一比較結果OUT_p、OUT_n(步驟S45)。產生單元154-1根據此次第一比較結果OUT_p、OUT_n產生一數位碼B3_a(步驟S47)。
接著，比較器130再進行第2次比較(整個位元循環階段的第N+1次比較)，即比較第一電位V1與第二電位V2以再得到第2個第一比較結果OUT_p、OUT_n(步驟S45)。產生單元154-2再根據此次的第一比較結果OUT_p、OUT_n產生一數位碼B3_b(步驟S47)。
然後，比較器130再進行第3次比較(整個位元循環階段的第N+2次比較)，即比較第一電位V1與第二電位V2以再得到第3個第一比較結果OUT_p、OUT_n(步 驟S45)。產生單元154-3再根據此次的第一比較結果OUT_p、OUT_n產生一數位碼B3_c(步驟S47)。
於完成設定的比較次數後，判定單元155根據對應此3次第一比較結果OUT_p、OUT_n的數位碼B3_a、B3_b、B3_c產生(設定)最後的輸出位元BN(步驟S48)。
然後，輸出邏輯157即以所有設定好的輸出位元B1~BN作為一數位信號B[1：N]，並將此數位信號B[1：N]輸出給下一級的電路(步驟S51)。
第5圖為根據本發明另一實施例之SAR類比數位轉換方法之部分流程圖。第6圖為根據本發明另一實施例之SAR ADC之概要示意圖。
在一些實施例中，參照第5及6圖，第一決定模組153-N可根據m個第一比較結果OUT_p、OUT_n的數位碼產生多個輸出位元BN~B(N+j-1)(步驟S48’)。其中，j為大於1之整數。
此時，輸出邏輯157即以所有的輸出位元B1~B(N+j-1)作為一數位信號B[1：N+j-1]，並將此數位信號B[1：N+j-1]輸出給下一級(步驟S51)。
第7圖為第6圖中之第一決定模組153-N的一實施例之概要示意圖。
以接續比較2次且產生2個輸出位元為例，搭配參照第7圖，第一決定模組153-N包括2個產生單元154-1、154-2以及一判定單元155。產生單元154-1、154-2個別耦接在比較器130的輸出端與判定單元155的輸入端 之間。判定單元155的輸出端連接至取樣及數位類比轉換電路110的控制端以及輸出邏輯157。
在第N個位元決定期間，比較器130接續進行2次比較(整個位元循環階段的第N及N+1次比較)而依序得到2個第一比較結果OUT_p、OUT_n。產生單元154-1根據第1個第一比較結果OUT_p、OUT_n產生一數位碼B3_a，並且產生單元154-2根據第2個第一比較結果OUT_p、OUT_n產生一數位碼B3_b(步驟S47)。然後，判定單元155可利用一轉換表(如下表一)根據數位碼BN_a、BN_b得到最後二輸出位元BN、B(N+1)(步驟S48’)。
在一些實施例中，可在最後幾個位元決定期間，每次比較器130都接續比較多次，藉以進一步提升SAR ADC 10的信號雜訊比(signal-to-noise ratio；SNR)。
換言之，倒數第k+2個位元決定期間至第N個位元決定期間所對應之決定模組153-(N-k-1)~153-N中之每一者均包括多個產生單元154以及一判定單元155。 為了方便描述，以下將決定模組153-N稱之為第一決定模組153-N、將決定模組153-(N-k-1)~153-(N-1)稱之為第三決定模組153-(N-k-1)~153-(N-1)，而將其餘決定模組153-1~153-(N-k-2)稱之為第二決定模組153-1~153-(N-k-2)。並且，以下將於第N個位元決定期間所產生的比較結果OUT_p、OUT_n稱之為第一比較結果OUT_p、OUT_n、將倒數第k+2個位元決定期間至第N-1個位元決定期間所產生的比較結果OUT_p、OUT_n稱之為第三比較結果OUT_p、OUT_n，而將其餘位元決定期間所產生的比較結果OUT_p、OUT_n稱之為第二比較結果OUT_p、OUT_n。
第8及9圖為根據本發明又一實施例之SAR類比數位轉換方法之部分流程圖。於圖式中，k為整數，且k+2小於輸出位元的總數。第10圖為第1圖中之連續逼近式控制電路150的另一實施例之局部示意圖。
參照第8、9及10圖，假設SAR ADC 10設計為最後2個位元決定期間(即，圖式中之k=0)比較器130均個別進行3次比較(即，圖式中之m=0)。
於倒數第2個位元決定期間(即，第N-1個位元決定期間)時，取樣及數位類比轉換電路110根據新的數位控制信號Sc產生第二電位V2(步驟S33)。然後，比較器130進行第N-1個位元決定期間的第1次比較，即比較第一電位V1與第二電位V2以得到一第三比較結果OUT_p、OUT_n(步驟S35)。第三決定模組153-(N-1)中的 產生單元154-1根據此次的第三比較結果OUT_p、OUT_n產生一數位碼B(N-1)_a(步驟S37)。
接著，比較器130再進行第N-1個位元決定期間的第2次比較，即比較第一電位V1與第二電位V2以再得到一第三比較結果OUT_p、OUT_n(步驟S35)。第三決定模組153-(N-1)中的產生單元154-2根據此次的第三比較結果OUT_p、OUT_n產生一數位碼B(N-1)_b(步驟S37)。
然後，比較器130再進行第N-1個位元決定期間的第3次比較，即比較第一電位V1與第二電位V2以再得到一第三比較結果OUT_p、OUT_n(步驟S35)。第三決定模組153-(N-1)中的產生單元154-3根據此次的第三比較結果OUT_p、OUT_n產生一數位碼B(N-1)_c(步驟S37)。
在完成此位元決定期間所設定的比較次數之前，連續逼近式控制電路150不會改變所輸出的數位控制信號Sc，以致使多次比較所使用的第二電位V2維持不變。
於完成設定的比較次數後，第三決定模組153-(N-1)中的判定單元155根據對應此3次比較所產生的第三比較結果OUT_p、OUT_n的數位碼B(N-1)_a、B(N-1)_b、B(N-1)_c產生(設定)第N-1個輸出位元B(N-1)(步驟S38)。
連續逼近式控制電路150根據此些第三比較結果OUT_p、OUT_n再次控制取樣及數位類比轉換電路110(步驟S39)，以再次調整在取樣及數位類比轉換電路110上的第二電位V2(步驟43)。換言之，連續逼近式控 制電路150基於第三決定模組153-(N-1)中的判定單元155所設定的第N-1個輸出位元B(N-1)調整並輸出數位控制信號Sc給取樣及數位類比轉換電路110。
於第N個位元決定期間，搭配參照第3或5圖，取樣及數位類比轉換電路110根據新的數位控制信號Sc調整第二電位V2(步驟43)之後，比較器130接續進行第一電位V1與第二電位V2的比較3次，以得到三個第一比較結果OUT_p、OUT_n(步驟45)。並且，第一決定模組153-N中的產生單元154-1、154-2、154-3分別根據此些第一比較結果OUT_p、OUT_n而產生數位碼BN_a、BN_b、BN_c(步驟47)。然後，第三決定模組153-N中的判定單元155再根據對應此3次比較所產生的第一比較結果OUT_p、OUT_n的數位碼BN_a、BN_b、BN_c產生(設定)第N個輸出位元BN(步驟S48)或產生第N及N+1個輸出位元BN、B(N+1)(步驟S48’)。
換言之，在同一個位元循環階段中，第一決定模組和第三決定模組均處理多個比較結果，而第二決定模組則僅處理一個比較結果。再者，同一決定模組中的多個產生單元分別對應同一位元決定期間所產生的多個比較結果。並且，除了最後位元決定期間，對於設定為多次比較的位元決定期間，在完成此位元決定期間所設定的比較次數之前，連續逼近式控制電路150都不會改變所輸出的數位控制信號Sc，以致使多次比較所使用的第二電位V2維持不變。
在一些實施例中，當最後幾個位元決定期間，每次比較器130都接續比較多次時，比較器130在各位元決定期間執行比較的次數可均相同、均不同、或部分相同且部分不同。舉例來說，假設第8圖中之k=0，SAR ADC 10可如同上述例子的設計，然而SAR ADC 10亦可設計為比較器130在第N-1個位元決定期間接續比較2次比較(即，第三決定模組具有2個產生單元)，而在第N個位元決定期間接續比較3次比較(即，第一決定模組具有3個產生單元)。
在步驟S38或步驟S48中，判定單元155可以多數決的方式或以平均再進位的方式來得到對應之輸出位元。
以第N個位元決定期間且m=3為例，判定單元155進行對應之數位碼BN_a、BN_b、BN_c的多數決以得到最後輸出位元BN，如下表二。
換言之，當利用多數決的方式時，m必須為奇數，即，比較器130在此位元決定期間的比較次數為奇數。
再以第N個位元決定期間且m=3為例，判定單元155進行對應之數位碼BN_a、BN_b、BN_c的平均再進位(小數位四捨五入)以得到最後輸出位元BN，如下表三。
第11圖為根據本發明另一實施例之SAR ADC之局部示意圖。
以N=3為例，參照第11圖，於此實施例中，第1及2個位元決定期間比較器130個別比較1次，而於第3個位元決定期間比較器130比較3次。
連續逼近式控制電路150包括輸入邏輯151、第二決定模組153-1、153-2、第一決定模組以及輸出邏輯。第一決定模組包括三個產生單元154-1、154-2、154-3以及一判定單元155。輸出邏輯包括一邏輯元件1571以及一輸出單元1573。輸入邏輯151的二輸入端耦接比較器130的正輸出端與負輸出端。
第二決定模組153-1、153-2與產生單元154-1、154-2、154-3可由串接之正反器DFF實現。於此，第二決定模組153-1、153-2與產生單元154-1、154-2、154-3中每一者均包括二正反器DFF(為方便說明，以下分別稱之為第一正反器DFF和第二正反器DFF)。
第二決定模組153-1、153-2與產生單元154-1、154-2、154-3中的第一正反器DFF的設定端或重置端接收系統時脈CKs，並根據系統時脈CKs進行設定或重置。
各第一正反器DFF的輸出端耦接至對應相同位元或相同數位碼之第二正反器DFF的控制端以及對應下一位元或下一數位碼之第一正反器DFF的輸入端。而第二決定模組153-1之第一正反器DFF的輸入端則耦接至供電端(供應電壓VDD)。
換言之，第二決定模組153-1之第一正反器DFF的輸出端耦接至第二決定模組153-1之第二正反器DFF的控制端以及第二決定模組153-2之第一正反器DFF的輸入端。第二決定模組153-2之第一正反器DFF的輸出 端耦接至第二決定模組153-2之第二正反器DFF的控制端以及產生單元154-1之第一正反器DFF的輸入端。產生單元154-1之第一正反器DFF的輸出端耦接至產生單元154-1之第二正反器DFF的控制端以及產生單元154-2之第一正反器DFF的輸入端。而產生單元154-3之第一正反器DFF的輸出端則耦接至產生單元154-3之第二正反器DFF的控制端以及邏輯元件1571的第一輸入端。
各第二正反器DFF的輸入端耦接至比較器130的正輸出端。產生單元154-1、154-2、154-3之第二正反器DFF的輸出端連接至判定單元155的輸入端。第二決定模組153-1、153-2之第二正反器DFF的輸出端以及判定單元155的輸出端耦接至輸出單元1573的輸出端，並且電性連接至取樣及數位類比轉換電路110。
輸入邏輯151的輸出端耦接至各第一正反器DFF的控制端以及邏輯元件1571的第二輸入端。邏輯元件1571的第三輸入端接收系統時脈CKs。邏輯元件1571的輸出端連接至輸出單元1573的控制端。
輸入邏輯151接收比較器130的正端及負端輸出(比較結果OUT_p、OUT_n)，並且進行比較結果OUT_p、OUT_n的邏輯運算以輸出有效信號Valid至各第一正反器DFF的控制端及邏輯元件1571的輸入端。在一些實施例中，輸入邏輯151可為一反及閘(NAND gate)。
第二決定模組153-1之第一正反器DFF根據有效信號Valid及供應電壓VDD產生一時脈信號CK1。第 二決定模組153-1之第二正反器DFF再根據正端比較結果OUT_p與時脈信號CK1設定第1輸出位元B1。並且，第二決定模組153-1之第一正反器DFF更將此時脈信號CK1提供給第二決定模組153-2的第一正反器DFF，以作為第二決定模組153-2的第一正反器DFF的輸入資料。
第二決定模組153-2之第一正反器DFF根據有效信號Valid及時脈信號CK1產生一時脈信號CK2。第二決定模組153-1之第二正反器DFF再根據正端比較結果OUT_p與時脈信號CK2設定第2輸出位元B2。並且，第二決定模組153-2之第一正反器DFF更將此時脈信號CK2提供給產生單元154-1的第一正反器DFF，以作為產生單元154-1的第一正反器DFF的輸入資料。
產生單元154-1根據有效信號Valid及時脈信號CK2產生時脈信號CK3。產生單元154-1之第二正反器DFF再根據正端比較結果OUT_p與時脈信號CK3輸出一數位碼B3_a。並且，產生單元154-1之第一正反器DFF更將此時脈信號CK3提供給產生單元154-2的第一正反器DFF，以作為產生單元154-2的第一正反器DFF的輸入資料。。
產生單元154-2根據有效信號Valid及時脈信號CK2產生時脈信號CK4。產生單元154-2之第二正反器DFF再根據正端比較結果OUT_p與時脈信號CK4輸出一數位碼B3_b。並且，產生單元154-2之第一正反器DFF更將此時脈信號CK4提供給產生單元154-3的第一正反器 DFF，以作為產生單元154-3的第一正反器DFF的輸入資料。
產生單元154-3根據有效信號Valid及時脈信號CK4產生時脈信號CK5。產生單元154-3之第二正反器DFF再根據正端比較結果OUT_p與時脈信號CK5輸出一數位碼B3_c。並且，產生單元154-1之第一正反器DFF更將此時脈信號CK5提供給邏輯元件1571。
判定單元155則根據數位碼B3_a、B3_b、B3_c設定第3輸出位元B3。於此，判定單元155可以多數決或平均再進位等方式來決定第3輸出位元B3。
邏輯元件1571根據系統時脈CKs、有效信號Valid及時脈信號CK5產生一控制時脈CKc，以致使輸出單元1573根據控制時脈CKc讀出第1輸出位元B1、第2輸出位元B2及第3輸出位元B3並將其輸出為一輸出信號B[1：3]。在一些實施例中，邏輯元件1571可以或閘(OR gate)實現。
於此實施例中，系統時脈CKs、時脈信號CK1~CK5以及控制時脈CKc的時序關係如第12圖所示。
其中，取樣及數位類比轉換電路110基本上包括複數個開關以及複數個電容。此些電容的第一端連接至比較器130的一輸入端，而第二端則藉由開關選擇性接收一參考電壓。連續逼近式控制電路150耦接至此些開關的控制端，並且透過控制此些開關的運作以決定此些電容的第一端的電位(如，第二電位V2)。在一些實施例中，取 樣及數位類比轉換電路110可包括取樣保存電路及數位類比轉換器，或者為一電容式數位類比轉換器。由於取樣及數位類比轉換電路的實施態樣及詳細運作係為本領域之技術人員所熟知，故於此不再贅述。
綜上，根據本發明之連續逼近式類比數位轉換器(SAR ADC)及其方法針對最後幾個位元決定期間增加比較器的比較次數，以在無增加複雜的信號偵測裝置的狀況下有效降低雜訊(例如：比較器、晶片系統本身、電源等所產生的雜訊干擾)對SAR ADC的信號雜訊比的影響。再者，對於多次比較結果可利用多數決、平均再進位或者特定的編碼方式，來進一步降低雜訊的能量。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明，任何熟習相像技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
S43‧‧‧根據接收到的數位控制信號產生第二電位
S45‧‧‧進行取樣及數位類比轉換電路上的第一電位與取樣及數位類比轉換電路上的第二電位的比較一次以得到一比較結果
S47‧‧‧根據此比較結果產生一數位碼
S48‧‧‧根據對應此些比較結果的數位碼產生最後的輸出位元
S51‧‧‧基於所有的輸出位元輸出一數位信號

Claims (18)

  1. 一種連續逼近式類比數位轉換方法，包括：透過取樣一類比信號來產生一第一電位；利用一比較器根據該第一電位與該數位類比轉換電路上接續發生的複數個第二電位依序產生複數個輸出位元，其中該些第二電位分別對應於該些輸出位元；以及基於該些輸出位元輸出一數位信號；其中，該些輸出位元中之最後一輸出位元的產生步驟包括：利用該比較器接續比較該第一電位與該些第二電位中之最後一次發生的第二電位複數次，以得到複數個第一比較結果；以及根據該些第一比較結果產生該最後一輸出位元。
  2. 如請求項1所述之連續逼近式類比數位轉換方法，其中根據該些第一比較結果產生該最後一輸出位元的該步驟包括：根據該比較器的該些第一比較結果分別產生複數個數位碼；以及進行該些數位碼的多數決以得到該最後一輸出位元。
  3. 如請求項1所述之連續逼近式類比數位轉換方法，其中根據該些第一比較結果產生對應之該最後一輸出位元 的該步驟包括：根據該比較器的該些第一比較結果分別產生複數個數位碼；以及進行該些數位碼的平均再進位以得到該最後一輸出位元。
  4. 如請求項1所述之連續逼近式類比數位轉換方法，其中該些輸出位元中之倒數第2至k個輸出位元中之各該輸出位元的產生步驟包括：利用該比較器接續比較該第一電位與對應之該第二電位複數次，以得到複數個第三比較結果；根據該些第三比較結果控制該數位類比轉換電路，以調整在該數位類比轉換電路上的該第二電位；以及根據該些第三比較結果產生對應之該輸出位元；其中，k為整數，且k+2小於該些輸出位元的總數。
  5. 如請求項4所述之連續逼近式類比數位轉換方法，其中根據該些第三比較結果產生對應之該輸出位元的該步驟包括：根據該些第三比較結果分別產生複數個數位碼；以及進行該些數位碼的多數決以得到對應之該輸出位元。
  6. 如請求項4所述之連續逼近式類比數位轉換方法，其中根據該些第三比較結果產生對應之該輸出位元的該步 驟包括：根據該些第三比較結果分別產生複數個數位碼；以及進行該些數位碼的平均再進位以得到對應之該輸出位元。
  7. 如請求項1至6中之任一項所述之連續逼近式類比數位轉換方法，其中該些輸出位元中之其餘輸出位元中之各該輸出位元的產生步驟包括：利用該比較器比較該第一電位與對應之該第二電位一次，以得到一第二比較結果；根據該比較器的該第二比較結果控制該數位類比轉換電路，以調整在該數位類比轉換電路上的該第二電位；以及根據該第二比較結果產生對應之該輸出位元。
  8. 一種連續逼近式類比數位轉換方法，包括：透過取樣一類比信號來產生一第一電位；利用一比較器根據該第一電位與該數位類比轉換電路上接續發生的複數個第二電位依序產生複數個輸出位元；以及基於該些輸出位元輸出一數位信號；其中，該些輸出位元中之最後j個輸出位元的產生步驟包括：利用一比較器接續比較該第一電位與該些第二電位中之最後一次發生的第二電位複數次，以分 別得到複數個第一比較結果；以及根據該比較器的該些第一比較結果產生該最後j個輸出位元，其中j為大於1之整數。
  9. 如請求項8所述之連續逼近式類比數位轉換方法，其中根據該些第一比較結果產生該最後j個輸出位元的該步驟包括：根據該些第一比較結果分別產生至少三個數位碼；以及利用一轉換表根據該些數位碼決定該最後j個輸出位元。
  10. 如請求項8或9所述之連續逼近式類比數位轉換方法，其中該些第二電位中之第1次發生之第二電位至第j-1次發生之第二電位依序對應該些輸出位元中之第1輸出位元至第j-1個輸出位元，並且該第1輸出位元至該第j-1個輸出位元中之各輸出位元的產生步驟包括：利用該比較器比較該第一電位與對應之該第二電位一次，以得到一第二比較結果；根據該第二比較結果控制該數位類比轉換電路，以調整在該數位類比轉換電路上的該第二電位；以及根據該第二比較結果產生對應之該輸出位元。
  11. 一種連續逼近式類比數位轉換器，包括：一取樣及數位類比轉換電路，用以透過取樣一類比信號來產生一第一電位；一比較器，用以於複數個位元決定期間中之最後一 個位元決定期間，接續比較該第一電位與在該取樣及數位類比轉換電路上的一第二電位複數次以分別得到複數個第一比較結果，以及於其餘位元決定期間，個別進行該第一電位與該第二電位的比較一次以得到對應之第二比較結果；以及一連續逼近式控制電路，包括：一第一決定模組，用以於該最後一個位元決定期間，根據該些第一比較結果產生一組最後輸出位元；至少一第二決定模組，各該第二決定模組對應該其餘位元決定期間中之一，以於對應之該位元決定期間，根據對應之該第二比較結果產生一輸出位元，並根據對應之該第二比較結果控制該取樣及數位類比轉換電路，以調整在該取樣及數位類比轉換電路上的該第二電位；以及一輸出邏輯，用以根據該至少一輸出位元及該組最後輸出位元輸出一數位信號。
  12. 如請求項11所述之連續逼近式類比數位轉換器，其中該組最後輸出位元的位元數為正整數，且小於或等於該比較器的比較次數。
  13. 如請求項11所述之連續逼近式類比數位轉換器，其中該組最後輸出位元為一最後輸出位元，並且該第一決定模組包括：複數個產生單元，分別對應該些第一比較結果，各 該產生單元用以根據對應之該第一比較結果產生一數位碼；以及一判定單元，用以進行該些數位碼的多數決以得到該最後輸出位元。
  14. 如請求項11所述之連續逼近式類比數位轉換器，其中該組最後輸出位元為一最後輸出位元，並且該第一決定模組包括：複數個產生單元，分別對應該些第一比較結果，各該產生單元用以根據對應之該第一比較結果產生一數位碼；以及一判定單元，用以進行該些數位碼的平均再進位以得到該最後輸出位元。
  15. 如請求項11所述之連續逼近式類比數位轉換器，其中該組最後輸出位元為複數個最後輸出位元，並且該第一決定模組包括：複數個產生單元，分別對應該些第一比較結果，各該產生單元用以根據對應之該第一比較結果產生一數位碼；以及一判定單元，用以利用一轉換表根據該些數位碼輸出該些最後輸出位元。
  16. 如請求項11所述之連續逼近式類比數位轉換器，其中該比較器更用以於第2至第k個位元決定期間中之各位元決定期間，進行該第一電位與該第二電位的比較複數次以個別得到複數個第三比較結果，並且該連續逼近式 控制電路更包括：至少一第三決定模組，分別對應該倒數第2至第k個位元決定期間，以於對應之該位元決定期間，根據該比較器的該些第三比較結果產對應之輸出位元。
  17. 如請求項16所述之連續逼近式類比數位轉換器，其中各該第三決定模組包括：複數個產生單元，分別對應同一該位元決定期間所產生的該些第三比較結果，各該產生單元用以根據對應之該第三比較結果產生一數位碼；以及一判定單元，用以進行該些數位碼的多數決以得到對應之該輸出位元。
  18. 如請求項16所述之連續逼近式類比數位轉換器，其中各該第三決定模組包括：複數個產生單元，分別對應同一該位元決定期間所產生的該些第三比較結果，各該產生單元用以根據對應之該第三比較結果產生一數位碼；以及一判定單元，用以進行該些數位碼的平均再進位以得到對應之該輸出位元。
TW102115940A 2013-05-03 2013-05-03 連續逼近式類比數位轉換器（ｓａｒ ａｄｃ）及其方法 TWI524679B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW102115940A TWI524679B (zh) 2013-05-03 2013-05-03 連續逼近式類比數位轉換器（ｓａｒ ａｄｃ）及其方法
US14/183,637 US8912942B2 (en) 2013-05-03 2014-02-19 Successive-approximation-register analog-to-digital converter (SAR ADC) and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102115940A TWI524679B (zh) 2013-05-03 2013-05-03 連續逼近式類比數位轉換器（ｓａｒ ａｄｃ）及其方法

Publications (2)

Publication Number Publication Date
TW201444298A TW201444298A (zh) 2014-11-16
TWI524679B true TWI524679B (zh) 2016-03-01

Family

ID=51841172

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102115940A TWI524679B (zh) 2013-05-03 2013-05-03 連續逼近式類比數位轉換器（ｓａｒ ａｄｃ）及其方法

Country Status (2)

Country Link
US (1) US8912942B2 (zh)
TW (1) TWI524679B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI566530B (zh) 2014-11-03 2017-01-11 瑞昱半導體股份有限公司 連續逼近式類比至數位轉換器與轉換方法
CN106301376B (zh) * 2015-06-03 2019-12-06 中国科学院深圳先进技术研究院 一种比较器偏置电流可调的低功耗逐次逼近型模数转换器
TWI572143B (zh) 2015-10-30 2017-02-21 瑞昱半導體股份有限公司 連續逼近式類比數位轉換電路及其方法
CN106656190B (zh) * 2015-11-04 2020-02-14 瑞昱半导体股份有限公司 连续逼近式模拟数字转换电路及其方法
US11711089B2 (en) * 2019-04-05 2023-07-25 Telefonaktiebolaget Lm Ericsson (Publ) SAR ADC with alternating low and high precision comparators and uneven allocation of redundancy
TWI736223B (zh) 2020-04-16 2021-08-11 瑞昱半導體股份有限公司 數位斜率式類比數位轉換器裝置與訊號轉換方法
CN115967403A (zh) * 2021-10-13 2023-04-14 瑞昱半导体股份有限公司 逐渐逼近寄存器式模拟数字转换装置与信号转换方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4932619B2 (ja) * 2007-07-03 2012-05-16 ルネサスエレクトロニクス株式会社 Ａ／ｄコンバータ
US8031099B2 (en) * 2009-12-23 2011-10-04 Integrated Device Technology, Inc. Analog/digital or digital/analog conversion system having improved linearity
JP5447011B2 (ja) * 2010-03-05 2014-03-19 富士通株式会社 Ａ／ｄ変換装置およびａ／ｄ変換方法
US8344925B1 (en) * 2011-05-26 2013-01-01 Cadence Design Systems, Inc. System and method for adaptive timing control of successive approximation analog-to-digital conversion
KR101927272B1 (ko) * 2012-09-27 2018-12-11 한국전자통신연구원 연속 근사 레지스터 아날로그 디지털 컨버터

Also Published As

Publication number Publication date
TW201444298A (zh) 2014-11-16
US20140327560A1 (en) 2014-11-06
US8912942B2 (en) 2014-12-16

Similar Documents

Publication Publication Date Title
TWI524679B (zh) 連續逼近式類比數位轉換器（ｓａｒ ａｄｃ）及其方法
TWI572143B (zh) 連續逼近式類比數位轉換電路及其方法
TWI559687B (zh) 逐次逼進型類比至數位轉換器
US10484000B2 (en) Analog-to-digital converters
KR102103933B1 (ko) 연속 접근 방식 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법
US7535391B1 (en) Analog-to-digital converter having random capacitor assignment and method thereof
TWI521887B (zh) 連續近似式類比數位轉換器
US8570206B1 (en) Multi-bit per cycle successive approximation register ADC
US7414562B2 (en) Analog-to-digital conversion using asynchronous current-mode cyclic comparison
TWI532328B (zh) 類比數位轉換裝置及其轉換方法
TWI479806B (zh) 類比至數位轉換系統
US9496888B1 (en) Asynchronous SAR ADC with binary scaled redundancy
US10630304B1 (en) Sub-ranging analog-to-digital converter
KR101670440B1 (ko) 저전력 고속 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법
US20220209781A1 (en) Time-interleaved analog to digital converter having randomization and signal conversion method
CN106656190B (zh) 连续逼近式模拟数字转换电路及其方法
CN104143983B (zh) 连续逼近式模拟数字转换器及其方法
JP2014515581A (ja) 不均一な量子化を用いてデータ変換を実行するための方法及び装置
JP2014236373A (ja) Ａ／ｄ変換装置
US6700523B2 (en) Analog to digital converter selecting reference voltages in accordance with feedback from prior stages
Atchaya et al. Design of High Speed Time–Interleaved SAR Analog to Digital Converter
TWI584600B (zh) 連續漸近式類比數位轉換器及其控制方法
US20240178857A1 (en) Time domain analog-to-digital converter and analog-to-digital converting method
US20240113726A1 (en) Time-interleaved analog to digital converter based on control of counter
TWI676361B (zh) 連續漸進式類比數位轉換器及其控制方法