JP2014515581A - 不均一な量子化を用いてデータ変換を実行するための方法及び装置 - Google Patents
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Abstract
アナログデジタルコンバータ(ADC200−A)が積分ADCとして機能する。サンプルアンドホールド(S/H)回路(202)が、入力信号x(t)をクロック信号(SCLK)でサンプリングする。デジタルアナログコンバータ(DAC212)が、サンプル電圧からのS/H回路の出力ノードにおける電圧を変更するため制御信号(DCNTL)により設定される電流を印加する。コンパレータ(204)が、この電圧を基準電圧(REF)と比較し、基準電圧に達するとき、パルス(出力信号COUTの一部)をコントローラ(206)に出力する。電圧がサンプル電圧から変更されるにつれて、カウンタ(208)が時間を測定するためカウント値を増分する。出力回路(210)が、時間インタバル及びDAC(212)からの印加される電流からデジタル出力信号(y[n])を生成する。
Description
本発明は、概してアナログデジタルコンバータ(ADC)に関し、更に特定して言えば、ADC内の不均一な量子化器に関連する。
量子化は、概してADCの機能性の一部であり、ADCにおいて用いられる殆どの量子化器は線形である。例えば、多くのフラッシュADCは、等距離間隔が開けられた幾つかの参照電圧を生成するために供給電圧を均等に分割するレジスタディバイダを用いる。しかし、ADC100など、不均一である量子化器を有する従来のADCが幾つかある。図示するように、ADC100は概して、サンプルアンドホールド(S/H)回路102、及び不均一な量子化器104(これは、レジスタR1〜R8及びコンパレータ106−1〜106−7を有するディバイダを含む)を含む。レジスタR1〜R8は、コンパレータ106−1〜106−7に印加される参照電圧が不均一に間隔が開けられるように、異なる抵抗(即ち、R〜5*R)を有する。しかし、これらの従来のADCは多くの課題(即ち、高電力消費、低精度など)を有する。従って、不均一な量子化を用いる改善されたADCアーキテクチャが求められている。
幾つかの他の従来の回路は下記文献に記載されている。
米国特許番号第5,801,657号
米国特許番号第6,271,782号
米国特許番号第7,859,441号
Narayanasami etal. "A Design Technique for Nonuniform Quantizer in PCM Generation"IEEE Transactions on Circuits and Systems, Vol. CAS-29, Vol. 3, March 1982
Li et al,"A Second Order Sigma Delta Modulator Using Semi-uniform Quantizer with81dB Dynamic Range at 32x OSR," Proc. Europrean Solide States CircuitsConference, pp. 579-582, September 2002
Syed Murtuza,"Non-Uniform Error- Sampled Control Systems," Proc. of the 29th Conf.on Decision and Control, Dec. 1990
Bingxin Li,"Design of Multi-bit Sigma-Delta Modulators for Digital WirelessCommunications," Ph.D Dissertation, 2003
従って、一実施例は或る装置を提供する。この装置は、入力信号からサンプル電圧を生成するように構成され、且つ、サンプルクロック信号により制御されるサンプルアンドホールド(S/H)回路、S/H回路の出力端子への複数の印加される電流の少なくとも1つを印加するようにS/H回路の出力端子に結合されるデジタルアナログコンバータ(DAC)、出力端子に結合され、且つ、参照電圧を受け取るコンパレータ、S/H回路の出力端子上の第1の電圧が、DACからの複数の印加される電流の第1の印加される電流を用いてサンプル電圧から基準電圧に変わる第1のインタバルの長さを判定するように構成されるカウンタ、及び、コンパレータと、DACと、カウンタと、S/H回路とに結合されるコントローラを含む。コントローラは、サンプルクロック信号をS/H回路に提供し、クロック信号をカウンタに提供する。コントローラは、S/H回路の出力端子上の第1の電圧が参照電圧に達した後、第2の印加される電流を提供するためDACを調節するように構成される。カウンタは、サンプル電圧に関連付けられるサンプルクロックのサンプル周期の間、S/H回路の出力端子上の第2の電圧が、DACからの複数の印加される電流の第2の印加される電流を用いてサンプル電圧から基準電圧に変わる第2のインタバルの長さを判定するように構成される。
一実施例に従って、S/H回路は複数のサンプリングブランチを更に含み、各サンプリングブランチが、S/H回路の出力端子に結合され、コントローラからのサンプル制御信号により制御され、サンプリングキャパシタを有する。
一実施例に従って、DACは、複数のスイッチ及び複数の電流源を更に含む。各スイッチはS/H回路の出力端子に結合され、各スイッチはコントローラにより制御される。各電流源はスイッチの少なくとも1つに結合される。
一実施例に従って、複数の電流源はサンプリングキャパシタを放電するように構成される。
一実施例に従って、複数の電流源はサンプリングキャパシタを充電するように構成される。
一実施例に従って、この装置は、コントローラに結合される出力回路を更に含む。
一実施例に従って、このコントローラは、クロック信号をコンパレータに提供する。
一実施例に従って或る装置が提供される。この装置は、複数のサンプリングインスタントにおいて入力信号から複数のサンプル電圧を生成するように構成され、且つ、サンプルクロック信号により制御されるサンプルアンドホールド(S/H)回路、S/H回路の出力端子への複数の電流の少なくとも1つを印加するようにS/H回路の出力端子に結合されるデジタルアナログコンバータ(DAC)、出力端子に結合され、且つ、参照電圧を受け取るコンパレータ、S/H回路の出力端子上の電圧が基準電圧から各サンプル電圧に変わるインタバルの長さを判定するように構成されるカウンタ、及び、コンパレータと、DACと、カウンタと、S/H回路とに結合されるコントローラを含む。コントローラは、クロック信号をカウンタに提供する。コントローラは、電流サンプル電圧に少なくとも部分的に基づいて後続のサンプル電圧のため基準電圧を調節するように構成される。
一実施例に従って、DACは第1のDACを更に含む。この装置は、コントローラとコンパレータとの間に結合され、且つ、基準電圧をコンパレータに提供する第2のDACを更に含む。
一実施例に従って、S/H回路はサンプリングキャパシタを更に含む。
一実施例に従って、第1のDACは、各スイッチがS/H回路の出力端子に結合され、各スイッチがコントローラにより制御される複数のスイッチと、各電流源がスイッチの少なくとも1つに結合される複数の電流源とを更に含む。
一実施例に従って、複数の電流源はサンプリングキャパシタを放電するように構成される。
一実施例に従って、複数の電流源はサンプリングキャパシタを充電するように構成される。
一実施例に従って、このコントローラは、2つの前のサンプル電圧に少なくとも部分的に基づいて後続のサンプル電圧のため基準電圧を調節する。
一実施例に従って或る方法が提供される。この方法は、サンプル電圧を生成するためサンプリングインスタントにおいて入力信号をサンプリングすること、ノード上の電圧を変えるため第1の電流をノードに印加すること、ノード上の電圧を第1の電流を用いてサンプル電圧からの基準電圧に変えるため第1のインタバルを判定すること、後続のサンプリングインスタントの前にノード上の電圧を変えるため第2の電流をノードに印加すること、及びノード上の電圧を第2の電流を用いてサンプル電圧から基準電圧に変えるため第2のインタバルを判定することを含む。
一実施例に従って、この方法は、第1及び第2のキャパシタ上のサンプル電圧をストアすること、第1の電流を印加する工程の前に第1のキャパシタをノードに結合すること、及び第2の電流を印加する工程の前に第2のキャパシタをノードに結合することを更に含む。
一実施例に従って、第1のインタバルを判定する工程が、ノード上の電圧が参照電圧に達するまでクロック信号を用いて第1のカウント値を増分させることを更に含み、及び第2のインタバルを判定する工程が、ノード上の電圧が参照電圧に達するまでクロック信号を用いて第2のカウント値を増分させることを更に含む。
一実施例に従って、この方法は、後続のサンプリングインスタント前にノード上の電圧が第2の電流を用いて基準電圧に達する場合、第2のカウント値をサンプル電圧のデジタル表示に変換すること、及び後続のサンプル前にノード上の電圧が第2の電流を用いて基準電圧に達しない場合、第1のカウント値をサンプル電圧のデジタル表示に変換することを更に含む。
一実施例に従って、第1及び第2の電流は、それぞれ、第1及び第2のキャパシタを参照電圧まで放電する。
一実施例に従って、第1及び第2の電流は、それぞれ、第1及び第2のキャパシタを参照電圧まで充電する。
一実施例に従って或る方法が提供される。この方法は、サンプル電圧を生成するためサンプリングインスタントにおいて入力信号をサンプリングすること、ノード上の電圧を変えるため電流をノードに印加すること、ノード上の電圧を電流を用いてサンプル電圧から基準電圧に変えるインタバルを判定すること、及びこのインタバルに少なくとも部分的に基づいて後続のサンプルのため基準電圧を調節することを含む。
一実施例に従って、この方法は、キャパシタ上のサンプル電圧をストアすること、電流を印加する工程の前にキャパシタをノードに結合することを更に含む。
一実施例に従って、インタバルを判定する工程が、ノード上の電圧が参照電圧に達するまでクロック信号を用いて第1のカウント値を増分させることを更に含む。
一実施例に従って、この方法は、カウント値をサンプル電圧のデジタル表示に変換することを更に含む。
一実施例に従って、調節する工程が、サンプル電圧と前のサンプルとの間のスロープを計算すること、及びこのスロープに少なくとも部分的に基づいて後続のサンプルのため参照電圧を調節することを更に含む。
例示の実施例を添付の図面を参照して説明する。
図2は、一実施例に従ったADC200−Aの一例を示し、ADC100が概して「積分」ADCとして機能する。好ましくは、S/H回路202が、サンプルクロック信号SCLK(これは概してタイミング回路及び/又はコントローラ206によって提供される)により設定されるサンプリングインスタントにおいて入力信号x(t)をサンプリングし、このサンプルがS/H回路202の出力ノード又は端子上で提供される。DAC212が、このノード上の電圧を変更するように電流(これは、コントローラ206からの制御信号DCNTLにより設定される)をS/H回路の出力ノード又は端子に印加する。S/H回路202の出力端子上の電圧が、DAC212により印加される電流に起因してサンプル電圧から変更されるにつれて、コンパレータ204(これは典型的に、クロック信号CLKにより制御されるラッチされたコンパレータである)が、この電圧を基準電圧REFと比較する。このノード又は端子上の電圧が基準電圧REFに達すると、コンパレータはパルス(これは出力信号COUTの一部である)をコントローラ206に出力する。S/H回路202の出力端子上の電圧がサンプル電圧から基準電圧REFまで変えられるにつれて、カウンタ208が(クロック信号を用いて)、電圧の変化が起こるインタバルを測定するためカウント値を増分させる。出力回路210がその後、インタバルからデジタル表示又はデジタル出力信号y[n]を、及びDAC212から印加される電流を生成することができる。
ADC200−Aが実装され得る幾つかの方式があり、これらの実装の一つの一部の例を図3で見ることができる。典型的に、S/H回路202は、サンプリングされた信号の値(電圧)をストアするためサンプルキャパシタを用いる。ここで、S/H回路202は、それぞれ、サンプルクロック信号SCLK及びその逆数によりアクティブにされる入力及び出力スイッチSS−1及びSS−2と、幾つかのブランチ(即ち、図示するような、p個のブランチ)とで表す。簡潔にするため示されるように、これらのブランチの各々は概して、スイッチCS−1〜CS−p(これはコントローラ206からの制御信号SCNTLにより制御される)及びサンプルキャパシタC−l〜C−pを含む。この配置を用いることにより、サンプリングされた電圧又はストアされた値で複数のオペレーション又はデータ変換が実行され得る。また、DAC212−A(これは図示するように電流ステアリングDACである)が、多数のブランチ(即ち、k個のブランチ)を含み、ブランチの各々がスイッチIS−1〜IS−k及び電流源214−1〜214−kを含む。制御信号DCNTLに基づいて、S/H回路202の出力端子に印加される電流は、この出力端子に電圧を供給するキャパシタCS−1〜CS−pを放電するように調節され得る。この配置を用いることにより、ADC200−Aは、より良好な精度を達成するため異なる大きさの(即ち、2つ又はそれ以上の)電流を用いてサンプル周期内で単一のサンプルに対し複数の(即ち、2つ又はそれ以上の)測定をすることができる。また、この例は、これが放電するため「真の」積分ADCとして機能しないが、これは同様の原理を用いる。
図4は、DAC212−Aを用いてADC100のオペレーションの一例を示す。この例では、DAC212−A内に4個のブランチがあり(即ち、k=4)、S/H回路202に2個のブランチがある(即ち、p=2)と仮定することができる。サンプリングインスタントTS1では、クロック信号CLK(これは、スイッチSS−1をアクティブにし、スイッチSS−2をイナクティブにする)の周期の2分の1の間、サンプルクロック信号SCLKは論理高又は「1」に遷移し、サンプリングインスタントTS1に対応するクロック信号CLKに対する周期の間、コントローラ206は、「11」の値を有する制御信号SCNTLを発し、これは、キャパシタCS−1及びCS−2をサンプル電圧x(TS1)まで充電するようにスイッチCS−1及びCS−2がアクティブにされるか又は閉じられることを意味する。サンプリングインスタントTS1に対応するクロック信号CLKのための周期に続いて、制御信号SCNTL(これは「01」である)が、スイッチCS−1をアクティブにするためキャパシタC−1が出力端子に結合され、DAC212−Aが電流I1(これはこの例では「1111」の制御信号DCNALに対応する)を出力端子に印加する。図示するように、クロック信号CLK(TCLK)の1周期は、キャパシタC−1を基準電圧REF(これはこの例では0Vである)まで放電するために用いられ、出力信号COUTにクロスするパルスを出力する。サンプリングインスタント間に10周期のTCLKがあるため、コントローラ206は、サンプリングインスタントTS1に対するサンプル周期内で一層高い解像度でサンプル電圧x(TS1)を分解することができる。その後、コントローラ206は、出力端子に印加される電流を電流I2となるように制御信号DCNTL(これは「0001」である)で調節する。コントローラ206はその後、制御信号SCNTL(これは「10」である)でスイッチCS−2を閉じることによりキャパシタC−2を出力ノードに結合する。電流I2は、5周期TCLKにわたってキャパシタC−2を放電する。第2の測定(即ち、電流I2では5TCLK)は一層高い解像度を有するため、第2の測定は、デジタル出力又はデジタル表示y[n]を生成するために用いることができる。次のサンプリングインスタントTS2に対し、同じプロセスが実行されるが、DAC212−A(これは「1100」の制御信号DCNTLに対応する電流I3を印加する)は、次のサンプリング周期が始まる前にキャパシタC−2を放電することができない。そのため、サンプリングインスタントTS2に対する第1の測定(即ち、電流I1では3TCLK)は、サンプル電圧x(TS2)に対するデジタル表示を生成するために用いることができる。この配置があると、ADC200−Aの全体的な精度は、他の従来の実装に対して改善され得る。
代替として、真の積分ADC実装を用いることができる。このような実装の一例を図5で見ることができ、これは、ADC200−Aと共に用いられるDAC212−Bを示す。図示するように、図5のS/H回路202及びDAC212−Bは、図3のS/H回路202及びDAC212−Aと同様の構成を有する。しかし、1つの違いは、電流源214−2〜214−kが、出力端子上の電圧を基準電圧REFまで「プルアップ」するようにキャパシタC−1〜C−pを充電し、「真の」積分ADCとして動作する点にある。DAC212−Aは更に、別の実装としてS/H回路202内で放電及び充電キャパシタ(即ち、CP−1)両方を実行するためDAC212−Bと組み合わせることもできる。
ADC200−A(これはDAC212−Bを用いる)のオペレーションの一例を図6で見ることができ、これは図4と同じ仮定を用いる。DAC212−Bを用いるADC200−Aが、DAC212−Aを用いるADC200−Aと同様の方式で機能するが、基準電圧REFは異なる。この例では、基準電圧が、最大予測入力信号x(t)より大きい(即ち、7V)正の電圧であると仮定できる。基準電圧REFが入力信号x(t)より大きいため、ADC200−Aは、出力ノード又は端子上の電圧が基準電圧REFに達するインタバルを測定し(即ち、電流I1を用いたサンプル電圧x(TS1)では3TCLK)、DAC212−Aを用いるADC200−Aと同様の結果を提供する。
図7は、不均一な量子化器を用いるADC200−Bの別の例を示す。ADC200−Aは、ADC200−Bの量子化器がDAC216を含むことを除き、ADC200−Bと構造が同様であり、同じ機能性を有する。このDAC216(これは、典型的に、コントローラ206からの制御信号DREFにより制御される)は概して、一層小さな電圧スイングを捕捉するように基準電圧REFを調節するために用いられる。おそらく、各サンプリングインスタント(即ち、TS2)における入力信号x(t)の電圧は、前のサンプリングインスタント(即ち、TS1)における入力信号x(t)の電圧に「近く」なるか、又は各サンプリングインスタント(即ち、TS3)における入力信号x(t)の電圧は、前のサンプルのセット(即ち、TS1及びTS2)から予測され得る。コントローラ206は、予測器を含み得、又は基準電圧REFに調節をするために前のサンプル電圧(即ち、x(TS2))のデジタル表示を用いることができる記憶媒体を備えたプロセッサ上に実装される予測アルゴリズムを含み得る。例えば、2つの前のサンプルのデジタル表示からスロープが計算され得る。他の代替のアルゴリズムを用いてもよい。
図8において、ADC200−Bのオペレーションの一例を見ることができる。この例では説明を簡潔にするため、DAC212−Bを概して一定の電流を印加するように示すが、上述の変換プロセスが用いられてもよい。図示するように、入力信号x(t)はサンプリングインスタントTS1及びTS2間で大きく変化し(大きな電圧スイングを有し)、サンプリングインスタントTS2及びTS1o間ではわずかに変化する(小さな電圧スイングを有する)。そのため、サンプリングインスタントTS2〜TS10のための一層高い解像度を達成するために基準電圧REFを低くすることが望ましい。まず、コントローラ206は、サンプル電圧x(TS1)〜x(TS3)に対し(上述のように)積分データ変換を実行するため基準電圧を電圧V0(これはデフォルト電圧であり得る)に設定する。x(TS2)〜x(TS3)間には小さな差があるため、コントローラ206は、制御信号DREFを介して基準電圧REFを電圧V1まで下げる。基準電圧REFはまた、サンプリングインスタントTS6に対し電圧V2まで下げられる。このように、ADC200−Bは、サブナイキストサンプリングレートで一層低い電圧スイングに対する一層高い粒度を達成することができる。
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
Claims (17)
- 装置であって、
入力信号からサンプル電圧を生成するように構成されるサンプルアンドホールド(S/H)回路であって、サンプルクロック信号により制御される前記S/H回路、
前記S/H回路の出力端子への複数の印加される電流の少なくとも1つを印加するように前記S/H回路の前記出力端子に結合されるデジタルアナログコンバータ(DAC)、
前記出力端子に結合され、参照電圧を受け取るコンパレータ、
前記S/H回路の出力端子上の第1の電圧が、前記DACからの前記複数の印加される電流の第1の印加される電流を用いて前記サンプル電圧から前記基準電圧に変わる第1のインタバルの長さを判定するように構成されるカウンタ、及び
前記コンパレータと、前記DACと、前記カウンタと、前記S/H回路とに結合されるコントローラであって、前記サンプルクロック信号を前記S/H回路に提供し、クロック信号を前記カウンタに提供する、前記コントローラ、
を含み、
前記コントローラが、前記S/H回路の前記出力端子上の前記第1の電圧が前記参照電圧に達した後、第2の印加される電流を提供するため前記DACを調節するように構成され、更に、
前記サンプル電圧に関連付けられる前記サンプルクロックのサンプル周期の間、前記S/H回路の前記出力端子上の第2の電圧が、前記DACからの前記複数の印加される電流の前記第2の印加される電流を用いて前記サンプル電圧から前記基準電圧に変わる第2のインタバルの長さを判定するように前記カウンタが構成される、
装置。 - 請求項1に記載の装置であって、前記S/H回路が複数のサンプリングブランチを更に含み、各サンプリングブランチが、前記S/H回路の前記出力端子に結合され、前記コントローラからのサンプル制御信号により制御され、サンプリングキャパシタを有する、装置。
- 請求項2に記載の装置であって、
前記DACが、
複数のスイッチであって、各スイッチが前記S/H回路の前記出力端子に結合され、各スイッチが前記コントローラにより制御される、前記複数のスイッチ、及び
複数の電流源であって、各電流源が前記スイッチの少なくとも1つに結合される、前記複数の電流源、
を更に含む、装置。 - 請求項3に記載の装置であって、前記複数の電流源が前記サンプリングキャパシタを放電するように構成される、装置。
- 請求項3に記載の装置であって、前記複数の電流源が前記サンプリングキャパシタを充電するように構成される、装置。
- 請求項3に記載の装置であって、前記装置が、前記コントローラに結合される出力回路を更に含む、装置。
- 請求項6に記載の装置であって、前記コントローラが、前記クロック信号を前記コンパレータに提供する、装置。
- 装置であって、
複数のサンプリングインスタントにおいて入力信号から複数のサンプル電圧を生成するように構成されるサンプルアンドホールド(S/H)回路であって、サンプルクロック信号により制御される、前記S/H回路、
前記S/H回路の出力端子への複数の電流の少なくとも1つを印加するように前記S/H回路の前記出力端子に結合されるデジタルアナログコンバータ(DAC)、
前記出力端子に結合され、参照電圧を受け取るコンパレータ、
前記S/H回路の出力端子上の電圧が前記基準電圧から各サンプル電圧に変わるインタバルの長さを判定するように構成されるカウンタ、及び
前記コンパレータと、前記DACと、前記カウンタと、前記S/H回路とに結合されるコントローラ、
を含み、
前記コントローラがクロック信号を前記カウンタに提供し、
前記コントローラが、電流サンプル電圧に少なくとも部分的に基づいて後続のサンプル電圧のため前記基準電圧を調節するように構成される、
装置。 - 請求項8に記載の装置であって、
前記DACが第1のDACを更に含み、
前記装置が、前記コントローラと前記コンパレータとの間に結合される第2のDACであって、前記基準電圧を前記コンパレータに提供する前記第2のDACを更に含む、装置。 - 請求項8に記載の装置であって、前記S/H回路がサンプリングキャパシタを更に含む、装置。
- 方法であって、
サンプル電圧を生成するためサンプリングインスタントにおいて入力信号をサンプリングすること、
ノード上の電圧を変えるため第1の電流を前記ノードに印加すること、
前記ノード上の前記電圧を前記第1の電流を用いて前記サンプル電圧からの基準電圧に変えるため第1のインタバルを判定すること、
後続のサンプリングインスタントの前に前記ノード上の電圧を変えるため第2の電流を前記ノードに印加すること、及び
前記ノード上の前記電圧を前記第2の電流を用いて前記サンプル電圧から前記基準電圧に変えるため第2のインタバルを判定すること、
を含む、方法。 - 請求項11に記載の方法であって、
前記方法が、
第1及び第2のキャパシタ上の前記サンプル電圧をストアすること、
前記第1の電流を印加する前記工程の前に前記第1のキャパシタを前記ノードに結合すること、及び
前記第2の電流を印加する前記工程の前に前記第2のキャパシタを前記ノードに結合すること、
を更に含む、方法。 - 請求項12に記載の方法であって、
前記第1のインタバルを判定する前記工程が、前記ノード上の前記電圧が前記参照電圧に達するまでクロック信号を用いて第1のカウント値を増分させることを更に含み、及び
前記第2のインタバルを判定する前記工程が、前記ノード上の前記電圧が前記参照電圧に達するまで前記クロック信号を用いて第2のカウント値を増分させることを更に含む、方法。 - 請求項13に記載の方法であって、前記方法が、
後続のサンプリングインスタント前に前記ノード上の前記電圧が前記第2の電流を用いて前記基準電圧に達する場合、前記第2のカウント値を前記サンプル電圧のデジタル表示に変換すること、及び
前記後続のサンプル前に前記ノード上の前記電圧が前記第2の電流を用いて前記基準電圧に達しない場合、前記第1のカウント値を前記サンプル電圧の前記デジタル表示に変換すること、
を更に含む、方法。 - 請求項14に記載の方法であって、前記第1及び第2の電流が、それぞれ、前記第1及び第2のキャパシタを前記参照電圧まで放電する、方法。
- 請求項14に記載の方法であって、前記第1及び第2の電流が、それぞれ、前記第1及び第2のキャパシタを前記参照電圧まで充電する、方法。
- 方法であって、
サンプル電圧を生成するためサンプリングインスタントにおいて入力信号をサンプリングすること、
ノード上の電圧を変えるため電流を前記ノードに印加すること、
前記ノード上の前記電圧を前記電流を用いて前記サンプル電圧から基準電圧に変えるインタバルを判定すること、及び
前記インタバルに少なくとも部分的に基づいて後続のサンプルのため前記基準電圧を調節すること、
を含む、方法。
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