KR102610407B1 - 직렬 시간 인터리브 구조기반의 고성능 아날로그 디지털 컨버터 - Google Patents

직렬 시간 인터리브 구조기반의 고성능 아날로그 디지털 컨버터 Download PDF

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Abstract

직렬 시간 인터리브 구조기반의 아날로그 디지털 컨버터는 클럭신호에 응답하여 입력신호가 샘플링된 샘플 데이터를 최상위 비트 순으로 순차적으로 전달받아 제1 기준전압과 비교하는 제1 비교부와, 상기 클럭신호에 응답하여 상기 제1 비교부의 출력신호를 단위지연시켜 출력하는 제1 그룹 단위 지연부와, 상기 제1 그룹 단위 지연부의 출력신호를 처리하여 제2 기준전압을 출력하는 1비트 디지털 아날로그 컨버터를 포함하는 것을 특징으로 한다.

Description

직렬 시간 인터리브 구조기반의 고성능 아날로그 디지털 컨버터{Fast Successive Approximation ADC With series Time-Interleaved Architecture}
본 발명은 아날로그 디지털 컨버터에 관한 것으로서, 더 상세하게는 직렬 시간 인터리브 구조기반의 아날로그 디지털 컨버터에 관한 것이다.
아날로그 디지털 컨버터는 아날로그 신호를 디지털 신호로 변환하는 혼합 신호 집적 회로이다.
아날로그 디지털 컨버터는 데이터 수집, 통신, 레이더 및 계측 시스템에 매우 중요하다. 이러한 시스템의 전체 속도와 분해능은 아날로그 디지털 컨버터 성능에 따라 달라진다.
다양한 아날로그 디지털 컨버터 아키텍처가 개발되어 전력 소비, 샘플링 속도, 분해능, 칩 면적 및 대기 시간과 같은 특정 기능의 요구 사항을 기반으로 다양한 애플리케이션에서 사용되고 있다.
중고속 및 더 높은 분해능이 필요한 데이터 수집 시스템에서는 연속 근사 레지스터(Successive Approximation Register, SAR) 아날로그 디지털 컨버터 아키텍처(선행문헌 1)가 사용된다.
도 1은 6비트 SAR(Successive Approximation Register) 아날로그 디지털 컨버터 아키텍처의 블록 다이어그램을 나타낸 도면이다.
아날로그 디지털 컨버터에서 샘플링된 입력 신호는 DAC(디지털 아날로그 컨버터)에 공급하여 여러 디지털 코드와 비교되는데, 이 작업은 처음에 비트를 0으로 설정하여 수행된다. 그런 다음 최상위 비트(MSB)를 시작으로 각 비트를 순서대로 1로 설정한 다음 디지털 아날로그 컨버터의 출력을 입력 샘플과 비교한다.
샘플이 디지털 아날로그 컨버터 출력보다 작으면 비트가 0으로 설정되고 그렇지 않으면 1로 유지된다. 마지막으로, 최하위 비트(LSB)가 해결되면 비트가 래치에 저장된 다음 비트를 0으로 설정하고 입력 아날로그 신호에서 새 샘플을 가져와서 사이클이 다시 시작된다. 따라서 Nbit 분해능 변환 시간은 N+1 클럭 사이클이다. 클럭 주파수 fCK가 주어지면 가능한 최대 샘플링 주파수 fs = fCK /(N+1)이다.
현재 종래의 연속 근사 레지스터 아날로그 디지털 컨버터(SAR ADC)의 속도 제한을 극복하기 위한 여러 아키텍처가 연구되고 있다.
(선행문헌 1) Yuan Zhou, Benwei Xu, and Yun Chiu. A 12-b 1-gs/s 31.5-mw time-interleaved sar adc with analog hpf-assisted skew calibration and randomly sampling reference adc. IEEE Journal of Solid-State Circuits, 54(8):2207.2218, 2019
본 발명은 상기와 같은 기술적 과제를 해결하기 위해 제안된 것으로, 기존 연속 근사 레지스터 아날로그 디지털 컨버터(SAR ADC)의 속도 제한 문제를 해결할 수 있는 직렬 시간 인터리브 아키텍처를 사용한 새로운 고속 연속 근사 아날로그 디지털 컨버터를 제공한다.
상기 문제점을 해결하기 위한 본 발명의 일 실시예에 따르면, 클럭신호에 응답하여 입력신호가 샘플링된 샘플 데이터를 최상위 비트 순으로 순차적으로 전달받아 제1 기준전압과 비교하는 제1 비교부와, 상기 클럭신호에 응답하여 상기 제1 비교부의 출력신호를 단위지연시켜 출력하는 제1 그룹 단위 지연부와, 상기 제1 그룹 단위 지연부의 출력신호를 처리하여 제2 기준전압을 출력하는 1비트 디지털 아날로그 컨버터를 포함하는 직렬 시간 인터리브 구조기반의 아날로그 디지털 컨버터가 제공된다.
또한, 본 발명의 직렬 시간 인터리브 구조기반의 아날로그 디지털 컨버터는, 클럭신호에 응답하여 상기 샘플 데이터를 최상위 비트 순으로 순차적으로 단위지연시켜 출력하는 제1 샘플링 단위 지연부와, 상기 클럭신호에 응답하여 상기 제1 샘플링 단위 지연부의 출력신호와 상기 1비트 디지털 아날로그 컨버터의 출력신호를 비교하는 제2 비교부와, 상기 클럭신호에 응답하여 상기 제1 및 제2 비교부의 출력신호를 각각 단위지연시켜 출력하는 제2 그룹 단위 지연부와, 상기 제2 그룹 단위 지연부의 출력신호를 처리하여 제3 기준전압을 출력하는 2비트 디지털 아날로그 컨버터를 더 포함하는 것을 특징으로 한다.
또한, 본 발명의 직렬 시간 인터리브 구조기반의 아날로그 디지털 컨버터는, 상기 클럭신호에 응답하여 상기 제1 샘플링 단위 지연부의 출력신호를 단위지연시켜 출력하는 제2 샘플링 단위 지연부와, 상기 클럭신호에 응답하여 상기 제2 샘플링 단위 지연부의 출력신호와 상기 2비트 디지털 아날로그 컨버터의 출력신호를 비교하는 제3 비교부와, 상기 클럭신호에 응답하여 상기 제1 내지 제3 비교부의 출력신호를 각각 단위지연시켜 출력하는 제3 그룹 단위 지연부를 더 포함하는 것을 특징으로 한다.
또한, 본 발명의 직렬 시간 인터리브 구조기반의 아날로그 디지털 컨버터는 상기 클럭신호에 응답하여 상기 제3 그룹 단위 지연부의 출력신호를 래칭하는 출력신호 래치부를 더 포함하는 것을 특징으로 한다.
본 발명의 아날로그 디지털 컨버터는 직렬 시간 인터리브 아키텍처를 사용하여 기존 연속 근사 레지스터 아날로그 디지털 컨버터(SAR ADC)의 속도 제한 문제를 해결할 수 있다.
도 1은 6비트 SAR(Successive Approximation Register) 아날로그 디지털 컨버터 아키텍처의 블록 다이어그램을 나타낸 도면
도 2는 본 발명의 실시예에 따른 고속 연속근사(fast successive approximation) 아날로그 디지털 컨버터(1)의 블록도
도 3은 매트랩 시뮬링크 시뮬레이션을 나타낸 도면
도 4 내지 도 7은 첫 번째, 두 번째, 세 번째, 12번째 비교기 양극, 음극 및 출력 단자의 출력신호를 나타낸 도면
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
본 발명에서는 새로운 고속 연속근사(fast successive approximation) 아날로그 디지털 컨버터 아키텍처를 제안한다.
고속 연속근사(fast successive approximation) 아날로그 디지털 컨버터는 연속 근사 레지스터의 레지스터를 사용하지 않고, 시간 인터리브 샘플링(time-interleaved sampling)의 개념을 직렬 방식으로 통합하므로 클럭 사이클당 서로 다른 샘플 (데이터)의 여러 비트를 해결하여 동일한 클럭 주파수를 갖는 기존의 N비트 연속 근사 레지스터(Successive Approximation Register) 아날로그 디지털 컨버터 아키텍처와 비교하여 N+1 배 만큼 변환 속도가 향상된다.
본 발명의 실시예에서 12비트 단극 고속 연속근사(fast successive approximation) 아날로그 디지털 컨버터는 매트랩 시뮬링크(MATLAB SIMULINK)에서 시뮬레이션하여 아키텍처 설계를 검증하였다. 12비트 연속 근사 레지스터(Successive Approximation Register) 아날로그 디지털 컨버터의 동일한 클럭 주파수의 경우 제안된 고속 연속근사(fast successive approximation) 아날로그 디지털 컨버터가 변환 속도 면에서 13배 더 우수한 것으로 확인된다.
도 2는 본 발명의 실시예에 따른 고속 연속근사(fast successive approximation) 아날로그 디지털 컨버터(1)의 블록도이다.
제안된 고속 연속근사 아날로그 디지털 컨버터(Fast SA ADC)는 클럭 주파수 fCK가 주어지면 가능한 최대 샘플링 주파수 fs = fCK 이다.
기존 SAR ADC 아키텍처에 두 가지 주요 수정 사항을 도입하여 이러한 속도를 달성했다.
우선, 폐쇄 루프 시스템이 개방되고 SAR 레지스터의 사용이 삭제되었다.
다음으로, 단일 샘플 (데이터)의 모든 N 비트가 해결되기 전에 여러 샘플 (데이터)이 직렬 시간 인터리브 방식으로 아날로그 디지털 컨버터(ADC)에 공급된다.
제안된 고속 연속근사(fast successive approximation) 아날로그 디지털 컨버터가 변환하는 방식은 다음과 같다.
처음에 고속 연속근사 아날로그 디지털 컨버터(Fast SA ADC)의 샘플러(10)는 입력신호(VIN)를 샘플러(10)에서 샘플링하여 샘플 데이터를 출력하고, 제1 비교부(21)는 이를 첫 번째 클럭신호 사이클에서 기준전압(Vr)의 절반과 비교한다.
우선, 비교기(제1 비교부(21))는 샘플 데이터의 최상위 비트(MSB)를 확인하고 샘플된 값이 기준전압(0.5Vr)보다 더 클 경우, 기준전압(Vr)을 출력하고 그렇지 않으면 0 v를 생성한다. 첫 번째 비교기(제1 비교부(21)) 출력은 단위 지연(41)을 통해 1비트 디지털 아날로그 컨버터(DAC, 51)에 공급된다.
다음으로, 1비트 디지털 아날로그 컨버터(DAC, 51)는 첫 번째 비교기(21) 출력에 근거하여 0.75Vr 또는 0.25Vr 을 출력한다.
즉, 제1 비교부(21)는 클럭신호에 응답하여 입력신호(VIN)가 샘플링된 샘플 데이터를 최상위 비트 순으로 순차적으로 전달받아 제1 기준전압(0.5Vr)과 비교한다.
제1 그룹 단위 지연부(41)는 클럭신호에 응답하여 제1 비교부(21)의 출력신호를 단위지연시켜 출력한다.
1비트 디지털 아날로그 컨버터(51)는 제1 그룹 단위 지연부(41)의 출력신호를 처리하여 제2 기준전압(0.75Vr 또는 0.25Vr)을 출력한다.
제1 샘플링 단위 지연부(31)는 클럭신호에 응답하여 샘플 데이터를 최상위 비트 순으로 순차적으로 단위지연시켜 출력한다.
제2 비교부(22)는 클럭신호에 응답하여 제1 샘플링 단위 지연부(31)의 출력신호와 1비트 디지털 아날로그 컨버터(51)의 출력신호를 비교한다.
제2 그룹 단위 지연부(42)는 클럭신호에 응답하여 제1 및 제2 비교부(21, 22)의 출력신호를 각각 단위지연시켜 출력한다.
2비트 디지털 아날로그 컨버터(52)는 제2 그룹 단위 지연부(42)의 출력신호를 처리하여 제3 기준전압을 출력한다.
제2 샘플링 단위 지연부(32)는 클럭신호에 응답하여 제1 샘플링 단위 지연부(31)의 출력신호를 단위지연시켜 출력한다.
제3 비교부(23)는 클럭신호에 응답하여 제2 샘플링 단위 지연부(32)의 출력신호와 2비트 디지털 아날로그 컨버터(52)의 출력신호를 비교한다.
제3 그룹 단위 지연부는 클럭신호에 응답하여 제1 내지 제3 비교부(21,22,23)의 출력신호를 각각 단위지연시켜 출력한다.
마지막으로 출력신호 래치부(60)는 클럭신호에 응답하여 제3 그룹 단위 지연부의 출력신호를 래칭하여 출력한다.
즉, 상술한 내용 및 도 2를 참조하면, 제1 샘플링 단위 지연부(31) 및 제2 샘플링 단위 지연부(32)는 서로 직렬로 연결되어 샘플 데이터를 최상위 비트 순으로 순차적으로 단위지연시켜 제2 비교부(22) 및 제3 비교부(23)의 입력으로 각각 전달하고, 제1 비교부(21), 제2 비교부(22) 및 제3 비교부(23)는 자신에게 할당된 각각의 그룹 단위 지연부와 각각의 디지털 아날로그 컨버터를 통해 서로 직렬로 연결되어 동작한다.
삭제
상술한 고속 연속근사 아날로그 디지털 컨버터(Fast SA ADC, 1)의 구조는 입력신호(VIN)가 3비트일 경우를 예시로 간단히 설명한 것이며,
실제로는 도 2의 구성과 같이, N 클럭 사이클 후에 N 번째 비교기는 첫 번째 샘플 데이터와 첫 번째 샘플 데이터의 N-1 비트의 (N-1)비트 DAC 출력을 비교하여 최하위 비트(LSB)를 확인한다.
마지막으로 N+1 사이클 후에 첫 번째 샘플 데이터의 모든 N 비트를 출력신호 래치부(60)에서 사용할 수 있다.
제안된 고속 연속근사 아날로그 디지털 컨버터(Fast SA ADC, 1)는, 기존의 SAR ADC 아키텍처와 달리 두 번째 샘플 데이터의 모든 N 비트는 (N+2)클럭 사이클에서 사용할 수 있다.
따라서 N비트 분해능 변환 시간의 고속 연속근사 아날로그 디지털 컨버터(Fast SA ADC, 1)는 N+1 클럭 사이클이고 가능한 최대 샘플링 주파수 fs = fCK이며 이는 기존 SAR ADC에 비해 N+1배 개선된 것이다.
도 3은 매트랩 시뮬링크 시뮬레이션을 나타낸 도면이다.
즉, 12비트 고속 연속근사 아날로그 디지털 컨버터(Fast SA ADC)는 시뮬링크(SIMULINK)에서 시뮬레이션되었다.
입력신호는 1MHz 주파수의 정현파 신호이며 샘플링 주파수는 16MHz이고, 각 비교기의 양극, 음극 및 출력 단자는 3입력 스코프에 연결된다.
도 4 내지 도 7은 첫 번째, 두 번째, 세 번째, 12번째 비교기 양극, 음극 및 출력 단자의 출력신호를 나타낸 도면이다. 도면에서 i번째 비교기는 샘플 데이터의 i번째 비트를 해결하고 다음 비교기로 전달하기 위해 i+1 클럭 사이클이 필요하다는 것을 알 수 있다.
아키텍처 간 비교를 용이하게 하기 위해 비교기와 디지털 아날로그 컨버터(DAC)에서 소모되는 전력과 전체 아키텍처 시스템의 fCK에 대한 최대 fs를 고려한다.
1비트의 디지털 아날로그 컨버터(DAC)에서 소모되는 전력을 Pb라고 가정하고, 디지털 아날로그 컨버터(DAC)의 비트 수에 따른 소모 전력의 증가는 선형이라고 가정한다. 또한 Pc는 단일 비교기에 의해 소비되는 전력이라고 가정한다.
<표 1>
고속 연속근사 아날로그 디지털 컨버터(Fast SA ADC) 아키텍처는 표 1의 12비트 기존 SAR, 12비트의 12개 타임인터리브 채널, 기존의 ADC 아키텍처(REF2, REF3)와 비교된다.
표에서 볼 수 있듯이 12비트 SAR ADC 아키텍처의 12개 시간 인터리브 채널이 최대 fs 측면에서 두 번째로 우수하지만 기존 SAR ADC 아키텍처의 소비 전력의 12배이다. ADC가 있는 Fast SA ADC는 Ref[3] ADC 대비 Pb 측면에서 1.3배, Pc 측면에서 1.5배 증가하지만, Fast SA ADC는 최대 fs 측면에서 2.5배 우수하다.
이러한 결과는 제안된 Fast SA ADC 아키텍처가 가장 효율적인 아키텍처를 가지며 기존 SAR ADC 아키텍처의 속도 제한을 해결함을 보여준다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (4)

  1. 클럭신호에 응답하여 입력신호가 샘플링된 샘플 데이터를 최상위 비트 순으로 순차적으로 전달받아 제1 기준전압과 비교하는 제1 비교부;
    상기 클럭신호에 응답하여 상기 제1 비교부의 출력신호를 단위지연시켜 출력하는 제1 그룹 단위 지연부;
    상기 제1 그룹 단위 지연부의 출력신호를 처리하여 제2 기준전압을 출력하는 1비트 디지털 아날로그 컨버터;
    상기 클럭신호에 응답하여 상기 샘플 데이터를 최상위 비트 순으로 순차적으로 단위지연시켜 출력하는 제1 샘플링 단위 지연부;
    상기 클럭신호에 응답하여 상기 제1 샘플링 단위 지연부의 출력신호와 상기 1비트 디지털 아날로그 컨버터의 출력신호를 비교하는 제2 비교부;
    상기 클럭신호에 응답하여 상기 제1 및 제2 비교부의 출력신호를 각각 단위지연시켜 출력하는 제2 그룹 단위 지연부;
    상기 제2 그룹 단위 지연부의 출력신호를 처리하여 제3 기준전압을 출력하는 2비트 디지털 아날로그 컨버터;
    상기 클럭신호에 응답하여 상기 제1 샘플링 단위 지연부의 출력신호를 단위지연시켜 출력하는 제2 샘플링 단위 지연부;
    상기 클럭신호에 응답하여 상기 제2 샘플링 단위 지연부의 출력신호와 상기 2비트 디지털 아날로그 컨버터의 출력신호를 비교하는 제3 비교부;
    상기 클럭신호에 응답하여 상기 제1 내지 제3 비교부의 출력신호를 각각 단위지연시켜 출력하는 제3 그룹 단위 지연부; 및
    상기 클럭신호에 응답하여 상기 제3 그룹 단위 지연부의 출력신호를 래칭하는 출력신호 래치부;를 포함하고,
    상기 제1 샘플링 단위 지연부 및 상기 제2 샘플링 단위 지연부는 서로 직렬로 연결되어 상기 샘플 데이터를 최상위 비트 순으로 순차적으로 단위지연시켜 상기 제2 비교부 및 상기 제3 비교부의 입력으로 각각 전달하고,
    상기 제1 비교부, 상기 제2 비교부 및 상기 제3 비교부는 자신에게 할당된 각각의 그룹 단위 지연부와 각각의 디지털 아날로그 컨버터를 통해 서로 직렬로 연결되어 동작하는 것을 특징으로 하는 직렬 시간 인터리브 구조기반의 아날로그 디지털 컨버터.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190190531A1 (en) 2017-12-19 2019-06-20 Imec Vzw Analog-to-digital converters
US10848166B1 (en) 2019-12-06 2020-11-24 Analog Devices International Unlimited Company Dual mode data converter

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101122462B1 (ko) * 2009-11-02 2012-03-02 고려대학교 산학협력단 축차 비교형 아날로그/디지털 변환기 및 시간-인터리브드 축차 비교형 아날로그/디지털 변환기
US10454492B1 (en) * 2018-06-19 2019-10-22 Analog Devices, Inc. Analog-to-digital converter speed calibration techniques
US10804919B1 (en) * 2019-09-24 2020-10-13 Microsoft Technology Licensing, Llc Dynamic sequential approximation register (SAR) analog-to-digital converter (ADC) (SAR-ADC) clock delay calibration systems and methods
CN113037283A (zh) * 2019-12-09 2021-06-25 中兴通讯股份有限公司 时间交织逐次逼近型模数转换器及其校准方法
US11438005B2 (en) * 2020-02-26 2022-09-06 Analog Devices International Unlimited Company Timing methods for SAR ADCs

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190190531A1 (en) 2017-12-19 2019-06-20 Imec Vzw Analog-to-digital converters
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