DE102021132279A1

DE102021132279A1 - Schaltung einschliesslich eines strom-digital-analogwandlers, verfahren zum betreiben eines strom-digital-analog-wandlers und zeitkontinuierlicher delta-sigma-wandler

Info

Publication number: DE102021132279A1
Application number: DE102021132279.0A
Authority: DE
Inventors: Matteo Dalla Longa; Francesco Conzatti
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2020-12-10
Filing date: 2021-12-08
Publication date: 2022-06-15
Also published as: US11245410B1; CN114629499A

Abstract

Gemäß einer Ausführungsform enthält eine Schaltung einen Strom-Digital-Analog-Wandler mit einem Stromschaltnetzwerk, das an einen Strom-DAC-Ausgang gekoppelt ist, eine erste Stromquelle, die zwischen einen ersten Versorgungsknoten und das Stromschaltnetzwerk gekoppelt ist, eine zweite Kaskodenstromquelle zwischen einem zweiten Versorgungsknoten und dem Stromschaltnetzwerk, und einen Kurzschlussschalter, der zwischen einen ersten Kaskodenknoten der ersten Stromquelle und einem zweiten Kaskodenknoten der zweiten Kaskodenstromquelle gekoppelt ist.

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft allgemein Elektroniksysteme und in besonderen Ausführungsformen einen eine feste Pulsweite aufweisenden Return-to-Zero(RZ - Rückkehr zu null-)-Digital-Analog-Wandler (DAC) für einen zeitkontinuierlichen Delta-Sigma-ADC.
Hintergrund
Analog-Digital-Wandler werden verwendet, um Analogsignale in der echten Welt in den digitalen Bereich für viele Arten von Systemen umzuwandeln, die von niederfrequenten Systemen, die den Ausgang von Drucksensoren und Mikrofonen verarbeiten, bis zu hochfrequenten Systemen wie etwa HF- und Radarsystemen, die empfangene HF-Signale verarbeiten, reichen. Viele derartige Systeme basieren auf Hochleistungs-ADCs, um wichtige Designspezifikationen einschließlich Abtastrate, Anzahl von Bits, Linearität, Rauschen und Leistungsverbrauch zu erfüllen. Bei dem Design eines derartigen Systems wird im Allgemeinen eine ADC-Architektur gewählt, die geeignet ist, um die bestimmte Kombination aus Designanforderungen zu erfüllen, die für das bestimmte System relevant sind.
Eine bestimmte ADC-Architektur, die für Hochleistungs-, Niederspannungs- und Niedrigleistungssysteme gut geeignet ist, ist der zeitkontinuierliche Delta-Sigma-Wandler (CT (Continuous Time)-DSADC). Der Leistungsverbrauch eines CT-DSADC kann aufgrund von gelockerten Geschwindigkeits- und Bandbreitenanforderungen der internen Verstärker des CT-DSADC unter einem vergleichbaren Schaltkondensator-Discrete-Time-Delta-Sigma-ADC liegen. Zudem reduziert das Fehlen des Kondensatorschaltens das Ausmaß von während des Betriebs in den CT-DSADC gekoppeltem Rauschen. Als solches ist ein CT-DSADC in der Lage, für einen gegebenen Pegel des Leistungsverbrauchs einen niedrigeren Rauschboden als ein Discrete-Time-Delta-Sigma-ADC zu haben.
Es ist jedoch wohlbekannt, dass CT-DSADCs aufgrund der kontinuierlichen Integration des DAC-Rückkopplungspulses für Taktjitter empfindlich sind. Als solches werden Designvorsichtsmaßnahmen ergriffen, um den Effekt von Taktjitter auf die Leistung eines CT-DSADC zu reduzieren.
Kurzdarstellung
Eine Schaltung nach Anspruch 1, ein Verfahren nach Anspruch 9 und ein zeitkontinuierlicher Delta-Sigma-Wandler nach Anspruch 15 werden bereitgestellt. Die abhängigen Ansprüche definieren weitere Ausführungsformen.
Gemäß einer Ausführungsform enthält eine Schaltung einen Strom-Digital-Analog-Wandler (DAC) mit einem Stromschaltnetzwerk, das an einen Strom-DAC-Ausgang gekoppelt ist, eine erste Kaskodenstromquelle, die zwischen einen ersten Versorgungsknoten und das Stromschaltnetzwerk gekoppelt ist, eine zweite Kaskodenstromquelle zwischen einem zweiten Versorgungsknoten und dem Stromschaltnetzwerk, und einen Kurzschlussschalter, der zwischen einen ersten Kaskodenknoten der ersten Kaskodenstromquelle gekoppelt ist, und einen zweiten Kaskodenknoten der zweiten Kaskodenstromquelle.
Gemäß einer anderen Ausführungsform beinhaltet ein Verfahren des Betreibens eines Strom-Digital-Analog-Wandlers (DAC), der einschließt: ein Stromschaltnetzwerk, das an einen Strom-DAC-Ausgang gekoppelt ist, eine erste Kaskodenstromquelle, die zwischen einen ersten Versorgungsknoten und das Stromschaltnetzwerk gekoppelt ist, eine zweite Kaskodenstromquelle zwischen einem zweiten Versorgungsknoten und dem Stromschaltnetzwerk, und einen Kurzschlussschalter, der zwischen einen ersten Kaskodenknoten der ersten Kaskodenstromquelle gekoppelt ist, und einen zweiten Kaskodenknoten der zweiten Kaskodenstromquelle die folgenden Schritte: Auslegen des Stromschaltnetzwerks gemäß einem Strom-DAC-Eingangswert, während der Kurzschalter geschlossen ist; Öffnen des Kurzschlussschalters nach dem Auslegen des Stromschaltnetzwerks, um zu bewirken, dass ein Strom proportional zu dem DAC-Eingangswert durch den Strom-DAC-Ausgang fließt; und Schließen des Kurzschlussschalters eine vorbestimmte Zeitperiode nach dem Öffnen des Kurzschlussschalters, um zu blockieren, dass der Strom proportional zu dem Strom-DAC-Eingangswert durch den Strom-DAC-Ausgang fließt.
Gemäß einer weiteren Ausführungsform enthält ein zeitkontinuierlicher Delta-Sigma-Wandler: mindestens einen zeitkontinuierlichen Integrator; einen an einen Ausgang des mindestens einen zeitkontinuierlichen Integrators gekoppelten Komparator; und einen Strom-DAC enthaltend: eine erste Stromquelle, die über einen ersten Schalter an einem ersten Stromquellenausgangsknoten an einen Ausgang des Strom-DAC gekoppelt ist, eine zweite Stromquelle, die über einen zweiten Schalter an einem zweiten Stromquellenausgangsknoten an den Ausgang des Strom-DAC gekoppelt ist, einen Kurzschlussschalter, der zwischen einen ersten internen Knoten der ersten Stromquelle und einen zweiten internen Knoten der zweiten Stromquelle gekoppelt ist, und einen programmierbaren Pulsgenerator, der an einen Steuerknoten des Kurzschlussschalters gekoppelt ist, wobei der programmierbare Pulsgenerator ausgelegt ist zum Gattern eines Ausgangsstroms des Strom-DAC durch Öffnen des Kurzschlussschalters für eine vorbestimmte Zeitperiode.
Figurenliste
Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen. Es zeigen:

1A einen zeitkontinuierlichen Delta-Sigma-ADC (CT-DSADC) gemäß einer Ausführungsform; 1B einen beispielhaften RZ-Strompuls; und 1C einen RZ-Strompuls gemäß einer Ausführungsform;
2A einen CT-DSADC gemäß einer Ausführungsform mit einer Schaltungsanordnung, die die feste Pulsweite den RZ-Strompuls kalibriert; und 2B ein Zeitsteuerdiagramm, das die Kalibrierungsoperation des CT-DSADC von 2A veranschaulicht;
3A ein Schemadiagramm einer Ausführungsform eines Pulsgenerators; 3B ein Schemadiagramm einer Ausführungsform einer justierbaren Verzögerungsschaltung; und 3C ein Zeitsteuerdiagramm, das den Betrieb des Pulsgenerators von 3A zeigt;
4A und 4B Schemadiagramme von CT-DSADCs gemäß Ausführungsformen der vorliegenden Erfindung;
5A einen Strom-DAC gemäß einer Ausführungsform; und 5B ein Zeitsteuerdiagramm, das den Betrieb des in 5A dargestellten Strom-DAC beschreibt; und
6 ein Verfahren des Betreibens eines Strom-DAC gemäß einer Ausführungsform der vorliegenden Erfindung.

Entsprechende Zahlen und Symbole in verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, sofern nicht etwas anderes angegeben ist. Die Figuren sind gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsformen klar zu veranschaulichen, und sind nicht notwendigerweise maßstabsgetreu gezeichnet. Zur klareren Veranschaulichung gewisser Ausführungsformen kann auf eine Figurenzahl ein Buchstabe folgen, der Variationen der gleichen Struktur, des gleichen Materials oder Prozessschritts anzeigt.
Ausführliche Beschreibung
Das Herstellen und Verwenden der gegenwärtig bevorzugten Ausführungsformen werden unten ausführlich erörtert. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in einer großen Vielzahl spezifischer Kontexte verkörpert werden können. Die erörterten spezifischen Ausführungsformen veranschaulichen lediglich spezifische Wege zum Herstellen und Verwenden der Erfindung und beschränken nicht den Schutzbereich der Erfindung.
Die vorliegende Erfindung wird bezüglich bevorzugter Ausführungsformen in dem spezifischen Kontext eines zeitkontinuierlichen Delta-Sigma-Wandlers beschrieben. Hierin offenbarte Ausführungsformen können jedoch auch auf andere Datenwandlerarchitekturen, DACs und andere Elektroniksysteme angewandt werden, die Pulse mit einer gesteuerten Pulsweite erzeugen oder nutzen und/oder gegenüber Jitter empfindlich sind.
In einer Ausführungsform der vorliegenden Erfindung wird die Jittertoleranz eines CT-DSADC durch Steuern des Ausgangsstroms eines Strom-DAC unter Verwendung eines RZ(Return-to-Zero - Rückkehr zu null-)-Pulses mit einer festen Pulsweite verbessert. Die feste Pulsweite wird unter Verwendung eines abstimmbaren Verzögerungselements auf eine Weise generiert, auf die die feste Pulsweite gegenüber Taktjitter unempfindlich ist. In verschiedenen Ausführungsformen wird die Weite des Pulses durch Vergleichen des Ausgangsstroms des Strom-DAC mit einem Referenzstrom und Justieren der Verzögerung des abstimmbaren Verzögerungselements, bis die Ströme im Wesentlichen gleich sind, kalibriert.
In einer Ausführungsform ist der Strom-DAC als ein Dreizustands-Stromsteuer-DAC umgesetzt, der eine Ausgangsstufe, Ausgangsschalter, zwei Kaskodenstromquellen und einen Kurzschlussschalter, der zwischen interne Knoten der zwei Kaskodenstromquellen geschaltet ist, enthält. Während des Betriebs wird ein DAC-Eingangswort an die Ausgangsschalter angelegt, während der durch die beiden Kaskodenstromquellen erzeugte Strom von der Ausgangsstufe über den Kurzschlussschalter umgeleitet wird. Der DAC-Ausgang wird aktiviert, wenn der RZ-Puls durch Öffnen des Kurzschlussschalters gesetzt wird, was bewirkt, dass der umgelenkte Strom zu der DAC-Ausgangsstufe gesteuert wird, und dann durch Schließen des Kurzschlussschalters deaktiviert, was bewirkt, dass der Ausgangsstrom zurück zu dem Kurzschlussschalter gesteuert wird. Ausführungsform-Strom-DACs reduzieren vorteilhafterweise eine Inter-Symbol-Interferenz (ISI) oder DAC-Ausgangsvariation bezüglich Strom-DAC-Eingangswerten, Codes oder Sequenzen und lockern die Zeitsteuerung und die Anstiegs-/Abfallszeitanforderungen zum Ansteuern der Strom-DAC-Ausgangsschalter. Die gelockerte Zeitsteuerungs- und Anstiegs-/Abfallszeitanforderungen gestatten physisch größere Ausgangstransistoren. Dies führt zu vergrößertem Headroom, der Fähigkeit zum Verwenden niedrigerer Versorgungsspannungen zum Betreiben des Strom-DAC und reduziertem Leistungsverbrauch.
1A veranschaulicht einen CT-DSADC 100 gemäß einer Ausführungsform der vorliegenden Erfindung. Wie gezeigt, enthält der CT-DSADC 100 einen zeitkontinuierlichen Filter 102, einen Quantisierer 104 und ein RZ-Strom-DAC-System 101. Während des Betriebs wird eine Eingangsspannung Vin an einen Widerstand Rin an dem Eingang des CT-DSADC 100 angelegt, um einen Eingangsstrom Iin zu bilden. Die Differenz zwischen dem Eingangsstrom Iin und dem Ausgangsstrom Idac des Strom-DAC-Systems 101 wird durch das zeitkontinuierliche Filter 102 gefiltert. Der Quantisierer 104 quantisiert den Ausgang Vintg des zeitkontinuierlichen Filters 102, um ein digitales quantisiertes Ausgangssignal QOUT zu erzeugen, das das Eingangswort zu dem Strom-DAC-System 101 während des nächsten Umwandlungszyklus liefert. Bei einigen Ausführungsformen bilden das zeitkontinuierliche Filter 102, der Quantisierer 104 und das RZ-Strom-DAC-System 101 einen zeitkontinuierlichen Delta-Sigma-Modulator, in dem das Ausgangssignal QOUT ein überabgetastetes, rauschgeformtes Signal ist. Bei derartigen Ausführungsformen kann der CT-DSADC 100 (sowie die anderen hierin offenbarten CT-DSADCs) auch ein optionales Dezimierungsfilter 112 enthalten, das das Ausgangssignal QOUT tiefpassfiltert und seine Abtastrate verringert. Das optionale Dezimierungsfilter 112 kann unter Verwendung von Dezimierungsfilterschaltungen und -systemen, die in der Technik bekannt sind, umgesetzt werden.
Das zeitkontinuierliche Filter 102 ist ausgelegt zum Umsetzen einer zeitkontinuierlichen Transferfunktion H(s) unter Verwendung von in der Technik bekannten zeitkontinuierlichen Filterstrukturen, wie etwa aktiven Filtern, die unter Verwendung von Operationsverstärkern und Kondensatoren, gmC-Filterstrukturen oder anderen bekannten aktiven Filterstrukturen umgesetzt sind. Alternativ könnten passive Filterstrukturen verwendet werden. In einigen Ausführungsformen enthält das zeitkontinuierliche Filter 102 einen oder mehrere zeitkontinuierliche Integratoren.
Der Quantisierer 104 kann unter Verwendung von in der Technik bekannten Quantisiererschaltungen umgesetzt werden. Beispielsweise kann der Quantisierer 104 ein unter Verwendung einer Komparatorschaltung umgesetzter Einzelbit-Quantisierer sein oder kann ein unter Verwendung eines Flash-ADC, der mehrere Komparatorschaltungen umfasst, umgesetzter Multibit-Quantisierer sein. In der in 1A dargestellten Ausführungsform ist der Quantisierer 104 ausgelegt zum Quantisieren des Signals Vintg entweder an der steigenden oder abfallenden Flanke des Takts clk_in.
Das Strom-DAC-System 101 enthält einen Strom DAC 106, einen Pulsgenerator 110 und ein optionales FIR(Finite Impulse Response-)-Filter 114. Während des Betriebs erzeugt der Pulsgenerator 110 ein Signal clk_fwp, das einen RZ-Puls fester Weite enthält, als Reaktion entweder auf eine steigende Flanke oder eine fallende Flanke des Takts clk_in. Dieser RZ-Puls mit fester Weite bewirkt, dass der Strom-DAC 106 einen entsprechenden Ausgangsstrom Idac erzeugt, wenn der RZ-Puls gesetzt wird. Als solches ist das Signal clk_fwp ausgelegt zum Gattern des Ausgangsstroms des Strom-DAC. Der Pulsgenerator 110 kann als ein programmierbarer Pulsgenerator umgesetzt sein, bei dem die durch den Pulsgenerator 110 bereitgestellte feste Pulsweite justierbar ist, wie bezüglich Ausführungsformen unten erläutert. Das optionale FIR-Filter 114 filtert das quantisierte Signal QOUT, um die Größe der DAC-Schritte zu reduzieren, durch Filtern des hochfrequenten Inhalts des Rückkopplungssignals. Die Hinzufügung des FIR-Filters ist bezüglich des Reduzierens des Effekts von Taktjitter vorteilhaft (insbesondere im Fall eines Non-Return-to-Zero-DAC) und des Lockerns von Operationsverstärkergeschwindigkeitsanforderungen. Das FIR-Filter kann unter Verwendung von in der Technik bekannten digitalen Filterschaltungen umgesetzt werden.
In verschiedenen Ausführungsformen erzeugt der Pulsgenerator 110 einen RZ-Puls fester Weite, der sowohl ISI als auch Jitter vorteilhafterweise mildert. ISI ist niedriger unter Verwendung eines RZ-Pulses im Vergleich zu der Verwendung eines NRZ(Non-Return-to-Zero-)-Pulses, weil die Form des RZ-Pulses, die bewirkt, dass der DAC 106 einen ansteigenden und abfallenden Stromübergang erzeugt, die gleiche ist für jeden Umwandlungszyklus und unabhängig von dem digitalen Eingangbereitgestellten DAC 106. Ein NRZ-Puls kann andererseits einen ansteigenden und/oder abfallenden Übergang weglassen, wenn der digitale Eingangs-bereitgestellte Strom-DAC 106 in zwei aufeinanderfolgenden Umwandlungszyklen der gleiche ist. Diese Differenz bei der Anzahl von ansteigenden und abfallenden Flanken pro Zyklus kann bewirken, dass die durch den DAC erzeugte Nettoladung für NRZ-Pulse datenabhängig ist.
Das Verwenden des Pulsgenerators 110 zum Erzeugen einer festen Pulsweite mildert den Effekt von Jitter auf die durch den Strom-DAC 106 gelieferte Ladungsmenge, wie in den beschreibenden Diagrammen von 1B und 1C dargestellt. 1B veranschaulicht eine Gruppe von RZ-Pulsen, generiert unter Verwendung einer ersten Flanke eines gejitterten Taktes, um die ansteigende Flanke des RZ-Pulses zu erzeugen und unter Verwendung einer zweiten Flanke des gejitterten Taktes, um die fallende Flanke des RZ-Pulses zu erzeugen. Da sowohl die ansteigende als auch die abfallende Flanke des Pulses auf dem gejitterten Takt basiert, kann die Weite des RZ-Pulses gemäß dem gejitterten Takt variieren. Beispielsweise kann, wie in 1B gezeigt, ein erster Puls eine erste Pulsweite Δt1 haben, und ein zweiter Puls kann eine von der ersten Pulsweite verschiedene zweite Pulsweite Δt2 haben.
1C zeigt eine Gruppe von RZ-Pulsen, die unter Verwendung einer ersten Flanke des gejitterten Takts generiert werden, um die ansteigende Flanke des RZ-Pulses zu erzeugen. Anstatt jedoch die zweite Flanke des gejitterten Takts zu verwenden, um die fallende Flanke des RZ-Pulses zu erzeugen, wird eine feste Zeitverzögerung stattdessen gemäß Ausführungsformen der vorliegenden Erfindung verwendet. Obwohl die ansteigende Flanke jedes Pulses gemäß dem gejitterten Takt gejittert ist, bleibt dementsprechend die Pulsweite Δt jedes RZ-Pulses unter Annahme einer konstanten Verzögerung die gleiche. Somit wird die durch den Strom-DAC 106 während jedes Umwandlungszyklus gelieferte Ladungsmenge von dem Jitter des Eingangstakts clk_in unabhängig (oder signifikant weniger abhängig).
In verschiedenen Ausführungsformen kann die Weite der durch den Pulsgenerator 110 generierten Pulse kalibriert werden, um eine konstante Schleifenverstärkung des CT-DSADC sicherzustellen. 2A veranschaulicht einen CT-DSADC, der ausgelegt ist zum Kalibrieren der Pulsweite der durch den Pulsgenerator 110 generierten Pulse. Analog zu dem in 1A gezeigten CT-DSADC 100 enthält der CT-DSADC 200 das zeitkontinuierliche Filter 102, den Quantisierer 104 und das RZ-Strom-DAC-System 101. Der CT-DSADC 200 kann auch ein optionales Dezimierungsfilter 112 enthalten, das zur Vereinfachung der Darstellung von 2A weggelassen worden ist. Eine zusätzliche, zum Kalibrieren des Pulsgenerators 110 verwendete Schaltungsanordnung enthält eine Kalibrierungssteuerung 208, Testmultiplexer 212, 216 und 220 und eine Referenzstromquelle 214.
Während der Kalibrierung aktiviert die Kalibrierungssteuerung 208 (auch als „Steuerschaltung“ bezeichnet) die Kalibrierungsstromquelle 214 über ein Aktivierungssignal CEN und liefert einen vorgestimmten Eingangscode über den Multiplexer 216 an den Strom-DAC 106. Die Differenz bei der durch den Strom-DAC 106 erzeugten Ladung und der durch die Referenzstromquelle 214 erzeugten Ladung wird durch das zeitkontinuierliche Schleifenfilter 102 integriert. Während der Kalibrierung justiert die Kalibrierungssteuerung 208 die Pulsweite von durch den Pulsgenerator 110 erzeugten RZ-Pulsen über ein Pulsweitensteuersignal PWSET auf Basis des Ausgangs QOUT des Quantisierers 104. Bei einigen Ausführungsformen justiert die Kalibrierungssteuerung 208 das Pulsweitensteuersignal PWSET, bis der Ausgang QOUT des Quantisierers 104 einen vorbestimmten Wert und/oder einen vorbestimmten Mittelwert erreicht. Während das zeitkontinuierliche Schleifenfilter 102 und der Strom-DAC 106 zur Vereinfachung der Darstellung als Eintaktschaltungen dargestellt sind, versteht sich, dass der CT-DSADC 200 sowie die anderen hierin offenbarten CT-DSADCs unter Verwendung von Differentialschaltungen unter Verwendung in der Technik bekannter verschiedener Differentialschaltungsdesigntechniken umgesetzt werden könnten.
Während der Kalibrierung kann die Kalibrierungssteuerung 208 eine vorbestimmte Eingangsspannung Vref zu dem Eingang des CT-DSADC 200 über den Multiplexer 212 lenken. Die vorbestimmte Eingangsspannung Vref kann eine Massespannung, eine in der Mitte zwischen den Versorgungsspannungen liegende Spannung oder irgendeine andere Spannung sein. Analog kann die Kalibrierungssteuerung 208 einen vorbestimmten Eingangscode DTST während der Kalibrierung über den Multiplexer 216 zu dem Strom-DAC 106 lenken. Der vorbestimmte Eingangscode DTST kann ein beliebiger Eingangscode sein, der ausgelegt ist zu bewirken, dass der Strom-DAC 106 einen Strom erzeugt. Während des normalen Betriebs des CT-DSADC 200 lenkt der Multiplexer 212 die Systemeingangsspannung Vin zu dem CT-DSADC, und der Multiplexer 216 lenkt das Ausgangssignal QOUT zu dem Eingang des Strom-DAC 106.
In einigen Ausführungsformen wird das zeitkontinuierliche Filter 102 am Beginn eines Kalibrierungszyklus zurückgesetzt und/oder wird während der Kalibrierung rekonfiguriert. Wie gezeigt, enthält das zeitkontinuierliche Filter 102 mehrere zeitkontinuierliche Integratoren 218 und 219. Wenngleich nur zwei Integratoren gezeigt sind, versteht sich, dass das zeitkontinuierliche Filter 102 mehr als zwei Integratoren abhängig von dem bestimmten System und seinen Spezifikationen enthalten kann. In einigen Ausführungsformen bleibt der erste Integrator 218 während der Kalibrierung aktiv, während nachfolgende Integrator (einschließlich dem Integrator 219) umgangen werden. Der nachfolgende Integrator 219 kann umgangen werden, indem der Ausgang des ersten Integrators 218 über den Multiplexer 220 zu dem Ausgang des zeitkontinuierlichen Filters 102 gelenkt wird; es versteht sich jedoch, dass das Umgehen des nachfolgenden Integrators 219 unter Verwendung von anderen Schaltungen außer einem Multiplexer umgesetzt werden könnte. Während der Kalibrierung kann die Kalibrierungssteuerung 208 den Integrator 218 vor seinem Integrieren der Differenz zwischen der durch den Strom-DAC 106 gelieferten Ladung und der Kalibrierungsstromquelle 214 über ein Rücksetzsignal RESET zurückgesetzt werden.
2B veranschaulicht ein Wellenformdiagramm, das die durch den CT-DSADC 200 während eines Kalibrierungszyklus erzeugten Signale RESET, PWSET, Vinteg und QOUT zeigt. Vor der Zeit t0 setzt die Kalibrierungssteuerung 208 das Rücksetzsignal RESET, das den ersten Integrator 218 des zeitkontinuierlichen Filters 102 auf einen Anfangswert (z. B. null) setzt. Zur Zeit t0 setzt die Kalibrierungssteuerung 208 das Pulsweitensteuersignal PWSET auf einen Anfangspulsweitenwert und deaktiviert das Rücksetzsignal RESET, das bewirkt, dass der erste Integrator 218 die Differenz zwischen der durch den Strom-DAC 106 gelieferten Ladung und der Kalibrierungsstromquelle 214 integriert. Wie gezeigt, nimmt der Ausgang Vintg des zeitkontinuierlichen Filters 102 zu, während es die Differenzladedifferenz integriert. Zur Zeit t1 übersteigt die integrierte Ladedifferenz einen Schwellwert 250 des Quantisierers 104, und das Ausgangssignal QOUT geht auf H. Aus Gründen der Einfachheit der Darstellung ist der Quantisierer 104 in diesem Beispiel als Einzelbit-Quantisierer dargestellt; jedoch könnte der Quantisierer 104 unter Verwendung von mehr als einem Bit in alternativen Ausführungsformen umgesetzt sein.
Als Reaktion darauf, dass der Ausgang Vintg des zeitkontinuierlichen Filters 102 den Quantisierungsschwellwert 250 übersteigt, justiert die Kalibrierungssteuerung 208 die Pulsweite des RZ-Pulses durch Reduzieren des Werts des Pulsweitensteuersignals PWSET für den nächsten Messzyklus beginnend bei Zeit t2. Es versteht sich, dass, während der Wert von PWSET in 2B als reduziert gezeigt ist, die Kalibrierungssteuerung 208 ausgelegt sein kann zum Vergrößern des Pulsweitensteuersignals PWSET während der Kalibrierung. Zudem kann die Änderung bei dem Wert des Pulsweitensteuersignals PWSET eine Zunahme oder eine Abnahme bei der durch den Pulsgenerator 110 erzeugten Pulsweite abhängig von der bestimmten Ausführungsform und ihrer Konfiguration darstellen.
Zur Zeit t2 setzt die Kalibrierungssteuerung 208 das Rücksetzsignal RESET, um noch einmal den ersten Integrator 218 des zeitkontinuierlichen Filters 102 zurückzusetzen, wodurch ein zweiter Messzyklus gestartet wird. Zur Zeit t3 wird das Rücksetzsignal RESET durch die Kalibrierungssteuerung 208 deaktiviert, was es dem ersten Integrator 218 des zeitkontinuierlichen Filters 102 gestattet, die Differenz zwischen der durch den Strom-DAC 106 gelieferten Ladung und der Kalibrierungsstromquelle 214 zu integrieren. Der Ausgang Vintg des zeitkontinuierlichen Filters 102 nimmt zu, während es die Ladedifferenz integriert, bis der Schwellwert 250 des Quantisierers 104 zur Zeit t4 überschritten wird. Das Pulsweitensteuersignal PWSET wird in nachfolgenden Zyklen weiter reduziert, bis der Ausgang Vintg den Schwellwert 250 nicht weiter überschreitet, was anzeigt, dass die durch den Strom-DAC Idac erzeugte Ladung nahe der durch die Kalibrierungsstromquelle 214 generierten Ladung ist. Wenngleich 2B ein unter Verwendung einer abnehmenden linearen Suche bestimmtes Kalibrierungspulsweitensteuersignal PWSET zeigt, versteht sich, dass andere Suchstrategien verwendet werden könnten. Beispielsweise könnte das Pulsweitensteuersignal PWSET unter Verwendung einer zunehmenden linearen Suche, einer binären Suche, einer groben/feinen Suche und/oder unter Verwendung anderer in der Technik bekannter Suchverfahren justiert werden.
3A veranschaulicht ein Schemadiagramm des Pulsgenerators 110 gemäß einer Ausführungsform, die eine justierbare Verzögerungsschaltung 302, einen Inverter 304 und ein OR-Gatter 306 enthält. Während des Betriebs verzögert die justierbare Verzögerungsschaltung 302 das Taktsignal clk in (auch als ein „Schaltersteuersignal“ bezeichnet) um eine vorbestimmte Zeitperiode, um das verzögerte Taktsignal clk_del zu bilden, und der Inverter 304 invertiert das verzögerte Taktsignal clk_del, um das invertierte verzögerte Taktsignal clk_del_b zu bilden. Das OR-Gatter 306 erzeugt den RZ-Puls am Ausgang clk fwp durch Bestimmen des Logik-OR des Taktsignals clk_in und des invertierten Taktsignals clk_del_b. Die durch die justierbare Verzögerungsschaltung erzeugte Verzögerung und die am Ausgang clk_fwp erzeugte Pulsweite des RZ-Pulses können über das Pulsweitensteuersignal PWSET auf die oben bezüglich 2A und 2B beschriebene Weise justiert werden.
3B veranschaulicht ein Schemadiagramm der justierbaren Verzögerungsschaltung 302 gemäß einer Ausführungsform. Wie gezeigt, enthält die justierbare Verzögerungsschaltung 302 eine LDO(Low Dropout Regulator-)-Schaltung mit einem an die Versorgungsknoten von mehreren kaskadierten Invertern 312 gekoppelten Ausgang. Während des Betriebs setzt das Pulsweitensteuersignal PWSET die Ausgangsspannung des LDO 310, um eine lokale Versorgungsspannung Vldo zu erzeugen. In verschiedenen Ausführungsformen ist die Verzögerung jedes Inverters 312 umgekehrt proportional zu der lokalen Versorgungsspannung Vldo. Somit nimmt die Verzögerung von dem Taktsignal clk_in zu einem verzögerten Taktsignal clk_del ab, wenn die lokale Versorgungsspannung Vldo erhöht wird. Wenn andererseits die lokale Versorgungsspannung Vldo gesenkt wird, nimmt die Verzögerung von dem Taktsignal clk in zu dem verzögerten Taktsignal clk_del zu.
In verschiedenen Ausführungsformen kann der LDO-Regler 310 unter Verwendung von in der Technik bekannten LDO-Reglerschaltungen umgesetzt werden, wie etwa einen durch eine Rückkopplungsschleife gesteuerten Längstransistor. Das Signal PWSET kann ein digitales Signal sein, das eine Referenzspannung für die LDO-Reglerschaltung wählt setzt. Alternativ kann das Signal PWSET eine analoge Spannung sein, die verwendet wird als und/oder proportional ist zu der LDO-Reglerreferenzspannung. Ausführungsformen, die den LDO-Regler 310 verwenden, sind insofern vorteilhaft, als die durch die justierbare Verzögerungsschaltung 302 erzeugte Verzögerung gegenüber Schwankungen und Störungen in der Stromversorgung weniger empfindlich sind, insbesondere in Ausführungsformen, in denen der LDO 310 so ausgelegt ist, dass er ein hohes Netzstörungsunterdrückungsverhältnis (PSRR - Power Supply Rejection Ratio) aufweist. Jedoch ist zu verstehen, dass das Verwenden des LDO 310 zum Erzeugen der Versorgungsspannung für die Inverter 312 lediglich eine beispielhafte Umsetzung ist. In alternativen Ausführungsformen können andere justierbare Spannungsreferenzschaltungen anstelle des LDO 310 verwendet werden. Es ist weiter zu verstehen, dass die Ausführungsform von 3B lediglich ein Beispiel dafür ist, wie die justierbare Verzögerungsschaltung 302 umgesetzt werden könnte. In alternativen Ausführungsformen könnten andere in der Technik bekannte justierbare Verzögerungsschaltungen verwendet werden. Beispielsweise könnte eine justierbare Verzögerungsschaltung unter Verwendung einer wählbaren Anzahl von in Reihe geschalteten Verzögerungselementen verwendet werden. Die justierbare Verzögerungsschaltung 302 könnte auch unter Verwendung einer oder mehrerer Inverter oder Puffer umgesetzt werden, die mit einer justierbaren Kapazität geladen sind.
3C veranschaulicht ein Zeitsteuerdiagramm, das den Betrieb des Pulsgenerators von 3A zeigt. Zur Zeit t0 geht der Ausgang clk fwp an der ansteigenden Flanke des Taktsignals clk_in auf H. Da das Taktsignal clk_in durch eine Zeitperiode Tdel verzögert ist, geht das invertierte verzögerte Taktsignal clk_del_b zur Zeit t1 vor der fallenden Flanke des Taktsignals clk_in zur Zeit t2 auf H. Wegen des überlappten Setzens des Taktsignals clk_in und des invertierten verzögerten Taktsignals clk_del_b bleibt der Ausgang clk fwp des OR-Gatters 306 von der Zeit t1 bis zu t2 auf H. Zur Zeit t3 geht der Ausgang clk_fwp an der fallenden Flanke des invertierten verzögerten Taktsignals clk_del_b auf L, wodurch ein RZ-Puls mit einer Pulsweite von Tdel erzeugt wird. In der dargestellten Ausführungsform ist die Zeitperiode Tdel so gesetzt, dass sie größer ist als die Pulsweite des Taktsignals clk_in, was als T_s/2 gezeigt ist. Alternativ kann die Zeitperiode Tdel kleiner sein als die Pulsweite des Taktsignals clk in unter Verwendung einer anderen Logik.
4A veranschaulicht einen CT-DSADC 400 gemäß einer Ausführungsform der vorliegenden Erfindung. Der CT-DSADC 400 ist ein spezifisches Beispiel des in 2A gezeigten CT-DSADC 200, bei dem das zeitkontinuierliche Filter 102 als ein Filter dritter Ordnung umgesetzt ist, und ein zusätzlicher DAC 408 liefert eine Rückkopplung an die letzte Integrierungsstufe des zeitkontinuierlichen Filters 102. Wie gezeigt, enthält der zeitkontinuierliche Integrator eine erste Integrierungsstufe, die einen Operationsverstärker 402 und einen Rückkopplungskondensator C1 umfasst, eine zweite Integrierungsstufe, die einen Operationsverstärker 404 und einen Rückkopplungskondensator C2 umfasst, und eine dritte Integrierungsstufe, die einen Operationsverstärker 406 und einen Rückkopplungskondensator C3 umfasst. Ein Rückkopplungswiderstand Rreso ist zwischen den Ausgang des Operationsverstärkers 406 und den Eingang des Operationsverstärkers 404 gekoppelt, und ein Vorwärtskopplungswiderstand Rff ist zwischen den Eingang des Operationsverstärkers 406 und den Ausgang des Operationsverstärkers 402 gekoppelt. Jede der ersten, zweiten und dritten Integrierungsstufe bildet einen zeitkontinuierlichen Integrator. Die Werte des Rückkopplungswiderstands Rreso und des Vorwärtskopplungswiderstands Rff können so gewählt werden, dass die Transferfunktion des zeitkontinuierlichen Filters 102 geformt wird. In einigen Ausführungsformen werden die Werte aller Kondensatoren und Widerstände so gewählt, dass das Signal-Quantisierungs-Rauschverhältnis (SQNR) für ein gegebenes Überabtastverhältnis (OSR) optimiert wird.
Während des normalen Betriebs der CT-DSADC 400 wird das zeitkontinuierliche Filter 102 ausgebildet als ein Filter dritter Ordnung durch Schließen des Schalters 422, der den Ausgang des Operationsverstärkers 404 der zweiten Integrierungsstufe mit dem Eingang des Operationsverstärkers 406 der dritten Integrierungsstufe verbindet; und Schließen des Schalters 424, der den Ausgang des DAC 408 mit dem Eingang des Operationsverstärkers 406 der dritten Integrierungsstufe koppelt. Die Schalter 410, 414 und 416 bleiben während des normalen Betriebs offen.
In einigen Ausführungsformen können alle drei Integrator während der Kalibrierung aktiv sein. Jedoch können bei einigen Ausführungsformen eine oder mehrere Integrierungsstufen umgangen und/oder deaktiviert werden, um Messschwierigkeiten abzumildern, die aus der Integration von Offset in den Operationsverstärkern 402, 404 oder 406 resultieren kann. Beispielsweise wird in einer Ausführungsform das zeitkontinuierliche Filter 102 rekonfiguriert, um eine Stufe der Integration während der Kalibrierung durch Öffnen der Schalter 422, 412 und 424 bereitzustellen. Das Öffnen des Schalters 422 trennt den Eingang des Operationsverstärkers 406 der dritten Integrierungsstufe von dem Ausgang des Operationsverstärkers 404 der zweiten Integrierungsstufe; das Öffnen des Schalters 412 trennt den Rückkopplungswiderstand Rreso; das Schließen des Schalters 414 koppelt den Widerstand R2 parallel zu dem Rückkopplungskondensator C2 der zweiten Integrierungsstufe; und das Schließen des Schalters 416 koppelt den Widerstand R3 parallel zu dem Rückkopplungskondensator C3 der dritten Integrierungsstufe. Dies deaktiviert effektiv die zweite und dritte Integrierungsstufe und bildet einen Vorwärtskopplungspfad von dem Ausgang des Operationsverstärkers 402 der ersten Integrierungsstufe zu dem Ausgang des zeitkontinuierlichen Filters 102 über die Widerstände Rff und R3. In einigen Ausführungsformen kann der Eingang zu dem Operationsverstärker 404 geerdet oder mit einer Referenzspannung während der Kalibrierung über einen Widerstand R2A verbunden werden. Während der Kalibrierung wird die erste Integrierungsstufe durch Schließen des Schalters 410 über das Rücksetzsignal RESET zurückgesetzt, wie oben bezüglich der 2A und 2B beschrieben. Es versteht sich, dass die in 4A dargestellte Schaltung nur eine von vielen möglichen Wegen zum Umsetzen des zeitkontinuierlichen Filters 102 und zum Reduzieren der Ordnung des zeitkontinuierlichen Filters 102 während der Kalibrierung ist.
In einer Ausführungsform hat clk in eine Taktfrequenz von 2 GHz, CT-DSADC 400 hat ein Überabtastverhältnis von 64 und der Strom-DAC 106 ist ausgelegt, drei Pegel zu haben. Alternativ kann der CT-DSADC 400 eine andere Taktfrequenz, ein anderes Überabtastverhältnis und/oder eine andere Anzahl von DAC-Pegeln abhängig von der bestimmten Ausführungsform und ihren Spezifikationen aufweisen.
Während die Ausführungsformen von 2A und 4A ausgelegt sind, die Pulsweite des durch den Pulsgenerator 110 im Vordergrund erzeugten RZ-Pulses zu justieren (z. B. wird eine Kalibrierung zu Zeiten durchgeführt, während der CT-DSADC keine Umwandlungen des Eingangssignals Vin durchführt), können Ausführungsformkalibrierungstechniken auch im Hintergrund angewendet werden, so dass die Pulsweite des durch den Pulsgenerator 110 erzeugten RZ-Pulses zu der gleichen Zeit kalibriert wird, während der der CT-DSADC Umwandlungen des Eingangssignals Vin durchführt. Ein Beispiel einer derartigen Ausführungsform ist bezüglich des in 4B dargestellten CT-DSADC 450 gezeigt, der eine Duplikatschaltungen nutzt.
Der CT-DSADC 450 enthält einen zeitkontinuierlichen Haupt-Delta-Sigma-Modulator mit einem zeitkontinuierlichen Schleifenfilter 102, einen Quantisierer 104, einen Strom-DAC 101 und einen DAC 408. Diese Schaltungen arbeiten auf ähnliche Weise wie oben bezüglich 4A beschrieben während des normalen Betriebs des Wandlers. Der CT-DSADC 450 enthält weiter eine Kalibrierungsschaltung 460, die einen Duplikat-Strom-DAC 106R, eine Kalibrierungsstromquelle 214, eine Duplikat-Pulserzeugungsschaltung 110R, einen Integrator 462 und einen Quantisierer 104R umfasst. In verschiedenen Ausführungsformen weisen der Duplikat-Strom-DAC 110R und die Duplikat-Pulserzeugungsschaltung 110R die gleiche oder eine ähnliche Struktur wie der DAC 106 und der Pulsgenerator 110 in dem zeitkontinuierlichen Haupt- Delta-Sigma-Modulator auf. Die Kalibrierung der durch den Duplikatpulsgenerator 110R erzeugten Pulsweite wird auf die gleiche oder eine ähnliche Weise wie die Kalibrierung des oben bezüglich 2A und 2B beschriebenen Pulsgenerators 110 durchgeführt. Beispielsweise integriert der Integrator 462 während des Betriebs die Differenz zwischen der durch den Duplikat-Strom-DAC 106R erzeugten Ladung und der Kalibrierungsstromquelle 214, und der Quantisierer 104R quantisiert die integrierte Ladungsdifferenz zum Bilden eines quantisierten Ausgangs QOUTC. Die Kalibrierungssteuerung 208 justiert das Pulsweitensteuersignal PWSET, bis der quantisierte Ausgang QOUTC anzeigt, dass die durch Duplikat-DAC 106R erzeugte Ladung nahe an der oder gleich der durch die Kalibrierungsstromquelle 214 erzeugten Ladung ist. Zu Beginn jeder Messung setzt die Kalibrierungssteuerung 208 den Integrator 462 zurück durch Kurzschließen des zwischen den Eingang und Ausgang des Operationsverstärkers 402C gekoppelten Kondensators C1C über den Schalter 464. Als Nächstes wird der Schalter 464 geöffnet und die Differenz zwischen der durch den Replika-Strom-DAC 106R erzeugten Ladung und der Kalibrierungsstromquelle 214 wird integriert. Der Quantisierer 104R evaluiert die integrierte Ladung, und die Kalibrierungssteuerung 208 aktualisiert den Wert des Pulsweitensteuersignals PWSET für den nächsten Zyklus. Da PWSET ebenfalls an den Pulsgenerator 110 des zeitkontinuierlichen Haupt-Delta-Sigma-Modulator gekoppelt ist, kann der Pulsgenerator 110 des zeitkontinuierlichen Haupt-Delta-Sigma-Modulator mit neuen Werten von PWSET während des normalen Betriebs aktualisiert werden.
5A veranschaulicht ein Schemadiagramm eines Strom-DAC 500, der zum Umsetzen eines Strom-DAC 106 gemäß den oben beschriebenen verschiedenen Ausführungsformen verwendet werden kann. Wie gezeigt, enthält der DAC 500 eine erste Kaskodenstromquelle 502, eine zweite Kaskodenstromquelle 504, ein Stromschaltnetzwerk 506 und zwei Verstärker 508 und 510. Während des Betriebs werden verschiedene Signale bezüglich eines DAC-Eingangsworts an die Gates von Schalttransistoren M3, M4, M5, M6, M7 und M8 angelegt, während der Kurzschlussschalter SW₃ über einen an das RZ-Pulssignal clk_fwp (oder das Inverse von clk_fwp) gekoppelten Steuerknoten abhängig von der Umsetzung des Kurzschlussschalters SW₃ eingeschaltet wird. Dies bewirkt, dass ein durch den Stromquellentransistor M₁ erzeugter Strom Ip und ein durch den Stromquellentransistor M₁₀ erzeugter Strom In das Stromschaltnetzwerk 506 umgeht und durch den Kurzschlussschalter SW₃ fließt. Der umgeleitete Strom Ip fließt von einem Kaskodenknoten n1 der ersten Kaskodenstromquelle 502 zu dem Kurzschlussschalter SW₃, und der umgeleitete Strom In fließt zu dem Kaskodenknoten n2 der zweiten Kaskodenstromquelle 504 von dem Kurzschlussschalter SW₃.
Nachdem das DAC-Eingangswort an die Gates der Schalttransistoren M3, M4, M5, M6, M7 und M8 angelegt worden ist, wird ein RZ-Puls über das Signal clk fwp gesetzt, was bewirkt, dass der Kurzschlussschalter SW₃ während der Dauer des RZ-Pulses offen ist. Der durch die erste Kaskodenstromquelle 502 erzeugte Strom Ip und der durch die zweite Kaskodenstromquelle erzeugte In werden somit über jeweilige Stromquellenausgangsknoten n1c und n2c zu dem Schaltnetzwerk 506 gelenkt. Abhängig von dem Zustand des DAC-Eingangsworts werden diese Ströme zu den DAC-Ausgangsknoten O_p und O_n gelenkt oder werden zu dem Ausgang des Verstärkers 510 geleitet, der in einer Einheitsverstärkungspufferkonfiguration angeordnet und ausgelegt ist zum Puffern der Referenzspannung Vcm. Wenn der RZ-Puls über das Signal clk_fwp deaktiviert wird, wird der Kurzschlussschalter SW₃ geschlossen, wodurch die Ströme Ip und In von dem Stromschaltnetzwerk 506 weg gelenkt werden.
Wie gezeigt, enthält die erste Kaskodenstromquelle 502 einen Stromquellentransistor M₁ und einen Kaskodentransistor M₂. Eine Biasspannung V_biasp wird an das Gate des Stromquellentransistors M₁ geliefert, um einen Strom Ip zu liefern, und eine Biasspannung V_cascp wird an das Gate des Kaskodentransistors M₂ geliefert, um eine konstante Spannung an den Drain des Stromquellentransistors M₁ zu liefern. Analog enthält die zweite Kaskodenstromquelle 504 einen Stromquellentransistor M₁₀ und einen Kaskodentransistor M₉. Eine Biasspannung V_biasn wird an das Gate des Stromquellentransistors M₁₀ geliefert, um einen Strom In zu liefern, und eine Biasspannung V_cascn wird an das Gate des Kaskodentransistors M₉ geliefert, um eine konstante Spannung an den Drain des Stromquellentransistors M₁₀ zu liefern. Die Biasspannungen V_biasp, V_cascp, V_biasn und V_cascn können unter Verwendung von Biaserzeugungsschaltungen wie etwa Stromspiegeln und Kaskodenbiasschaltungen, die in der Technik bekannt sind, erzeugt werden.
In der dargestellten Ausführungsform kann ein Stromschaltnetzwerk ausgelegt sein, um drei Pegel von Strom zu liefern, wenn der RZ-Puls gesetzt wird. Ein erster Pegel von Strom, der einen „+1-Pegel“ (oder einen positiven Strompegel) darstellt, wird erzielt, indem die Transistoren M₃ und M₇ über DAC-Eingangssignale D_np und D_pn eingeschaltet werden und die Transistoren M₄, M₆, M₅ und M₈ über DAC-Eingangssignale D_pp, D_nn, D_dp und D_dn ausgeschaltet werden. Dies bewirkt, dass der Strom Ip zum Ausgangsknoten O_p über den Transistor M₃ gelenkt wird, und bewirkt, dass der Strom In über den Transistor M₇ zum Ausgangsknoten O_n gelenkt wird. Ein zweiter Strompegel, der einen „-I-Pegel“ (oder einen negativen Strompegel) darstellt, wird erzielt, indem die Transistoren M₄ und M₆ über DAC-Eingangssignale D_pp und D_nn eingeschaltet werden und die Transistoren M₃, M₇, M₅ und M₈ über DAC-Eingangssignale D_np, D_pn, D_dp und D_dn ausgeschaltet werden. Dies bewirkt, dass der Strom Ip über den Transistor M₄ zum Ausgangsknoten O_n gelenkt wird, und bewirkt, dass der Strom In über den Transistor M₆ zu dem Ausgangsknoten O_n gelenkt wird. Ein dritter Strompegel, der einen „0-Pegel“ (oder einen Nullstrompegel) darstellt, wird erzielt, indem die Transistoren M₅ und M₈ über DAC-Eingangssignale D_dp und D_dn eingeschaltet werden und die Transistoren M₃, M₄, M₆ und M₇ über DAC-Eingangssignale D_np, D_pp, D_nn und D_pn ausgeschaltet werden. Dies bewirkt, dass die Ströme Ip und In zum Ausgang des Verstärkers 510 gelenkt werden, wodurch verhindert wird, dass die Ströme Ip und In zu den Strom-DAC-Ausgangsknoten O_p und O_n gelenkt werden. In verschiedenen Ausführungsformen ist der Verstärker 510 als eine Einheitsverstärkungspufferkonfiguration ausgelegt, um die Pufferreferenzspannung Vcm zu puffern und einen Spannungspegel im Wesentlichen gleich der Referenzspannung Vcm an den Ausgang des Verstärkers 510 zu liefern. In einigen Ausführungsformen enthält der DAC 500 eine DAC-Steuerung 505, die ein DAC-Eingangswort DAC_IN, das bestimmte Ausgangspegel bezeichnet (z. B. „1-Pegel“, „-1-Pegel“, und „0-Pegel“) an die DAC-Steuersignale D_np, D_nn, D_pp, D_pn, D_dp und D_dn auf die oben beschriebene Weise abbildet. Die DAC-Steuerung 505 kann unter Verwendung von in der Technik bekannten digitalen Logikschaltungen umgesetzt werden.
In einigen Ausführungsformen werden Gleichtaktschalter SW₁ und SW₂ synchron mit dem Kurzschlussschalter SW₃ ein- und ausgeschaltet, um die Kaskodenknoten n1 und n2 mit dem Ausgang des Verstärkers 508 zu verbinden (auch als ein „erster Gleichtaktreferenzspannungsknoten“ oder „Referenzknoten“ bezeichnet), wenn der Kurzschlussschalter SW₃ eingeschaltet wird. Analog zu dem oben erörterten Verstärker 508 ist der Verstärker 510 als eine Einheitsverstärkungspufferkonfiguration ausgelegt, um die Referenzspanung V_cm zu puffern und einen Spannungspegel im Wesentlichen gleich der Referenzspannung Vcm an den Ausgang des Verstärkers 510 an einen zweiten Gleichtaktreferenzspannungsknoten zu liefern. Dementsprechend wird eine definierte Spannung im Wesentlichen gleich der Referenzspannung Vcm an die Kaskodenknoten n1 und n2 angelegt, wenn die Ströme Ip und In umgelenkt werden. In einigen Ausführungsformen werden die Einschaltswiderstandswerte RON_SW₁ und RON_SW₂ der Schalter SW₁ und SW₂ optional veranlasst, höher zu sein als der Einschaltswiderstand RON_SW₃ des Schalters SW₃, um sicherzustellen, dass die Spannungen der Knoten n1 und n2 während der Kalibrierung während des normalen Betriebs nicht zu weit weg von ihrem Arbeitspunkt driften. In anderen Ausführungsformen, wo der Drifteffekt weniger streng ist, kann der Einschaltwiderstandswert der Schalter SW₁ und SW₂ auf einen Widerstandswert gesetzt werden, der nicht höher ist als der Einschaltwiderstandswert des Schalters SW₃.
In verschiedenen Ausführungsformen werden die Schalter SW₁, SW₂ und SW₃ unter Verwendung von in der Technik bekannten Schaltkreisen umgesetzt. Beispielsweise könnten diese Schalter jeweils unter Verwendung eines Transistors wie etwa eines MOSFET oder einer anderen Art von Transistor (z. B. BJT) umgesetzt werden. In einigen Ausführungsformen werden die Schalter SW₁, SW₂ und/oder SW₃ unter Verwendung eines CMOS-Übertragungsgates (TGATE) umgesetzt, die unter Verwendung eines NMOS-Bauelements mit einem Lastpfad umgesetzt werden kann, der parallel zu einem Lastpfad eines PMOS-Bauelements gekoppelt ist. In einigen Ausführungsformen sind die Breite-zu-Länge(W/L-)-Verhältnisse der Bauelemente, die zum Umsetzen der Schalter SW₁ und SW₂ verwendet werden, jeweils kleiner als das W/L-Verhältnis des Schalters SW₃, damit der Einschaltwiderstandswert der Schalter SW₁ und SW₂ höher ist als der Einschaltswiderstandswert des Schalters SW₃. Die übrigen Bauelemente werden unter Verwendung von CMOS-Transistoren (z. B. PMOS-Transistoren M₁, M₂, M₃, M₄ und M₅ und NMOS-Transistoren M₆, M₇, M₈, M₉ und M₁₀) umgesetzt; jedoch könnten auch andere Bauelementtechnologien (z. B. BJT) zum Umsetzen dieser Transistoren verwendet werden.
Da von den Kaskodenstromquellen 502 und 504 kein Strom zu dem Stromschaltnetzwerk 506 fließt, wenn das DAC-Eingangswort angelegt ist, ist die durch den Strom-DAC 500 ausgegebene Ladungsmenge gegenüber den Anstiegs- und Abfallzeiten der angelegten DAC-Steuersignale D_np, D_nn, D_pp, D_pn, D_pd und D_dn unempfindlich und gegenüber den Gatekapazitäten der Transistoren M₃, M₄, M₅, M₆, M₇ und M₈ relativ unempfindlich. Als Solches könnten die Seitenverhältnisse der Bauelemente M₃, M₄, M₅, M₆, M₇ und M₈ breit genug gemacht werden, um einen niedrigen Einschaltwiderstandswert zu haben. Dieser niedrigere Einschaltwiderstandswert führt zu einer niedrigeren Drain-Source-Spannung an diesen Transistoren. Der höhere Headroom, der sich aus den niedrigeren Drain-Source-Spannungen ergibt, kann dem Strom-DAC 500 gestatten, unter sehr niedrigen Spannungsbedingungen zu arbeiten. In einigen Ausführungsformen kann der DAC 500 bei einer Versorgungsspannung Vdd von 1 V oder darunter betrieben werden. Diese niedrigere Versorgungsspannung gestattet einen Betrieb bei geringerer Leistung bezüglich der durch den DAC 500 verbrauchten Leistung. In solchen Ausführungsformen ist eine verstärkte Stromversorgung für den DAC 500 möglicherweise unnötig, was auch vorteilhafterweise zu einer kleineren Schaltungsfläche und zu zusätzlichen Leistungseinsparungen führt.
5B veranschaulicht ein Wellenformdiagramm, das den Betrieb des Strom-DAC 500 bezüglich der DAC-Steuersignale D_np, D_nn, D_pp, D_pn, D_pd und D_dn (in 5B als D_{[n/p/d],[n/p]} dargestellt), dem RZ-Pulssignal clk fwp und dem DAC-Differentialausgangsstrom an den Knoten O_p und O_n zeigt (in der Figur als i(O_p - O_n) dargestellt) . Wie gezeigt, werden die DAC-Steuersignale D_{[n/p/d],[n/p]} zur Zeit t0 angelegt, während das RZ-Pulssignal clk fwp auf L ist. Zur Zeit t1 wird das RZ-Pulssignal clk_fwp gesetzt, was bewirkt, dass ein Ausgangsstrom i (O_p - O_n) fließt. Zur Zeit t2 wird das RZ-Pulssignal clk_fwp deaktiviert, was bewirkt, dass der Ausgangsstrom i (O_p - O_n) zu fließen aufhört. Ein neuer Satz von DAC-Steuersignalen D_{[n/p/d],[n/p]} wird zur Zeit t3 angelegt, und der Zyklus wird wiederholt.
In einigen Ausführungsformen kann der hierin beschriebene CT-DSADC auf einem Chip oder einer integrierten Schaltung umgesetzt werden. Beispielsweise können alle der oben bezüglich der Ausführungsformen von 2A-2B, 3A-3C, 4A-4B und 5A-5B beschriebenen Schaltungsanordnungen auf einem monolithischen Halbleitersubstrat (z. B. einem Siliziumsubstrat) angeordnet sein, das in einer von einer Vielzahl von Bauelementtechnologien fabriziert ist. Während Ausführungsformen der vorliegenden Erfindung hier unter Verwendung eines NMOS- und PMOS-Bauelements beschrieben werden, das unter Verwendung einer CMOS-Technologie umgesetzt werden könnte, versteht sich, dass Ausführungsformen der vorliegenden Erfindung in anderen Technologien unter Verwendung anderer Bauelementtypen umgesetzt werden können. Beispielsweise können JFETs und/oder BJTs (Bipolar Junction Transistors) anstelle von MOS-Bauelementen verwendet werden.
6 veranschaulicht ein Flussdiagramm eines Verfahrens zum Betreiben eines Strom-DAC gemäß einer Ausführungsform der vorliegenden Erfindung. In einer Ausführungsform enthält ein Strom-DAC ein an einen Strom-DAC-Ausgang gekoppeltes Stromschaltnetzwerk, eine zwischen einen ersten Versorgungsknoten und das Stromschaltnetzwerk gekoppelte erste Kaskodenstromquelle, eine zwischen einen zweiten Versorgungsknoten und das Stromschaltnetzwerk gekoppelte zweite Kaskodenstromquelle und einen zwischen einen ersten Kaskodenknoten der ersten Kaskodenstromquelle und einen zweiten Kaskodenknoten der zweiten Kaskodenstromquelle gekoppelten Kurzschlussschalter. In einigen Ausführungsformen könnte der oben bezüglich 5A-5B beschriebene Strom-DAC 500 verwendet werden. In Schritt 602 wird das Stromschaltnetzwerk konfiguriert, während der Kurzschlussschalter geschlossen ist. Beispielsweise wird in der Ausführungsform von 5A das Stromschaltnetzwerk 506 konfiguriert durch Anlegen eines DAC-Eingangsworts an die Gates der Transistoren M₃, M₄, M₅, M₆, M₇ und M₈.
Als Nächstes wird in Schritt 604 der Kurzschlussschalter geöffnet, was bewirkt, dass ein Strom proportional zu dem DAC-Eingangswert durch den Strom-DAC-Ausgang fließt. Beispielsweise fließt in der Ausführungsform von 5A ein durch das DAC-Eingangswort spezifizierter Strom durch die Ausgangsknoten O_p und O_n, wenn der Kurzschlussschalter SW₃ als Reaktion darauf geöffnet wird, dass das RZ-Pulssignal clk fwp gesetzt wird. In Schritt 606 wird der Kurzschlussschalter eine vorbestimmte Zeitperiode nach dem Öffnen des Kurzschlussschalters geschlossen, um zu verhindern, dass der Strom proportional zu dem DAC-Eingangswert durch den Strom-DAC-Ausgang fließt. In der Ausführungsform von 5A erfolgt dies, wenn der Kurzschlussschalter SW₃ als Reaktion auf das Deaktivieren des RZ-Pulssignals clk_fwp geschlossen wird, was bewirkt, dass die Ströme Ip und In von dem Stromschaltnetzwerk 506 weggelenkt werden. Die vorbestimmte Zeitperiode kann unter Verwendung des in Ausführungsformen oben beschriebenen Pulsgenerators 110 gesetzt werden.
Ausführungsformen der vorliegenden Erfindung werden hier zusammengefasst. Andere Ausführungsformen können ebenfalls auf Grundlage der Gänze der Spezifikation und der hierin eingereichten Ansprüche verstanden werden.
Beispiel 1. Eine Schaltung, die Folgendes enthält: einen Strom-Digital-Analog-Wandler (DAC), wobei der Strom-DAC enthält: ein Stromschaltnetzwerk, das an einen Strom-DAC-Ausgang gekoppelt ist, eine erste Stromquelle, beispielsweise eine Kaskodenstromquelle, die zwischen einen ersten Versorgungsknoten und das Stromschaltnetzwerk gekoppelt ist, eine zweite Stromquelle, beispielsweise eine Kaskodenstromquelle, zwischen einem zweiten Versorgungsknoten und dem Stromschaltnetzwerk, und einen Kurzschlussschalter, der zwischen einen ersten Knoten, beispielsweise einen ersten Kaskodenknoten der ersten Stromquelle gekoppelt ist, und einen zweiten Knoten, beispielsweise einen zweiten Kaskodenknoten der zweiten Stromquelle.
Beispiel 2. Die Schaltung von Beispiel 1, weiter enthaltend eine an den Strom-DAC gekoppelte Steuerschaltung, wobei die Steuerschaltung ausgelegt ist zum: Auslegen des Stromschaltnetzwerks gemäß einem Strom-DAC-Eingangswert, während der Kurzschlussschalter geschlossen ist; Öffnen des Kurzschlussschalters nach dem Auslegen des Stromschaltnetzwerks, um zu bewirken, dass ein Strom proportional zu dem Strom-DAC-Eingangswert durch den Strom-DAC-Ausgang fließt; und Schließen des Kurzschlussschalters eine vorbestimmte Zeitperiode nach dem Öffnen des Kurzschlussschalters, um zu blockieren, dass der Strom proportional zu dem DAC-Eingangswert durch den Strom-DAC-Ausgang fließt,.
Beispiel 3. Die Schaltung von einem der Beispiele 1 oder 2, weiter enthaltend ein abstimmbares Verzögerungselement, das ausgelegt ist zum Bestimmen der vorbestimmten Zeitperiode.
Beispiel 4. Die Schaltung von einem der Beispiele 1 bis 3, wobei: eine erste Kaskodenstromquelle einen an das Stromschaltnetzwerk gekoppelten ersten Kaskodentransistor und einen an den ersten Kaskodentransistor an dem ersten Kaskodenknoten gekoppelten ersten Stromquellentransistor umfasst; und die zweite Kaskodenstromquelle einen an das Stromschaltnetzwerk gekoppelten zweiten Kaskodentransistor und einen an den zweiten Kaskodentransistor an dem zweiten Kaskodenknoten gekoppelten zweiten Stromquellentransistor umfasst.
Beispiel 5. Die Schaltung von einem der Beispiele 1 bis 4, wobei das Stromschaltnetzwerk enthält: zwischen die erste Kaskodenstromquelle und den Strom-DAC-Ausgang gekoppelte mehrere erste Schalttransistoren; und zwischen die zweite Kaskodenstromquelle und den Strom-DAC-Ausgang gekoppelte mehrere zweite Schalttransistoren.
Beispiel 6. Die Schaltung von einem der Beispiele 1 bis 5, weiter enthaltend einen zwischen die erste Kaskodenstromquelle und einen ersten Gleichtaktreferenzspannungsknoten gekoppelten ersten Schalttransistor und einen zwischen die zweite Kaskodenstromquelle und den ersten Gleichtaktreferenzspannungsknoten gekoppelten zweiten Schalttransistor.
Beispiel 7. Die Schaltung von einem der Beispiele 1 bis 6, weiter umfassend einen zwischen einen zweiten Gleichtaktreferenzspannungsknoten und den ersten Kaskodenknoten gekoppelten ersten Gleichtaktschalter und einen zwischen den zweiten Gleichtaktreferenzspannungsknoten und den zweiten Kaskodenknoten gekoppelten zweiten Gleichtaktschalter.
Beispiel 8. Die Schaltung von einem der Beispiele 1 bis 7, weiter enthaltend: mindestens einen an den Strom-DAC gekoppelten zeitkontinuierlichen Integrator; und einen Komparator mit einem an den mindestens einen zeitkontinuierlichen Integrator gekoppelten Eingang und einem an den DAC gekoppelten Ausgang, wobei der DAC, der mindestens eine zeitkontinuierliche Integrator und der Komparator einen zeitkontinuierlichen Delta-Sigma-Modulator bilden.
Beispiel 9. Ein Verfahren zum Betreiben eines Strom-Digital-Analog-Wandlers (DAC, enthaltend ein Stromschaltnetzwerk, das an einen Strom-DAC-Ausgang gekoppelt ist, eine erste Stromquelle, beispielsweise eine erste Kaskodenstromquelle, die zwischen einen ersten Versorgungsknoten und das Stromschaltnetzwerk gekoppelt ist, eine zweite Stromquelle, beispielsweise eine zweite Kaskodenstromquelle zwischen einem zweiten Versorgungsknoten und dem Stromschaltnetzwerk, und einen Kurzschlussschalter, der zwischen einen ersten Knoten, beispielsweise einen ersten Kaskodenknoten, der ersten Stromquelle gekoppelt ist, und einen zweiten Knoten, beispielsweise einen zweiten Kaskodenknoten, der zweiten Stromquelle, wobei das Verfahren beinhaltet: Auslegen des Stromschaltnetzwerks gemäß einem Strom-DAC-Eingangswert, während der Kurzschlussschalter geschlossen ist; Öffnen des Kurzschlussschalters nach dem Auslegen des Stromschaltnetzwerks, um zu bewirken, dass ein Strom proportional zu dem Strom-DAC-Eingangswert durch den Strom-DAC-Ausgang fließt; und Schließen des Kurzschlussschalters eine vorbestimmte Zeitperiode nach dem Öffnen des Kurzschlussschalters, um zu blockieren, dass der Strom proportional zu dem DAC-Eingangswert durch den Strom-DAC-Ausgang fließt.
Beispiel 10. Das Verfahren von Beispiel 9, weiter beinhaltend: Öffnen eines ersten Gleichtaktschalters und eines zweiten Gleichtaktschalters beim Öffnen des Kurzschlussschalters, wobei der erste Gleichtaktschalter zwischen einen zweiten Gleichtaktreferenzspannungsknoten und den ersten Kaskodenknoten gekoppelt ist und der zweite Gleichtaktschalter zwischen den zweiten Gleichtaktreferenzspannungsknoten und den zweiten Kaskodenknoten gekoppelt ist; und Schließen des ersten Gleichtaktschalters und des zweiten Gleichtaktschalters beim Schließen des Kurzschlussschalters.
Beispiel 11. Das Verfahren von einem der Beispiele 9 oder 10, wobei das Schließen des Kurzschlussschalters die vorbestimmte Zeitperiode nach dem Öffnen des Kurzschlussschalters das Verzögern eines Schaltersteuersignals zu dem Kurzschlussschalter unter Verwendung einer justierbaren Verzögerungsschaltung umfasst.
Beispiel 12. Das Verfahren von Beispiel 11, weiter beinhaltend das Kalibrieren der justierbaren Verzögerungsschaltung.
Beispiel 13. Das Verfahren von Beispiel 12, wobei das Kalibrieren der justierbaren Verzögerungsschaltung beinhaltet: Integrieren einer Differenz zwischen einem Ausgangsstrom des Strom-DAC und einem Referenzstrom; und Justieren einer Verzögerung der justierbaren Verzögerungsschaltung auf Basis der integrierten Differenz.
Beispiel 14. Das Verfahren von Beispiel 12, wobei das Kalibrieren der justierbaren Verzögerungsschaltung beinhaltet: Integrieren einer Differenz zwischen einem Ausgangsstrom eines Replika-Strom-DAC und einem Referenzstrom, wobei der Replika-Strom-DAC eine gleiche Struktur wie der Strom-DAC aufweist; und Justieren einer Verzögerung des programmierbaren Verzögerungsbauteils auf Basis der integrierten Differenz.
Beispiel 15. Ein zeitkontinuierlicher Sigma-Wandler, enthaltend: mindestens einen zeitkontinuierlichen Integrator; einen an einen Ausgang des mindestens einen zeitkontinuierlichen Integrator gekoppelten Komparator; und einen Strom-DAC, enthaltend: eine erste Stromquelle, die über einen ersten Schalter an einem ersten Stromquellenausgangsknoten an einen Ausgang des Strom-DAC gekoppelt ist, eine zweite Stromquelle, die über einen zweiten Schalter an einen zweiten Stromquellenausgangsknoten an den Ausgang des Strom-DAC gekoppelt ist, einen Kurzschlussschalter, der zwischen einen ersten internen Knoten der ersten Stromquelle und einen zweiten internen Knoten der zweiten Stromquelle gekoppelt ist, und einen programmierbaren Pulsgenerator, der an einen Steuerknoten des Kurzschlussschalters gekoppelt ist, wobei der programmierbare Pulsgenerator ausgelegt ist zum Gattern eines Ausgangsstroms des Strom-DAC durch Öffnen des Kurzschlussschalters für eine vorbestimmte Zeitperiode.
Beispiel 16. Der zeitkontinuierliche Delta-Sigma-Wandler von Beispiel 15, weiter enthaltend: einen dritten Schalter, der zwischen einen Referenzknoten und den ersten Stromquellenausgangsknoten gekoppelt ist, und einen vierten Schalter, der zwischen den Referenzknoten und den zweiten Stromquellenausgangsknoten gekoppelt ist.
Beispiel 17. Der zeitkontinuierliche Delta-Sigma-Wandler von einem der Beispiele 15 oder 16, weiter enthaltend eine DAC-Steuerung, die ausgelegt ist zum Anlegen von DAC-Steuersignalen an den ersten Schalter, den zweiten Schalter, den dritten Schalter und den vierten Schalter und zum Aktivieren des programmierbaren Pulsgenerators nach Anlegen der DAC-Steuersignale.
Beispiel 18. Der zeitkontinuierliche Delta-Sigma-Wandler von einem der Beispiele 15 bis 17, weiter enthaltend: einen ersten Gleichtaktschalter mit einem Lastpfad, gekoppelt zwischen den ersten internen Knoten der ersten Stromquelle und einen an den programmierbaren Pulsgenerator gekoppelten Steuerknoten; und einen zweiten Gleichtaktschalter mit einem Lastpfad, gekoppelt zwischen den zweiten internen Knoten der zweiten Stromquelle und einen an den programmierbaren Pulsgenerator gekoppelten Steuerknoten.
Beispiel 19. Der zeitkontinuierliche Delta-Sigma-Wandler von einem der Beispiele 15 bis 18, wobei die erste Stromquelle und die zweite Stromquelle jeweils eine Kaskodenstromquelle enthalten; der erste Schalter mehrere erste CMOS-Transistoren enthält; der zweite Schalter mehrere zweite CMOS-Transistoren enthält; und der Kurzschlussschalter ein CMOS-Übertragungsgatter enthält.
Beispiel 20. Der zeitkontinuierliche Delta-Sigma-Wandler von einem der Beispiele 15 bis 19, weiter enthaltend eine Kalibrierungsschaltung, die ausgelegt ist zum Kalibrieren des programmierbaren Pulsgenerators.
Wenngleich die vorliegende Erfindung unter Bezugnahme auf veranschaulichende Ausführungsformen beschrieben worden ist, soll diese Beschreibung nicht in einem beschränkenden Sinne ausgelegt werden. Verschiedene Modifikationen und Kombinationen der veranschaulichenden Ausführungsformen sowie andere Ausführungsformen der Erfindung ergeben sich Fachleuten bei Bezugnahme auf die Beschreibung. Es ist deshalb beabsichtigt, dass die beigefügten Ansprüche alle derartigen Modifikationen oder Ausführungsformen einschließen.

Claims

Schaltung, umfassend: einen Strom-Digital-Analog-Wandler, DAC, wobei der Strom-DAC umfasst ein Stromschaltnetzwerk, das an einen Strom-DAC-Ausgang gekoppelt ist, eine erste Stromquelle, die zwischen einen ersten Versorgungsknoten und das Stromschaltnetzwerk gekoppelt ist, eine zweite Stromquelle zwischen einem zweiten Versorgungsknoten und dem Stromschaltnetzwerk, und einen Kurzschlussschalter, der zwischen einen ersten Knoten der ersten Stromquelle und einen zweiten Knoten der zweiten Stromquelle gekoppelt ist.
Schaltung nach Anspruch 1, weiter umfassend eine an den Strom-DAC gekoppelte Steuerschaltung, wobei die Steuerschaltung ausgelegt ist zum: Auslegen des Stromschaltnetzwerks gemäß einem Strom-DAC-Eingangswert, während der Kurzschlussschalter geschlossen; Öffnen des Kurzschlussschalters nach dem Auslegen des Stromschaltnetzwerks, um zu bewirken, dass ein Strom proportional zu dem Strom-DAC-Eingangswert durch den Strom-DAC-Ausgang fließt; und Schließen des Kurzschlussschalters eine vorbestimmte Zeitperiode nach dem Öffnen des Kurzschlussschalters, um zu blockieren, dass der Strom proportional zu dem DAC-Eingangswert durch den Strom-DAC-Ausgang fließt, optional weiter umfassend ein abstimmbares Verzögerungselement, das ausgelegt ist zum Bestimmen der vorbestimmten Zeitperiode.
Schaltung nach Anspruch 1 oder 2, wobei die erste Stromquelle eine erste Kaskodenstromquelle ist, die zweite Stromquelle eine zweite Kaskodenstromquelle ist, der erste Knoten ein erster Kaskodenknoten ist und der zweite Knoten ein zweiter Kaskodenknoten ist.
Schaltung nach Anspruch 3, wobei: eine erste Kaskodenstromquelle einen an das Stromschaltnetzwerk gekoppelten ersten Kaskodentransistor und einen an den ersten Kaskodentransistor an dem ersten Kaskodenknoten gekoppelten ersten Stromquellentransistor umfasst; und die zweite Kaskodenstromquelle einen an das Stromschaltnetzwerk gekoppelten zweiten Kaskodentransistor und einen an den zweiten Kaskodentransistor an dem zweiten Kaskodenknoten gekoppelten zweiten Stromquellentransistor umfasst.
Schaltung nach einem der Ansprüche 1 bis 4, wobei das Stromschaltnetzwerk umfasst: zwischen die erste Stromquelle und den Strom-DAC-Ausgang gekoppelte mehrere erste Schalttransistoren; und zwischen die zweite Stromquelle und den Strom-DAC-Ausgang gekoppelte mehrere zweite Schalttransistoren.
Schaltung nach Anspruch 5, weiter umfassend einen zwischen die erste Stromquelle und einen ersten Gleichtaktreferenzspannungsknoten gekoppelten ersten Schalttransistor und einen zwischen die zweite Stromquelle und den ersten Gleichtaktreferenzspannungsknoten gekoppelten zweiten Schalttransistor.
Schaltung nach einem der Ansprüche 1 bis 6, weiter umfassend einen zwischen einen zweiten Gleichtaktreferenzspannungsknoten und den ersten Knoten gekoppelten ersten Gleichtaktschalter und einen zwischen den zweiten Gleichtaktreferenzspannungsknoten und den zweiten Knoten gekoppelten zweiten Gleichtaktschalter.
Schaltung nach einem der Ansprüche 1 bis 7, weiter umfassend: mindestens einen an den Strom-DAC gekoppelten zeitkontinuierlichen Integrator; und einen Komparator mit einem an den mindestens einen zeitkontinuierlichen Integrator gekoppelten Eingang und einem an den DAC gekoppelten Ausgang, wobei der DAC, der mindestens eine zeitkontinuierliche Integrator und der Komparator einen zeitkontinuierlichen Delta-Sigma-Modulator bilden.
Verfahren zum Betreiben eines Strom-Digital-Analog-Wandlers, DAC, umfassend ein Stromschaltnetzwerk, das an einen Strom-DAC-Ausgang gekoppelt ist, eine erste Stromquelle, die zwischen einen ersten Versorgungsknoten und das Stromschaltnetzwerk gekoppelt ist, eine zweite Stromquelle zwischen einem zweiten Versorgungsknoten und dem Stromschaltnetzwerk, und einen Kurzschlussschalter, der zwischen einen ersten Knoten der ersten Stromquelle und einem zweiten Knoten der zweiten Stromquelle gekoppelt ist, wobei das Verfahren umfasst: Auslegen des Stromschaltnetzwerks gemäß einem Strom-DAC-Eingangswert, während der Kurzschlussschalter geschlossen ist; Öffnen des Kurzschlussschalters nach dem Auslegen des Stromschaltnetzwerks, um zu bewirken, dass ein Strom proportional zu dem Strom-DAC-Eingangswert durch den Strom-DAC-Ausgang fließt; und Schließen des Kurzschlussschalters eine vorbestimmte Zeitperiode nach dem Öffnen des Kurzschlussschalters, um zu blockieren, dass der Strom proportional zu dem Strom-DAC-Eingangswert durch den Strom-DAC-Ausgang fließt.
Verfahren nach Anspruch 9, weiter umfassend: Öffnen eines ersten Gleichtaktschalters und eines zweiten Gleichtaktschalters beim Öffnen des Kurzschlussschalters, wobei der erste Gleichtaktschalter zwischen einen zweiten Gleichtaktreferenzspannungsknoten und den ersten Knoten gekoppelt ist und der zweite Gleichtaktschalter zwischen den zweiten Gleichtaktreferenzspannungsknoten und den zweiten Knoten gekoppelt ist; und Schließen des ersten Gleichtaktschalters und des zweiten Gleichtaktschalters beim Schließen des Kurzschlussschalters.
Verfahren nach Anspruch 9 oder 10, wobei das Schließen des Kurzschlussschalters die vorbestimmte Zeitperiode nach dem Öffnen des Kurzschlussschalters das Verzögern eines Schaltersteuersignals zu dem Kurzschlussschalter unter Verwendung einer justierbaren Verzögerungsschaltung umfasst.
Verfahren nach Anspruch 11, weiter umfassend das Kalibrieren der justierbaren Verzögerungsschaltung.
Verfahren nach Anspruch 12, wobei das Kalibrieren der justierbaren Verzögerungsschaltung eines der folgenden umfasst: Integrieren einer Differenz zwischen einem Ausgangsstrom des Strom-DAC und einem Referenzstrom; und Justieren einer Verzögerung des justierbaren Verzögerungsschaltung auf Basis der integrierten Differenz; Integrieren einer Differenz zwischen einem Ausgangsstrom eines Replika-Strom-DAC und einem Referenzstrom, wobei der Replika-Strom-DAC eine gleiche Struktur wie der Strom-DAC aufweist; und Justieren einer Verzögerung des programmierbaren Verzögerungsbauteils auf Basis der integrierten Differenz.
Verfahren nach einem der Ansprüche 9 bis 13, wobei die erste Stromquelle eine erste Kaskodenstromquelle ist, die zweite Stromquelle eine zweite Kaskodenstromquelle ist, der erste Knoten ein erster Kaskodenknoten ist und der zweite Knoten ein zweiter Kaskodenknoten ist.
Zeitkontinuierlicher Delta-Sigma-Wandler, umfassend: mindestens einen zeitkontinuierlichen Integrator; einen an einen Ausgang des mindestens einen zeitkontinuierlichen Integrator gekoppelten Komparator; und einen Strom-DAC, umfassend: eine erste Stromquelle, die über einen ersten Schalter an einem ersten Stromquellenausgangsknoten an einen Ausgang des Strom-DAC gekoppelt ist, eine zweite Stromquelle, die über einen zweiten Schalter an einen zweiten Stromquellenausgangsknoten an den Ausgang des Strom-DAC gekoppelt ist, einen Kurzschlussschalter, der zwischen einen ersten internen Knoten der ersten Stromquelle und einen zweiten internen Knoten der zweiten Stromquelle gekoppelt ist, und einen programmierbaren Pulsgenerator, der an einen Steuerknoten des Kurzschlussschalters gekoppelt ist, wobei der programmierbare Pulsgenerator ausgelegt ist zum Gattern eines Ausgangsstroms des Strom-DAC durch Öffnen des Kurzschlussschalters für eine vorbestimmte Zeitperiode.
Zeitkontinuierlicher Delta-Sigma-Wandler nach Anspruch 15, weiter umfassend einen dritten Schalter, der zwischen einen Referenzknoten und den ersten Stromquellenausgangsknoten gekoppelt ist, und einen vierten Schalter, der zwischen den Referenzknoten und den zweiten Stromquellenausgangsknoten gekoppelt ist.
Zeitkontinuierlicher Delta-Sigma-Wandler nach Anspruch 16, weiter umfassend eine DAC-Steuerung, die ausgelegt ist zum Anlegen von DAC-Steuersignalen an den ersten Schalter, den zweiten Schalter, den dritten Schalter und den vierten Schalter und zum Aktivieren des programmierbaren Pulsgenerators nach Anlegen der DAC-Steuersignale.
Zeitkontinuierlicher Delta-Sigma-Wandler nach einem der Ansprüche 15 bis 17, weiter umfassend: einen ersten Gleichtaktschalter mit einem Lastpfad, gekoppelt zwischen den ersten internen Knoten der ersten Stromquelle und einen an den programmierbaren Pulsgenerator gekoppelten Steuerknoten; und einen zweiten Gleichtaktschalter mit einem Lastpfad, gekoppelt zwischen den zweiten internen Knoten der zweiten Stromquelle und einen an den programmierbaren Pulsgenerator gekoppelten Steuerknoten.
Zeitkontinuierlicher Delta-Sigma-Wandler nach einem der Ansprüche 15 bis 18, wobei die erste Stromquelle und die zweite Stromquelle jeweils eine Kaskodenstromquelle umfassen; der erste Schalter mehrere erste CMOS-Transistoren umfasst; der zweite Schalter mehrere zweite CMOS-Transistoren umfasst; und der Kurzschlussschalter ein CMOS-Übertragungsgatter umfasst.
Zeitkontinuierlicher Delta-Sigma-Wandler nach einem der Ansprüche 15 bis 19, weiter umfassend eine Kalibrierungsschaltung, die ausgelegt ist zum Kalibrieren des programmierbaren Pulsgenerators.