CN114629499A - 用于电流数模转换器的电路和方法及转换器 - Google Patents

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Abstract

公开了一种用于电流数模转换器(DAC)的电路、用于操作电流DAC的方法和连续时间delta‑sigma转换器。该电路包括电流DAC，该电流DAC具有耦接至电流DAC输出端的电流开关网络、耦接在第一电源节点与电流开关网络之间的第一共源共栅电流源、耦接在第二电源节点与电流开关网络之间的第二共源共栅电流源、以及耦接在第一共源共栅电流源的第一共源共栅节点与第二共源共栅电流源的第二共源共栅节点之间的短路开关。

Description

用于电流数模转换器的电路和方法及转换器
技术领域
本发明一般涉及电子系统，并且在特定实施方式中，涉及用于连续时间delta-sigma ADC的固定宽度脉冲归零(RZ)数模转换器(DAC)。
背景技术
模数转换器用于针对许多类型的系统将现实世界的模拟信号转换到数字域中，这些许多类型的系统的范围从处理压力传感器和麦克风的输出的低频系统到处理接收到的RF信号的高频系统，例如RF和雷达系统。许多这样的系统依靠高性能ADC以便满足重要的设计规范，这些重要的设计规范包括采样率、比特数、线性度、噪声和功耗。在这样的系统的设计中，通常选择适于满足与特定系统相关的设计要求的特定组合的ADC架构。
一种非常适于高性能、低电压和低功率系统的特定ADC架构是连续时间delta-sigma转换器(CT-DSADC)。由于CT-DSADC的内部放大器的速度和带宽要求放宽，因此CT-DSADC的功耗可以低于类似的开关电容器离散时间delta-sigma ADC。此外，缺少电容器开关会降低在工作期间耦合至CT-DSADC中的噪声量。如此，对于给定的功耗水平，CT-DSADC能够具有比离散时间delta-sigma ADC低的本底噪声。
然而，众所周知，由于DAC反馈脉冲的持续积分，CT-DSADC对时钟抖动敏感。如此，采取设计注意事项来减少时钟抖动对CT-DSADC性能的影响。
发明内容
根据实施方式，一种电路包括电流数模转换器(DAC)，该电流数模转换器(DAC)具有：耦接至电流DAC输出端的电流开关网络；耦接在第一电源节点与电流开关网络之间的第一共源共栅电流源；耦接在第二电源节点与电流开关网络之间的第二共源共栅电流源；以及耦接在第一共源共栅电流源的第一共源共栅节点与第二共源共栅电流源的第二共源共栅节点之间的短路开关。
根据另一个实施方式，一种操作电流数模转换器(DAC)的方法，该电流数模转换器(DAC)包括耦接至电流DAC输出端的电流开关网络、耦接在第一电源节点与电流开关网络之间的第一共源共栅电流源、耦接在第二电源节点与电流开关网络之间的第二共源共栅电流源、以及耦接在第一共源共栅电流源的第一共源共栅节点与第二共源共栅电流源的第二共源共栅节点之间的短路开关，该方法包括以下步骤：在短路开关闭合时，根据电流DAC输入值配置电流开关网络；在配置电流开关网络之后断开短路开关，以使与DAC输入值成比例的电流流过电流DAC输出端；以及在断开短路开关之后在预定时间段内闭合短路开关，以阻止与电流DAC输入值成比例的电流流过电流DAC输出端。
根据又一实施方式，一种连续时间delta-sigma转换器，包括：至少一个连续时间积分器；耦接至至少一个连续时间积分器的输出的比较器；以及电流DAC，该电流DAC包括：经由第一电流源输出节点处的第一开关耦接至电流DAC的输出的第一电流源，经由第二电流源输出节点处的第二开关耦接至电流DAC的输出的第二电流源，耦接在第一电流源的第一内部节点与第二电流源的第二内部节点之间的短路开关，以及耦接至短路开关的控制节点的可编程脉冲发生器，其中，可编程脉冲发生器被配置成通过在预定时间段内断开短路开关来选通电流DAC的输出电流。
附图说明
为了更完整地理解本发明及其优点，现在参照结合附图的以下描述，在附图中：
图1A示出了根据实施方式的连续时间delta-sigma ADC(CT-DSADC)；图1B示出了示例性RZ电流脉冲；并且图1C示出了根据实施方式的RZ电流脉冲；
图2A示出了根据实施方式的CT-DSADC，其具有校准固定脉冲宽度RZ电流脉冲的电路系统；并且图2B示出了显示图2A的CT-DSADC的校准操作的时序图；
图3A示出了实施方式脉冲发生器的示意图；图3B示出了实施方式可调节延迟电路的示意图；并且图3C示出了显示图3A的脉冲发生器的操作的时序图；
图4A和图4B示出了根据本发明的实施方式的CT-DSADC的示意图；
图5A示出了根据实施方式的电流DAC；并且图5B示出了描述图5A中示出的电流DAC的操作的时序图；以及
图6示出了根据本发明的实施方式的操作电流DAC的方法。
除非另有说明，否则不同图中对应的数字和符号一般指对应的部分。绘制这些图是为了清楚地说明优选实施方式的相关方面并且不一定按比例绘制。为了更清楚地说明某些实施方式，指示相同结构、材料或过程步骤的变化的字母可以跟在图号之后。
具体实施方式
下面详细讨论本优选实施方式的形成和使用。然而，应该理解，本发明提供了许多可应用的发明构思，这些发明构思可以在各种特定的上下文中实施。所讨论的具体实施方式仅用于说明形成和使用本发明的具体方式，并不限制本发明的范围。
将在连续时间delta-sigma转换器的特定上下文中描述本发明的优选实施方式。然而，本文公开的实施方式也可以应用于其他数据转换器架构、DAC以及生成或利用具有受控脉冲宽度的脉冲和/或对抖动敏感的其他电子系统。
在本发明的实施方式中，通过使用具有固定脉冲宽度的归零(RZ)脉冲控制电流DAC的输出电流来改善CT-DSADC的抖动容限。以固定脉冲宽度对时钟抖动不敏感的方式使用可调延迟元件来生成固定脉冲宽度。在各种实施方式中，通过将电流DAC的输出电流与参考电流进行比较并且调节可调延迟元件的延迟直到电流基本相等来校准脉冲的宽度。
在实施方式中，电流DAC被实现为三态电流舵型DAC，其包括输出级、输出开关、两个共源共栅电流源、以及连接在两个共源共栅电流源的内部节点之间的短路开关。在工作期间，DAC输入字被施加到输出开关，同时由两个共源共栅电流源产生的电流经由短路开关从输出级旁路。当通过断开短路开关而使RZ脉冲生效时DAC输出端被激活，这使旁路电流被引导到DAC输出级，并且然后通过闭合短路开关被去激活，这使输出电流被引导回短路开关。实施方式电流DAC有利地减少了符号间干扰(ISI)或相对于电流DAC输入值、代码或序列的DAC输出变化，并且放宽了用于驱动电流DAC输出开关的时序和上升/下降时间要求。放宽的时序和上升/下降时间要求允许物理上更大的输出晶体管。这导致净空增加、使用较低的电源电压来操作电流DAC的能力以及降低功耗。
图1A示出了根据本发明的实施方式的CT-DSADC 100。如图所示，CT-DSADC 100包括连续时间滤波器102、量化器104和RZ电流DAC系统101。在工作期间，输入电压Vin被施加到CT-DSADC 100的输入处的电阻器Rin以形成输入电流Iin。输入电流Iin与电流DAC系统101的输出电流Idac之间的差值由连续时间滤波器102滤波。量化器104量化连续时间滤波器102的输出Vintg以产生数字量化的输出信号QOUT，该输出信号QOUT在下一个转换周期期间形成至电流DAC系统101的输入字。在一些实施方式中，连续时间滤波器102、量化器104和RZ电流DAC系统101形成连续时间delta-sigma调制器，其中输出信号QOUT是过采样的噪声整形信号。在这样的实施方式中，CT-DSADC 100(以及本文公开的其他CT-DSADC)还可以包括可选的抽取滤波器112，该抽取滤波器112对输出信号QOUT进行低通滤波并且降低其采样率，以提供输出信号DOUT。可以使用本领域已知的抽取滤波器电路和系统来实现可选的抽取滤波器112。
连续时间滤波器102被配置成使用本领域已知的连续时间滤波器结构(例如使用运算放大器和电容器实现的有源滤波器、gmC滤波器结构或其他已知的有源滤波器结构)来实现连续时间传递函数H(s)。替选地，可以使用无源滤波器结构。在一些实施方式中，连续时间滤波器102包括一个或更多个连续时间积分器。
可以使用本领域已知的量化器电路来实现量化器104。例如，量化器104可以是使用比较器电路实现的单比特量化器，或者可以是使用包括多个比较器电路的闪存ADC实现的多比特量化器。在图1A描绘的实施方式中，量化器104被配置成在时钟clk_in的上升沿或下降沿量化信号Vintg。
电流DAC系统101包括电流DAC 106、脉冲发生器110和可选的有限脉冲响应(FIR)滤波器114。在工作期间，脉冲发生器110响应于时钟clk_in的上升沿或下降沿产生包括固定宽度RZ脉冲的信号clk_fwp。当使RZ脉冲生效时，该固定宽度RZ脉冲使电流DAC 106产生对应的输出电流Idac。如此，信号clk_fwp被配置成选通电流DAC的输出电流。脉冲发生器110可以被实现为可编程脉冲发生器，其中由脉冲发生器110提供的固定脉冲宽度是可调节的，如关于以下实施方式所说明的。可选的FIR滤波器114对量化信号QOUT进行滤波，以便通过对反馈信号的高频成分进行滤波来减小DAC阶跃的幅度。添加FIR滤波器在以下方面是有益的：减少时钟抖动的影响(尤其是在非归零DAC的情况下)以及放宽运算放大器速度要求。可以使用本领域已知的数字滤波器电路来实现FIR滤波器。
在各种实施方式中，脉冲发生器110产生有利地减轻ISI和抖动两者的固定宽度RZ脉冲。与使用非归零(NRZ)脉冲相比，使用RZ脉冲时ISI较低，因为使DAC 106产生上升和下降电流转变的RZ脉冲的形状对于每个转换周期都是相同的并且独立于DAC 106提供的数字输入。另一方面，当电流DAC 106提供的数字输入在两个连续转换周期中相同时，NRZ脉冲可以省略上升和/或下降转变。每个周期的上升沿和下降沿数量的这种差异可能使由DAC产生的净电荷与NRZ脉冲的数据相关。
如图1B和图1C的描述性视图所示，使用脉冲发生器110产生固定脉冲宽度减轻了抖动对由电流DAC 106输送的电荷量的影响。图1B示出了使用抖动时钟的第一边沿产生RZ脉冲的上升沿并且使用抖动时钟的第二边沿产生RZ脉冲的下降沿而生成的一组RZ脉冲。由于脉冲的上升沿和下降沿二者均基于抖动时钟，因此RZ脉冲的宽度可以根据抖动时钟而变化。例如，如图1B所示，第一脉冲可以具有第一脉冲宽度Δt1，并且第二脉冲可以具有不同于第一脉冲宽度的第二脉冲宽度Δt2。
图1C示出了使用抖动时钟的第一边沿产生RZ脉冲的上升沿而生成的一组RZ脉冲。然而，根据本发明的实施方式，不是使用抖动时钟的第二边沿产生RZ脉冲的下降沿，而是使用固定时间延迟。因此，即使每个脉冲的上升沿根据抖动时钟而抖动，但是假设恒定延迟时，每个RZ脉冲的脉冲宽度Δt保持相同。因此，由电流DAC 106在每个转换周期期间输送的电荷量变得与(或显著较少依赖于)输入时钟clk_in的抖动无关。
在各种实施方式中，可以校准由脉冲发生器110生成的脉冲的宽度以便确保CT-DSADC的恒定环路增益。图2A示出了被配置成校准由脉冲发生器110生成的脉冲的脉冲宽度的CT-DSADC。类似于图1A中所示的CT-DSADC 100，CT-DSADC 200包括连续时间滤波器102、量化器104和RZ电流DAC系统101。CT-DSADC 200还可以包括可选的抽取滤波器112，为了简化说明已经从图2A中省略了可选的抽取滤波器112。用于校准脉冲发生器110的附加电路系统包括校准控制器208、测试多路复用器212、216和220以及参考电流源214。
在校准期间，校准控制器208(也称为“控制电路”)经由激活信号CEN激活校准电流源214，并且经由多路复用器216向电流DAC 106提供预定输入代码。由电流DAC 106产生的电荷和由参考电流源214产生的电荷的差值由连续时间环路滤波器102进行积分。在校准期间，校准控制器208基于量化器104的输出QOUT经由脉冲宽度控制信号PWSET来调节由脉冲发生器110产生的RZ脉冲的脉冲宽度。在一些实施方式中，校准控制器208调节脉宽控制信号PWSET直到量化器104的输出QOUT达到预定值和/或预定平均值。虽然连续时间环路滤波器102和电流DAC 106被描绘为单端电路以简化说明，但应理解，可以使用差分电路来实现CT-DSADC 200以及本文公开的其他CT-DSADC，这些差分电路使用本领域已知的各种差分电路设计技术。
在校准期间，校准控制器208可以经由多路复用器212将预定输入电压Vref路由到CT-DSADC 200的输入。预定输入电压Vref可以是接地电压、中值电压或任何其他电压。类似地，校准控制器208可以在校准期间经由多路复用器216将预定输入代码DTST路由到电流DAC 106。预定输入代码DTST可以是被配置成使电流DAC 106产生电流的任何输入代码。在CT-DSADC 200的正常工作期间，多路复用器212将系统输入电压Vin路由到CT-DSADC，并且多路复用器216将输出信号QOUT路由到电流DAC 106的输入。
在一些实施方式中，连续时间滤波器102在校准周期开始时被重置和/或在校准期间被重新配置。如图所示，连续时间滤波器102包括多个连续时间积分器218和219。虽然仅示出了两个积分器，但应当理解，连续时间滤波器102可以取决于特定系统及其规格而包括不止两个积分器。在一些实施方式中，第一积分器218在校准期间保持有效，而后续积分器(包括积分器219)被旁路。可以通过经由多路复用器220将第一积分器218的输出路由到连续时间滤波器102的输出来旁路后续积分器219；然而，应当理解，除了多路复用器之外，还可以使用其他电路来实现旁路后续积分器219。在校准期间，在对由电流DAC 106和校准电流源214提供的电荷之间的差值进行积分之前，校准控制器208可以经由重置信号RESET来重置积分器218。
图2B示出了波形图，该波形图示出在校准周期期间由CT-DSADC 200生成的信号RESET、PWSET、Vinteg和QOUT。在时间t0之前，校准控制器208使重置信号RESET生效，重置信号RESET将连续时间滤波器102的第一积分器218设置为初始值(例如零)。在时间t0处，校准控制器208将脉冲宽度控制信号PWSET设置为初始脉冲宽度值，并且使重置信号RESET失效，这使第一积分器218对由电流DAC 106和校准电流源214提供的电荷之间的差值进行积分。如图所示，连续时间滤波器102的输出Vintg随着其对电荷差值的积分而增加。在时间t1处，所积分的电荷差值超过量化器104的阈值250，并且输出信号QOUT变高。为了说明的简单起见，量化器104在该示例中被表示为单比特量化器；然而，在替选实施方式中，可以使用不止一个比特来实现量化器104。
响应于连续时间滤波器102的输出Vintg超过量化阈值250，在时间t2处开始的下一个测量周期，校准控制器208通过减小脉冲宽度控制信号PWSET的值来调节RZ脉冲的脉冲宽度。应当理解，虽然PWSET的值在图2B中被示出为减小，但是校准控制器208可以被配置成在校准期间增加控制信号PWSET的脉冲宽度。此外，取决于特定实施方式及其配置，脉冲宽度控制信号PWSET的值的变化可以表示由脉冲发生器110产生的脉冲宽度的增加或减小。
在时间t2处，校准控制器208使重置信号RESET生效以再次重置连续时间滤波器102的第一积分器218，从而开始第二测量周期。在时间t3处，通过校准控制器208使重置信号RESET失效，这允许连续时间滤波器102的第一积分器218对由电流DAC 106和校准电流源214提供的电荷之间的差值进行积分。连续时间滤波器102的输出Vintg随着其对电荷差值进行积分而增加，直到在时间t4处超过量化器104的阈值250。脉冲宽度控制信号PWSET在随后的周期中继续减小直到输出Vintg不再超过阈值250，这指示由电流DAC生成的电荷Idac接近由校准电流源214生成的电荷。虽然图2B示出了使用递减线性搜索确定的校准脉冲宽度控制信号PWSET，但是应该理解，可以使用其他搜索策略。例如，可以使用递增线性搜索、二分查找、粗/细搜索和/或使用本领域已知的其他搜索方法来调节脉冲宽度控制信号PWSET。
图3A示出了根据实施方式的脉冲发生器110的示意图，其包括可调节延迟电路302、反相器304以及或门306。在工作期间，可调节延迟电路302使时钟信号clk_in(也称为“开关控制信号”)延迟预定时间段以形成延迟的时钟信号clk_del，并且反相器304将延迟的时钟信号clk_del反相以形成反相延迟时钟信号clk_del_b。或门306通过确定时钟信号clk_in和反相时钟信号clk_del_b的逻辑或来在输出clk_fwp处产生RZ脉冲。可以以上面关于图2A和图2B描述的方式经由脉冲宽度控制信号PWSET来调节由可调节延迟电路产生的延迟和在输出clk_fwp处产生的RZ脉冲的脉冲宽度。
图3B示出了根据实施方式的可调节延迟电路302的示意图。如图所示，可调节延迟电路302包括低压差调节器(LDO)电路，该电路具有耦接至多个级联反相器312的电源节点的输出。在工作期间，脉冲宽度控制信号PWSET设置LDO 310的输出电压以产生本地电源电压Vldo。在各种实施方式中，每个反相器312的延迟与本地电源电压V1do成反比。因此，当本地电源电压Vldo增加时，从时钟信号clk_in到延迟时钟信号clk_del的延迟减少。另一方面，当本地电源电压Vldo降低时，从时钟信号clk_in到延迟时钟信号clk_del的延迟增加。
在各种实施方式中，可以使用本领域中已知的LDO调节器电路例如由反馈回路控制的串联传输晶体管来实现LDO调节器310。信号PWSET可以是为LDO调节器电路选择设置参考电压的数字信号。替选地，信号PWSET可以是用作LDO调节器参考电压和/或与LDO调节器参考电压成比例的模拟电压。使用LDO调节器310的实施方式的优点在于，由可调节延迟电路302产生的延迟对关于电源的变化和干扰不太敏感，尤其是在LDO 310被配置成具有高电源抑制比(PSRR)的实施方式中。然而，应当理解，使用LDO 310来产生用于反相器312的电源电压只是一种示例实现。在替选实施方式中，可以使用其他可调节电压参考电路代替LDO310。还应当理解，图3B的实施方式仅是可以如何实现可调节延迟电路302的一个示例。在替选实施方式中，可以使用本领域已知的其他可调节延迟电路。例如，可以使用利用可选择数量的串联连接延迟元件的可调节延迟电路。也可以使用加载有可调节电容的一个或更多个反相器或缓冲器来实现可调节延迟电路302。
图3C示出了时序图，该时序图示出图3A的脉冲发生器的工作。在时间t0处，输出clk_fwp在时钟信号clk_in的上升沿变高。由于时钟信号clk_in延迟了时间段Tdel，因此反相延迟时钟信号clk_del_b在时间t2处的时钟信号clk_in的下降沿之前的时间t1处变高。由于时钟信号clk_in和反相延迟时钟信号clk_del_b的交叠生效，或门306的输出clk_fwp从时间t1到t2保持为高。在时间t3处，输出clk_fwp在反相延迟时钟clk_del_b的下降沿处变低，从而产生脉冲宽度为Tdel的RZ脉冲。在所描绘的实施方式中，时间段Tdel被设置为大于被示为Ts/2的时钟信号clk_in的脉冲宽度。替选地，通过使用不同的逻辑，时间段Tdel可以小于时钟信号clk_in的脉冲宽度。
图4A示出了根据本发明的实施方式的CT-DSADC 400。CT-DSADC 400是图2A中所示的CT-DSADC 200的具体示例，其中连续时间滤波器102被实现为三阶滤波器，并且附加DAC408向连续时间滤波器102的最后一个积分级提供反馈。如图所示，连续时间积分器包括包含运算放大器402和反馈电容器C1的第一积分级、包含运算放大器404和反馈电容器C2的第二积分级、以及包含运算放大器406和反馈电容器C3的第三积分级。反馈电阻器Rreso耦接在运算放大器406的输出与运算放大器404的输入之间，并且前馈电阻器Rff耦接在运算放大器406的输入与运算放大器402的输出之间。第一积分级、第二积分级和第三积分级中的每一个形成连续时间积分器。可以选择反馈电阻器Rreso和前馈电阻器Rff的值来塑造连续时间滤波器102的传递函数。在一些实施方式中，选择所有电容器和电阻器的值来针对给定的过采样率(OSR)优化信号与量化噪声比(SQNR)。
在CT-DSADC 400的正常工作期间，通过闭合将第二积分级的运算放大器404的输出耦接至第三积分级的运算放大器406的输入的开关422并且闭合将DAC 408的输出耦接至第三积分级的运算放大器406的输入的开关424，连续时间滤波器102被配置为三阶滤波器。开关410、414和416在正常工作期间保持断开。
在一些实施方式中，所有三个积分器在校准期间均可以是有效的。然而，在一些实施方式中，一个或更多个积分级可以被旁路和/或禁用以减轻可能由运算放大器402、404或406中的偏移的积分引起的测量困难。例如，在一个实施方式中，连续时间滤波器102被重新配置成通过断开开关422、412和424来在校准期间提供一个积分级。断开开关422会将第三积分级的运算放大器406的输入与第二积分级的运算放大器404的输出断开连接；断开开关412会将反馈电阻器Rreso断开连接；闭合开关414会将电阻器R2与第二积分级的反馈电容器C2并联耦接；并且闭合开关416会将电阻器R3与第三积分级的反馈电容器C3并联耦接。这有效地禁用了第二积分级和第三积分级，并且形成了从第一积分级的运算放大器402的输出经由电阻器Rff和R3到连续时间滤波器102的输出的前馈路径。在一些实施方式中，运算放大器404的输入可以在校准期间经由电阻器R2A接地或连接至参考电压。在校准期间，通过经由重置信号RESET闭合开关410来重置第一积分级，如上面关于图2A和图2B所描述的。应当理解，图4A中描绘的电路仅是用于实现连续时间滤波器102和在校准期间降低连续时间滤波器102的阶数的许多可能方式中的一种。
在一个实施方式中，clk_in具有2GHz的时钟频率，CT-DSADC 400具有64的过采样率，并且电流DAC 106被配置成具有三个电平。替选地，CT-DSADC 400可以取决于特定实施方式及其规格而具有不同的时钟频率、不同的过采样率和/或不同数量的DAC电平。
虽然图2A和图4A的实施方式被配置成在前台(foreground)调节由脉冲发生器110产生的RZ脉冲的脉冲宽度(例如，在CT-DSADC不执行输入信号Vin的转换的时间处执行校准)，也可以在后台应用实施方式校准技术，使得在CT-DSADC执行输入信号Vin的转换的同时校准由脉冲发生器110产生的RZ脉冲的脉冲宽度。相对于图4B中所示的利用副本电路的CT-DSADC 450示出了这样的实施方式的示例。
CT-DSADC 450包括主连续时间delta-sigma调制器，其具有连续时间环路滤波器102、量化器104、电流DAC 101和DAC 408。这些电路在转换器的正常工作期间以与上面关于图4A描述的类似方式工作。CT-DSADC 450还包括校准电路460，校准电路460包括副本电流DAC 106R、校准电流源214、副本脉冲生成电路110R、积分器462和量化器104R。在各种实施方式中，副本电流DAC 110R和副本脉冲生成电路110R具有与主连续时间delta-sigma调制器中的DAC 106和脉冲发生器110相同或相似的结构。以与上面关于图2A和图2B描述的对脉冲发生器110的校准相同或相似的方式执行对由副本脉冲发生器110R产生的脉冲宽度的校准。例如，在工作期间，积分器462对由副本电流DAC 106R和校准电流源214产生的电荷之间的差值进行积分，并且量化器104R对所积分的电荷差值进行量化以形成量化的输出QOUTC。校准控制器208调节脉冲宽度控制信号PWSET直到量化输出QOUT C指示由副本DAC 106R产生的电荷接近或等于由校准电流源214产生的电荷。在每次测量开始时，校准控制器208通过经由开关464将耦接在运算放大器402C的输入与输出之间的电容器C1C短路来重置积分器462。接下来，开关464断开，并且对由副本电流DAC 106R和校准电流源214产生的电荷之间的差值进行积分。量化器104R评估所积分的电荷，并且校准控制器208在下一周期更新脉冲宽度控制信号PWSET的值。由于PWSET还耦接至主连续时间delta-sigma调制器的脉冲发生器110，因此主连续时间delta-sigma调制器的脉冲发生器110可以在正常工作期间用PWSET的新值进行更新。
图5A示出了可以用于实现根据上述各种实施方式的电流DAC 106的电流DAC 500的示意图。如图所示，DAC 500包括第一共源共栅电流源502、第二共源共栅电流源504、电流开关网络506以及两个放大器508和510。在工作期间，取决于短路开关SW3的实现，短路开关SW3经由耦接至RZ脉冲信号clk_fwp(或clk_fwp的反相)的控制节点接通时，与DAC输入字相关的各种信号被施加到开关晶体管M3、M4、M5、M6、M7和M8的栅极。这使由电流源晶体管M1产生的电流Ip和由电流源晶体管M10产生的电流In绕过电流开关网络506并且流过短路开关SW3。旁路电流Ip从第一共源共栅电流源502的共源共栅节点n1流到短路开关SW3，并且旁路电流In从短路开关SW3流到第二共源共栅电流源504的共源共栅节点n2。
一旦DAC输入字已被施加到开关晶体管M3、M4、M5、M6、M7和M8的栅极，就经由信号clk_fwp使RZ脉冲生效，这使短路开关SW3在RZ脉冲的持续时间内断开。由第一共源共栅电流源502生成的电流Ip和由第二共源共栅电流源生成的电流In因此经由相应的电流源输出节点n1c和n2c被引导至开关网络506。取决于DAC输入字的状态，这些电流被路由到DAC输出节点Op和On，或者被路由到以单位增益缓冲器配置布置并且被配置成缓冲参考电压Vcm的放大器510的输出。当经由信号clk_fwp而使RZ脉冲失效时，短路开关SW3闭合，从而使电流Ip和In远离电流开关网络506。
如图所示，第一共源共栅电流源502包括电流源晶体管M1和共源共栅晶体管M2。向电流源晶体管M1的栅极提供偏置电压Vbiasp以提供电流Ip，并且向共源共栅晶体管M2的栅极提供偏置电压Vcascp以向电流源晶体管M1的漏极提供恒定电压。类似地，第二共源共栅电流源504包括电流源晶体管M10和共源共栅晶体管M9。向电流源晶体管M10的栅极提供偏置电压Vbiasn以提供电流In，并且向共源共栅晶体管M9的栅极提供偏置电压Vcascn，以便向电流源晶体管M10的漏极提供恒定电压。可以使用偏置生成电路例如本领域已知的电流镜和共源共栅偏置电路来生成偏置电压Vbiasp、Vcascp、Vbiasn和Vcascn。
在所描绘的实施方式中，当使RZ脉冲生效时，电流开关网络可以被配置成提供三个电流电平。通过经由DAC输入信号Dnp和Dpn接通晶体管M3和M7并且经由DAC输入信号Dpp、Dnn、Ddp和Ddn关断晶体管M4、M6、M5和M8来实现代表“+1电平”(或正电流电平)的第一电流电平。这使电流Ip经由晶体管M3被路由到输出节点Op，并且使电流In经由晶体管M7被路由到输出节点On。通过经由DAC输入信号Dpp和Dnn接通晶体管M4和M6并且经由DAC输入信号Dnp、Dpn、Ddp和Ddn关断晶体管M3、M7、M5和M8来实现代表“-1电平”(或负电流电平)的第二电流电平。这使电流Ip经由晶体管M4被路由到输出节点On，并且使电流In经由晶体管M6被路由到输出节点On。通过经由DAC输入信号Ddp和Ddn接通晶体管M5和M8并且经由DAC输入信号Dnp、Dpp、Dnn和Dpn关断晶体管M3、M4、M6和M7来实现代表“0电平”(或零电流电平)的第三电流电平。这使电流Ip和In被路由到放大器510的输出，从而防止电流Ip和In被路由到电流DAC输出节点Op和On。在各种实施方式中，放大器510以单位增益缓冲器配置来配置，以便缓冲参考电压Vcm并且向放大器510的输出提供基本上等于参考电压Vcm的电压电平。在一些实施方式中，DAC 500包括DAC控制器505，DAC控制器505以上面描述的方式将指定特定输出电平(例如“1电平”、“-1电平”和“0电平”)的DAC输入字DAC_IN映射到DAC控制信号Dnp、Dnn、Dpp、Dpn、Ddp和Ddn。可以使用本领域已知的数字逻辑电路来实现DAC控制器505。
在一些实施方式中，共模开关SW1和SW2与短接路开关SW3一致地接通和关断，以便在短路开关SW3接通时，将共源共栅节点n1和n2连接至放大器508的输出(也称为“第一共模参考电压节点”或“参考节点”)。类似于上面讨论的放大器508，放大器510以单位增益缓冲器配置来配置，以便缓冲参考电压Vcm，并且在第二共模参考电压节点处向放大器510的输出提供基本上等于参考电压Vcm的电压电平。因此，当电流Ip和In被旁路时，基本上等于参考电压Vcm的限定电压被施加到共源共栅节点n1和n2。在一些实施方式中，可选地使开关SW1和SW2的导通电阻RON_SW1和RON_SW2高于开关SW3的导通电阻RON_SW3，以确保在校准期间节点n1和n2的电压不会从其正常工作期间的工作点漂移太远。在漂移影响不太严重的其他实施方式中，开关SW1和SW2的导通电阻可以被设置为不高于开关SW3的导通电阻的电阻。
在各种实施方式中，使用本领域已知的开关电路来实现开关SW1、SW2和SW3。例如，这些开关每个均可以使用晶体管例如MOSFET或其他类型的晶体管(例如BJT)来实现。在一些实施方式中，开关SW1、SW2和/或SW3使用CMOS(互补金属氧化物半导体)传输门(TGATE)来实现，CMOS传输门可以使用具有与PMOS器件的负载路径并联耦接的负载路径的NMOS器件来实现。在一些实施方式中，用于实现开关SW1和SW2的器件的宽长(W/L)比均小于开关SW3的W/L比，以便开关SW1和SW2的导通电阻高于开关SW3的导通电阻。其余器件使用CMOS晶体管来实现(例如PMOS晶体管M1、M2、M3、M4和M5以及NMOS晶体管M6、M7、M8、M9和M10)；然而，其他器件技术(例如BJT)也可以用于实现这些晶体管。
由于当施加DAC输入字时没有电流从共源共栅电流源502和504流到电流开关网络506，因此由电流DAC 500输出的电荷量对所施加的DAC控制信号Dnp、Dnn、Dpp、Dpn、Dpd和Ddn的上升时间和下降时间不敏感，并且对晶体管M3、M4、M5、M6、M7和M8的栅极电容相对不敏感。如此，可以使器件M3、M4、M5、M6、M7和M8的纵横比足够宽以具有低导通电阻。该较低的导通电阻导致跨这些晶体管的漏极-源极电压较低。由较低漏极-源极电压引起的较高净空可以允许电流DAC 500在非常低的电压条件下工作。在一些实施方式中，DAC 500可以在大约1V或更低的电源电压Vdd下工作。该较低的电源电压允许相对于由DAC 500消耗的功率进行较低功率工作。在这样的实施方式中，用于DAC 500的升压电源可能是不必要的，这也有利地产生较小的电路面积和额外的功率节省。
图5B示出了波形图，该波形图相对于DAC控制信号Dnp、Dnn、Dpp、Dpn、Dpd和Ddn(在图5B中表示为D[n/p/d],[n/p])、RZ脉冲信号clk_fwp以及节点Op和On处的DAC差分输出电流(在图中表示为i(Op–On))示出电流DAC 500的工作。如图所示，在时间t0处施加DAC控制信号D[n/p/d],[n/p]，同时RZ脉冲信号clk_fwp为低。在时间t1处，使RZ脉冲信号clk_fwp生效，这使输出电流i(Op–On)流动。在时间t2处，使RZ脉冲信号clk_fwp失效，这使输出电流i(Op–On)停止流动。在时间t3处施加一组新的DAC控制信号D[n/p/d],[n/p]，并且重复该周期。
在一些实施方式中，本文描述的CT-DSADC可以在芯片或集成电路上实现。例如，以上关于图2A至图2B、图3A至图3C、图4A至图4B和图5A至图5B的实施方式描述的所有电路系统可以设置在单片半导体衬底(例如硅衬底)上，该单片半导体衬底以各种设备技术之一来制造。虽然本文使用可以使用CMOS技术实现的NMOS和PMOS器件描述了本发明的实施方式，但是应当理解，可以使用其他器件类型以其他技术实现本发明的实施方式。例如，可以使用JFET和/或双极结型晶体管BJT来代替MOS器件。
图6示出了根据本发明实施方式的操作电流DAC的方法的流程图。在实施方式中，电流DAC包括耦接至电流DAC输出的电流开关网络、耦接在第一电源节点与电流开关网络之间的第一共源共栅电流源、耦接在第二电源节点与电流开关网络之间的第二共源共栅电流源、以及耦接在第一共源共栅电流源的第一共源共栅节点与第二共源共栅电流源的第二共源共栅节点之间的短路开关。在一些实施方式中，可以使用上面关于图5A至图5B描述的电流DAC 500。在步骤602中，在短路开关闭合时配置电流开关网络。例如，在图5A的实施方式中，通过将DAC输入字施加到晶体管M3、M4、M5、M6、M7和M8的栅极来配置电流开关网络506。
接下来，在步骤604中，短路开关被断开，这使与DAC输入值成比例的电流流过电流DAC输出端。例如，在图5A的实施方式中，当响应于RZ脉冲信号clk_fwp失效而使短路开关SW3断开时，由DAC输入字指定的电流流过输出节点Op和On。在步骤606中，在断开短路开关之后在预定时间段闭合短路开关，以阻止与DAC输入值成比例的电流流过电流DAC输出端。在图5A的实施方式中，这在响应于RZ脉冲信号clk_fwp失效而闭合短路开关SW3时发生，这使电流Ip和In远离电流开关网络506。可以使用在上述实施方式中描述的脉冲发生器110来设置预定时间段。
此处总结了本发明的实施方式。其他实施方式也可以根据本文提交的说明书和权利要求的整体来理解。
示例1.一种电路，包括：电流数模转换器(DAC)，其中，所述电流DAC包括：耦接至电流DAC输出端的电流开关网络，耦接在第一电源节点与所述电流开关网络之间的第一共源共栅电流源，耦接在第二电源节点与所述电流开关网络之间的第二共源共栅电流源，以及耦接在所述第一共源共栅电流源的第一共源共栅节点与所述第二共源共栅电流源的第二共源共栅节点之间的短路开关。
示例2.根据示例1所述的电路，还包括耦接至所述电流DAC的控制电路，其中，所述控制电路被配置成：在所述短路开关闭合时，根据电流DAC输入值配置所述电流开关网络；在配置所述电流开关网络之后断开所述短路开关，以使与所述电流DAC输入值成比例的电流流过所述电流DAC输出端；并且在断开所述短路开关之后在预定时间段内闭合所述短路开关，以阻止与所述DAC输入值成比例的电流流过所述电流DAC输出端。
示例3.根据示例1或2中的一项所述的电路，还包括可调延迟元件，所述可调延迟元件被配置成确定所述预定时间段。
示例4.根据示例1至3中的一项所述的电路，其中：所述第一共源共栅电流源包括耦接至所述电流开关网络的第一共源共栅晶体管以及在所述第一共源共栅节点处耦接至所述第一共源共栅晶体管的第一电流源晶体管；并且所述第二共源共栅电流源包括耦接至所述电流开关网络的第二共源共栅晶体管以及在所述第二共源共栅节点处耦接至所述第二共源共栅晶体管的第二电流源晶体管。
示例5.根据示例1至4中的一项所述的电路，其中，所述电流开关网络包括：第一多个开关晶体管，其耦接在所述第一共源共栅电流源与所述电流DAC输出端之间；以及第二多个开关晶体管，其耦接在所述第二共源共栅电流源与所述电流DAC输出端之间。
示例6.根据示例1至5中的一项所述的电路，还包括：耦接在所述第一共源共栅电流源与第一共模参考电压节点之间的第一开关晶体管，以及耦接在所述第二共源共栅电流源与所述第一共模参考电压节点之间的第二开关晶体管。
示例7.根据示例1至6中的一项所述的电路，还包括：耦接在第二共模参考电压节点与所述第一共源共栅节点之间的第一共模开关，以及耦接在所述第二共模参考电压节点与所述第二共源共栅节点之间的第二共模开关。
示例8.根据示例1至7中的一项所述的电路，还包括：耦接至所述电流DAC的至少一个连续时间积分器；以及比较器，其具有耦接至所述至少一个连续时间积分器的输入和耦接至所述DAC的输出，其中，所述DAC、所述至少一个连续时间积分器和所述比较器形成连续时间delta-sigma调制器。
示例9.一种操作电流数模转换器(DAC)的方法，所述电流数模转换器(DAC)包括耦接至电流DAC输出端的电流开关网络、耦接在第一电源节点与电流开关网络之间的第一共源共栅电流源、耦接在第二电源节点与所述电流开关网络之间的第二共源共栅电流源、以及耦接在所述第一共源共栅电流源的第一共源共栅节点与所述第二共源共栅电流源的第二共源共栅节点之间的短路开关，所述方法包括：在所述短路开关闭合时，根据电流DAC输入值配置所述电流开关网络；在配置所述电流开关网络之后断开所述短路开关，以使与所述DAC输入值成比例的电流流过所述电流DAC输出端；以及在断开所述短路开关之后在预定时间段闭合所述短路开关，以阻止与所述电流DAC输入值成比例的电流流过所述电流DAC输出端。
示例10.根据示例9所述的方法，还包括：当断开所述短路开关时，断开第一共模开关和第二共模开关，其中，所述第一共模开关耦接在第二共模参考电压节点与所述第一共源共栅节点之间，并且所述第二共模开关耦接在所述第二共模参考电压节点与所述第二共源共栅节点之间；以及当闭合所述短路开关时，闭合所述第一共模开关和所述第二共模开关。
示例11.根据示例9或10中的一项所述的方法，其中，在断开所述短路开关之后在预定时间段闭合所述短路开关包括：使用可调节延迟电路延迟至所述短路开关的开关控制信号。
示例12.根据示例11所述的方法，还包括校准所述可调节延迟电路。
示例13.根据示例12所述的方法，其中，校准所述可调节延迟电路包括：对所述电流DAC的输出电流与参考电流之间的差值进行积分；以及基于所积分的差值来调节所述可调节延迟电路的延迟。
示例14.根据示例12所述的方法，其中，校准所述可调节延迟电路包括：对副本电流DAC的输出电流与参考电流之间的差值进行积分，其中，所述副本电流DAC具有与所述电流DAC相同的结构；以及基于所积分的差值来调节可编程延迟元件的延迟。
示例15.一种连续时间delta-sigma转换器，包括：至少一个连续时间积分器；耦接至所述至少一个连续时间积分器的输出的比较器；以及电流DAC，所述电流DAC包括：第一电流源，其经由第一电流源输出节点处的第一开关耦接至所述电流DAC的输出，第二电流源，其经由第二电流源输出节点处的第二开关耦接至所述电流DAC的所述输出，短路开关，其耦接在所述第一电流源的第一内部节点与所述第二电流源的第二内部节点之间，以及可编程脉冲发生器，其耦接至所述短路开关的控制节点，其中，所述可编程脉冲发生器被配置成通过在预定时间段内断开所述短路开关来选通所述电流DAC的输出电流。
示例16.根据示例15所述的连续时间delta-sigma转换器，还包括：耦接在参考节点与所述第一电流源输出节点之间的第三开关，以及耦接在所述参考节点与所述第二电流源输出节点之间的第四开关。
示例17.根据示例15或16中的一项所述的连续时间delta-sigma转换器，还包括DAC控制器，所述DAC控制器被配置成将DAC控制信号施加到所述第一开关、所述第二开关、所述第三开关和所述第四开关，并且在施加所述DAC控制信号之后激活所述可编程脉冲发生器。
示例18.根据示例15至17中的一项所述的连续时间delta-sigma转换器，还包括：第一共模开关，其具有耦接在所述第一电流源的所述第一内部节点与耦接至所述可编程脉冲发生器的控制节点之间的负载路径；以及第二共模开关，其具有耦接在所述第二电流源的所述第二内部节点与耦接至所述可编程脉冲发生器的控制节点之间的负载路径。
示例19.根据示例15至18中的一项所述的连续时间delta-sigma转换器，其中，所述第一电流源和所述第二电流源每个均包括共源共栅电流源；所述第一开关包括第一多个CMOS晶体管；所述第二开关包括第二多个CMOS晶体管；并且所述短路开关包括CMOS传输门。
示例20.根据示例15至19中的一项所述的连续时间delta-sigma转换器，还包括被配置成校准所述可编程脉冲发生器的校准电路。
虽然已经参考说明性实施方式描述了本发明，但是该描述不旨在以限制意义进行解释。参考说明书，本领域技术人员将清楚说明性实施方式以及本发明的其他实施方式的各种修改和组合。因此，所附权利要求旨在涵盖任何这样的修改或实施方式。

Claims (22)

1.一种用于电流数模转换器的电路，包括：
电流数模转换器，其中，所述电流数模转换器包括：
耦接至所述电流数模转换器的输出端的电流开关网络，
耦接在第一电源节点与所述电流开关网络之间的第一电流源，
耦接在第二电源节点与所述电流开关网络之间的第二电流源，以及
耦接在所述第一电流源的第一节点与所述第二电流源的第二节点之间的短路开关。
2.根据权利要求1所述的电路，其中，所述第一电流源包括第一共源共栅电流源、所述第二电流源包括第二共源共栅电流源、所述第一节点包括第一共源共栅节点、以及所述第二节点包括第二共源共栅节点。
3.根据权利要求1或2所述的电路，还包括耦接至所述电流数模转换器的控制电路，其中，所述控制电路被配置成：
在所述短路开关闭合时，根据电流数模转换器输入值来配置所述电流开关网络；
在配置所述电流开关网络之后断开所述短路开关，以使与所述电流数模转换器输入值成比例的电流流过所述电流数模转换器输出端；并且
在断开所述短路开关之后在预定时间段内闭合所述短路开关，以阻止与所述数模转换器输入值成比例的电流流过所述电流数模转换器输出端。
4.根据权利要求3所述的电路，还包括可调延迟元件，所述可调延迟元件被配置成确定所述预定时间段。
5.根据权利要求2所述的电路，其中：
所述第一共源共栅电流源包括耦接至所述电流开关网络的第一共源共栅晶体管，以及在所述第一共源共栅节点处耦接至所述第一共源共栅晶体管的第一电流源晶体管；并且
所述第二共源共栅电流源包括耦接至所述电流开关网络的第二共源共栅晶体管，以及在所述第二共源共栅节点处耦接至所述第二共源共栅晶体管的第二电流源晶体管。
6.根据权利要求2所述的电路，其中，所述电流开关网络包括：
第一多个开关晶体管，其耦接在所述第一共源共栅电流源与所述电流数模转换器的输出端之间；以及
第二多个开关晶体管，其耦接在所述第二共源共栅电流源与所述电流数模转换器的输出端之间。
7.根据权利要求6所述的电路，还包括：耦接在所述第一共源共栅电流源与第一共模参考电压节点之间的第一开关晶体管，以及耦接在所述第二共源共栅电流源与所述第一共模参考电压节点之间的第二开关晶体管。
8.根据权利要求2所述的电路，还包括：耦接在第二共模参考电压节点与所述第一共源共栅节点之间的第一共模开关，以及耦接在所述第二共模参考电压节点与所述第二共源共栅节点之间的第二共模开关。
9.根据权利要求1或2所述的电路，还包括：
耦接至所述电流数模转换器的至少一个连续时间积分器；以及
比较器，其具有耦接至所述至少一个连续时间积分器的输入端和耦接至所述数模转换器的输出端，其中，所述数模转换器、所述至少一个连续时间积分器和所述比较器形成连续时间delta-sigma调制器。
10.一种操作电流数模转换器的方法，所述电流数模转换器包括耦接至所述电流数模转换器的输出端的电流开关网络、耦接在第一电源节点与所述电流开关网络之间的第一电流源、耦接在第二电源节点与所述电流开关网络之间的第二电流源、以及耦接在所述第一电流源的第一节点与所述第二电流源的第二节点之间的短路开关，所述方法包括：
在所述短路开关闭合时，根据电流数模转换器输入值来配置所述电流开关网络；
在配置所述电流开关网络之后断开所述短路开关，以使与所述数模转换器输入值成比例的电流流过所述电流数模转换器的输出端；以及
在断开所述短路开关之后在预定时间段内闭合所述短路开关，以阻止与所述电流数模转换器输入值成比例的电流流过所述电流数模转换器的输出端。
11.根据权利要求10所述的方法，其中，所述第一电流源包括第一共源共栅电流源、所述第二电流源包括第二共源共栅电流源、所述第一节点包括第一共源共栅节点、以及所述第二节点包括第二共源共栅节点。
12.根据权利要求11所述的方法，还包括：
当断开所述短路开关时，断开第一共模开关和第二共模开关，其中，所述第一共模开关耦接在第二共模参考电压节点与所述第一共源共栅节点之间，并且所述第二共模开关耦接在所述第二共模参考电压节点与所述第二共源共栅节点之间；以及
当闭合所述短路开关时，闭合所述第一共模开关和所述第二共模开关。
13.根据权利要求10或11所述的方法，其中，在断开所述短路开关之后在预定时间段内闭合所述短路开关包括：使用可调节延迟电路对所述短路开关的开关控制信号进行延迟。
14.根据权利要求13所述的方法，还包括校准所述可调节延迟电路。
15.根据权利要求14所述的方法，其中，校准所述可调节延迟电路包括：
对所述电流数模转换器的输出电流与参考电流之间的差值进行积分；以及
基于所积分的差值来调节所述可调节延迟电路的延迟。
16.根据权利要求14所述的方法，其中，校准所述可调节延迟电路包括：
对副本电流数模转换器的输出电流与参考电流之间的差值进行积分，其中，所述副本电流数模转换器具有与所述电流数模转换器相同的结构；以及
基于所积分的差值来调节所述可调节延迟电路的延迟。
17.一种连续时间delta-sigma转换器，包括：
至少一个连续时间积分器；
耦接至所述至少一个连续时间积分器的输出端的比较器；以及
电流数模转换器，所述电流数模转换器包括：
第一电流源，其经由第一电流源输出节点处的第一开关耦接至所述电流数模转换器的输出端，
第二电流源，其经由第二电流源输出节点处的第二开关耦接至所述电流数模转换器的输出端，
短路开关，其耦接在所述第一电流源的第一内部节点与所述第二电流源的第二内部节点之间，以及
可编程脉冲发生器，其耦接至所述短路开关的控制节点，其中，所述可编程脉冲发生器被配置成通过在预定时间段内断开所述短路开关来选通所述电流数模转换器的输出电流。
18.根据权利要求17所述的连续时间delta-sigma转换器，还包括：耦接在参考节点与所述第一电流源输出节点之间的第三开关，以及耦接在所述参考节点与所述第二电流源输出节点之间的第四开关。
19.根据权利要求18所述的连续时间delta-sigma转换器，还包括数模转换器控制器，所述数模转换器控制器被配置成将数模转换器控制信号施加到所述第一开关、所述第二开关、所述第三开关和所述第四开关，并且在施加所述数模转换器控制信号之后激活所述可编程脉冲发生器。
20.根据权利要求17所述的连续时间delta-sigma转换器，还包括：
第一共模开关，其具有耦接在所述第一电流源的第一内部节点与耦接至所述可编程脉冲发生器的控制节点之间的负载路径；以及
第二共模开关，其具有耦接在所述第二电流源的第二内部节点与耦接至所述可编程脉冲发生器的控制节点之间的负载路径。
21.根据权利要求17所述的连续时间delta-sigma转换器，其中，
所述第一电流源和所述第二电流源每个均包括共源共栅电流源；
所述第一开关包括第一多个互补金属氧化物半导体晶体管；
所述第二开关包括第二多个互补金属氧化物半导体晶体管；并且
所述短路开关包括互补金属氧化物半导体传输门。
22.根据权利要求17所述的连续时间delta-sigma转换器，还包括被配置成校准所述可编程脉冲发生器的校准电路。
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