DE102008050001A1 - Digital-Analog-Umsetzer - Google Patents

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Abstract

Paralleler Digital-Analog-Umsetzer zur Umsetzung einer Vielzahl differentieller digitaler Eingangssignale in ein differentielles analoges Ausgangssignal, umfassend eine Gruppe von 1-Bit-Digital-Analog-Umsetzern (200), die jeweils eine Zwischenspeicherzelle (202) und eine Stromzelle (201) enthalten und die ausgebildet sind, einen jeweiligen Ausgangsstrom in Abhängigkeit eines logischen Zustands der Zwischenspeicherzelle einem ersten (204) oder einem zweiten Ausgangskontakt (206) zuzuführen, wobei ein erster von zwei Ausgängen einer Zwischenspeicherzelle (202) über einen Eingangswiderstannd (220) mit einem ersten Signalanschluss (208.1) eines Transistors (208) verbunden ist und ein zweiter der zwei Ausgänge der Zwischenspeicherzelle (202) über einen Eingangswiderstand (218) mit einem ersten Signalanschluss (210.1) eines zweiten Transistors (210) verbunden ist, der jeweils erste Signalanschluss des ersten und des zweiten Transistors zusätzlich über eine Konstantstromquelle (212 und 214) mit einem Masseanschluss (216) verbunden ist und wobei an einem jeweiligen Steueranschluss (208.2 und 210.2) des ersten und des zweiten Transistors eine jeweilige zeitlich konstante Vorspannung anliegt.

Description

  • Die vorliegende Erfindung betrifft einen parallelen Digital-Analog-Umsetzer (D/A-Umsetzer) zur Umsetzung einer Vielzahl differentieller digitaler Eingangssignale in ein differentielles analoges Ausgangssignal, umfassend eine Gruppe von 1-Bit-Digital-Analog-Umsetzern, die jeweils eine Zwischenspeicherzelle und eine Stromzelle enthalten und die ausgebildet sind, einen jeweiligen Ausgangsstrom in Abhängigkeit eines logischen Zustands der Zwischenspeicherzelle einem ersten oder einem zweiten Ausgangskontakt zuzuführen.
  • Parallele D/A-Umsetzer der oben genannten Art für hohe Signalbandbreite werden üblicherweise zur Umsetzung in einen Ausgangsstrom ausgeführt. Wird eine Ausgangsspannung benötigt, so wird diese erzeugt, indem man über einen Widerstand mit dem den Ausgangsstrom durch einen Widerstand leitet. Ein paralleler D/A-Umsetzer enthält zur Umsetzung eines N-Bit breiten Eingangswortes mindestens N Zwischenspeicherzellen und bis zu 2N-1 Stromzellen, mindestens jedoch N Stromzellen.
  • Eine schematische Darstellung eines bekannten parallelen D/A-Umsetzers mit N Zwischenspeicherzellen und N Stromzellen ist in 1 gezeigt.
  • Er weist die Eingänge ON, OP für N differentielle Eingangssignale, einen Taktsignaleingang CLK sowie einen Ausgang QN, QP für ein differentielles Ausgangssignal auf. Jede Zwischenspeicherzelle 102 besitzt jeweils zwei Eingangsanschlüsse für ein differentielles digitales Signal und ist üblicherweise als taktflankengesteuertes D-Flipflop ausgeführt. Am Ausgang Q des Flipflops liegt entweder die Spannung Vhigh (High-Pegel) oder die Spannung Vlow, (Low-Pegel) an, und am negierten Ausgang Q die jeweils komplementäre Spannung.
  • Die Stromzelle 101 ist als sogenannte Differenzstufe ausgeführt. Die Differenzstufe führt je nach logischem Zustand der Zwischenspeicherzelle entweder dem Ausgang ICP oder dem Ausgang ION einen jeweiligen konstanten Strom Iref_0 zu. Der Ausgang ICP einer jeweiligen Stromzelle ist dem Ausgangsknoten QP zugeführt und der Ausgang ION einer jeweiligen Stromzelle dem Ausgangsknoten ON, so dass an den Ausgangsknoten QN und QP das differentielle analoge Ausgangssignal des D/A-Umsetzers erfasst werden kann.
  • Damit ein paralleler D/A-Umsetzer der oben beschriebenen Art ein N Bit breites Eingangswort korrekt in ein analoges Ausgangssignal umsetzt, müssen die Referenzströme Iref_i der jeweiligen Stromzellen gewichtet sein entsprechend Iref_i = 2i·Iref_0; (i = 1 ... N – 1). (1)
  • Das LSB (engl. least significant bit; Bitstelle mit der geringsten Wertigkeit) eines N Bit breiten Eingangswortes führt somit entweder dem Ausgangsknoten QP oder dem Ausgangsknoten ON einen Strom von Iref_0 zu und das MSB (engl. most significant bit, Bitstelle mit der höchsten Wertigkeit) einen Strom von 2N-1·Iref_0.
  • Diese Gewichtung ist aus zwei Gründen problematisch: Zum einen muss die Gewichtung hinreichend präzise sein, um eine akkurate Umsetzung eines digitalen Eingangssignals in ein analoges Ausgangssignal sicherzustellen, und zum anderen reduziert ein großer Referenzstrom Iref_i die Schaltgeschwindigkeit der Transistoren.
  • Daher verwendet man für höhere Genauigkeit oft gleiche Werte für die Ströme Iref_i. Der D/A-Umsetzer ist dann unär statt binär gewichtet und benötigt 2N – 1 Stromzellen. Ein binäres Eingangssignal von N Bit muss dann durch einen (in 1 nicht enthaltenen) Kodierer umkodiert werden in einen sogenannten Thermometer-Code mit 2N – 1 Bit. Häufig wird eine Kombination aus beiden angewandt: unärer Code für die M höheren Bits der N Bit, binärer Code für die N – M niederen Bits. Einer Zwischenspeicherzelle sind dann mehrere Stromzellen parallel geschaltet.
  • Ein Nachteil dieser bekannten Ausführung paralleler D/A-Umsetzer ist, dass die Stromzelle 101 die maximale Abtastrate des Umsetzers für eine gegebene Technologie begrenzt. Die obere Schranke der maximalen Abtastrate ist in der Literaturstelle „A 22GS/s 6b DAC with integrated digital ramp generator" von Peter Schvan, Daniel Pollex und Thomas Bellingrath, IEEE ISSCC 2006, Vol. 49, Seiten 572–573, für die derzeitige 130 nm-SiGe-BiCMOS-Technologie mit etwa 22 Giga-Samples/Sekunde (GS/s) angegeben. Für die Verarbeitung von Signalen in Lichtleitsystemen sind die bekannten parallelen D/A-Umsetzer somit nur bedingt einsetzbar.
  • Deshalb ist es ein der Erfindung zugrunde liegendes technisches Problem, einen parallelen Digital-Analog-Umsetzer der eingangs genannten Art vorzuschlagen, der bei hinreichender Genauigkeit eine sehr hohe Abtastrate, insbesondere über 22 GS/s, aufweist.
  • Das technische Problem wird gelöst für einen Digital-Analog-Umsetzer der eingangs genannten Art dadurch, dass ein erster von zwei Ausgängen einer Zwischenspeicherzelle über einen Eingangswiderstand mit einem ersten Signalanschluss eines ersten Transistors verbunden ist und ein zweiter der zwei Ausgänge der Zwischenspeicherzelle über einen Eingangswiderstand mit einem ersten Signalanschluss eines zweiten Transistors verbunden ist.
  • Weiterhin ist der jeweils erste Signalanschluss des ersten und des zweiten Transistors zusätzlich über eine Konstantstromquelle mit einem Masseanschluss verbunden.
  • Schließlich dass liegt an einem jeweiligen Steueranschluss des ersten und des zweiten Transistors eine zeitlich konstante Vorspannung an.
  • Der Erfindung liegt die Überlegung zugrunde, dass der Nachteil der bekannten Schaltung aus 1 sich wie folgt erklärt: Je nach logischem Zustand des D-Flipflops 102 ist ein Transistor eingeschaltet und der andere Transistor ausgeschaltet. Entweder führt der Transistor MP oder der Transistor MN einen Großteil des Referenzstromes Iref_0. Der jeweils andere Transistor führt einen verbleibenden Reststrom, der, da er die Genauigkeit des parallelen A/D-Umsetzers verschlechtert, auch als Fehlerstrom bezeichnet wird. Zur Minimierung des Fehlerstroms muss der Spannungshub zwischen den Basisanschlüssen der beiden Transistoren relativ groß sein; d. h. die Differenz von High-Pegel und Low-Pegel des D-Flipflops muss groß sein. Dies jedoch erhöht die Zeit, die zum Umschalten der Differenzstufe und zum Einschwingen des Ausgangsstroms benötigt wird. Somit unterliegt bei hinreichender Genauigkeit die maximale Abtastrate des A/D-Umsetzers einer oberen Schranke.
  • Die Schaltung für eine jeweilige Stromzelle des erfindungsgemäßen D/A-Umsetzers bildet eine doppelte Kaskodeschaltung anstatt einer Differenzstufe. Der mit der Erfindung erzielte Vorteil besteht insbesondere darin, dass die Transistoren aufgrund der Konstantstromquellen und der Vorspannung kontinuierlich bestromt sind. Zur Ausgabe eines differentiellen Ausgangsstroms müssen sie im Gegensatz zu den Transistoren des bekannten D/A-Umsetzers nicht vollständig von einem eingeschalteten Zustand in einen ausgeschalteten Zustand (bzw. umgekehrt) übergeführt werden. Dies ist ein wesentlicher Grund dafür, dass die Umschaltung der Kaskodeschaltung des erfindungsgemäßen D/A-Umsetzers schneller ist als die der Differenzstufe des bekannten D/A-Umsetzers.
  • Ein weiterer Vorteil der Erfindung ist, das die Verwendung einer Kaskodeschaltung durch ihre an sich bekannte Wirkung einer Eliminierung des Millereffektes ermöglicht, dass der erfindungsgemäße A/D-Umsetzer insgesamt eine wesentlich größere Bandbreite aufweist als ein bekannter A/D-Umsetzer, der eine Differenzstufe verwendet.
  • Damit kann der erfindungsgemäße parallele D/A-Umsetzer Eingangssignale bei hinreichender Genauigkeit mit einer Rate von weit über 22 GS/s abtasten, z. B. mit einer Rate von 50 GS/s.
  • Nachfolgend werden Ausführungsbeispiele der Erfindung beschrieben. Die zusätzlichen Merkmale der Ausführungsbeispiele können zur Bildung zusätzlicher Ausführungsformen mit einander kombiniert werden, soweit sie nicht als Alternativen zu einander beschrieben sind.
  • Selbstverständlich können die Transistoren des erfindungsgemäßen D/A-Umsetzers sowohl Bipolartransistoren als auch Feldeffekttransistoren sein. Beide Transistortypen bringen in der erfindungsgemäßen Verschaltung dieselben prinzipiellen Vorteile für den D/A-Umsetzer. Der erste Signalanschluss ist dann der Emitter- bzw. Sourceanschluss, der zweite Signalanschluss der Kollektor- bzw. Drainanschluss und der Steueranschluss der Basis- bzw. Gateanschluss.
  • Bei einer weiteren Ausführungsform des erfindungsgemäßen D/A-Umsetzers weisen die beiden Eingangswiderstände einer jeweiligen Stromzelle einen identischen Betrag auf, der frei wählbar ist. Dies hat den Vorteil, dass eine präzise Gewichtung des Referenzstroms einer jeweiligen Stromzelle durch die Dimensionierung des Eingangswiderstands vorgenommen werden kann.
  • Sinnvollerweise erzeugen die beiden Konstantstromquellen einer jeweiligen Stromzelle betragsmäßig identische Ströme. Somit ist dem Ausgangsstrom einer jeweiligen Stromzelle kein zusätzlicher Differenzstrom überlagert, der die Genauigkeit des D/A-Umsetzers verschlechtern würde.
  • Bei weiteren Ausführungsformen des erfindungsgemäßen D/A-Umsetzers weisen die zeitlich konstanten Vorspannungen der beiden Transistoren einen identischen Betrag auf, der frei wählbar ist. Durch die Festlegung einer zeitlich konstanten Vorspannung erfolgt die Arbeitspunkteinstellung der Transistoren, die zweckmäßigerweise im gleichen Punkt arbeiten.
  • Bevorzugt umfassen die jeweiligen Stromzellen zwei zusätzliche Verstärker-Transistoren, wobei der erste Ausgang der Zwischenspeicherzelle mit einem Steueranschluss eines ersten Verstärker-Transistors verbunden ist und der zweite Ausgang der Zwischenspeicherzelle mit einem Steueranschluss eines zweiten Verstärker-Transistors verbunden ist und ein erster Signalanschluss des ersten Verstärker-Transistors über einen Widerstand mit einem ersten Signalanschluss des ersten Transistors verbunden ist und ein erster Signalanschluss des zweiten Verstärker-Transistors über einen Widerstand mit einem ersten Signalanschluss des zweiten Transistors verbunden ist.
  • Dies hat den Vorteil, dass die Eingangsquelle auch bei der Parallelschaltung vieler Stromzellen nur gering belastet wird.
  • Weitere Vorteile der Erfindung werden bei der folgenden Beschreibung anhand der Zeichnung erläutert. Darin zeigen
  • 1 eine schematische Darstellung einer bekannten Schaltung für einen parallelen D/A-Umsetzer,
  • 2 eine Schaltung einer Stromzelle des erfindungsgemäßen parallelen D/A-Umsetzers und
  • 3 eine bevorzugte Schaltung einer Stromzelle des erfindungsgemäßen parallelen D/A-Umsetzers.
  • 2 zeigt die Schaltung einer Stromzelle des erfindungsgemäßen parallelen D/A-Umsetzers. Die Schaltung hat die Eingänge DPi und DNi, an denen ein differentielles Eingangssignal anliegt, den Eingang CLK, über den ein Taktsignal dem taktflankengesteuerten Zwischenspeichermittel 202, hier als D-Flipflop verwirklicht, zugeführt ist und die Ausgänge 204 und 206, an denen ein Ausgangsstrom ausgegeben wird.
  • Am Ausgang Q des D-Flipflops liegt entsprechend des Eingangssignals entweder eine Spannung Vhigh (High-Pegel) oder eine Spannung Vlow (Low-Pegel) an und am negierten Ausgang des D-Flipflops die jeweils komplementäre Spannung. Der Ausgang Q des Flipflops 202 ist über einen Widerstand 220 mit einem ersten Signalanschluss 208.1 des ersten Transistors 208 verbunden und der negierte Ausgang Q des Flipflops 202 über einen Widerstand 218 mit einem ersten Signalanschluss 210.1 des zweiten Transistors 210 verbunden.
  • Die beiden Transistoren 208 und 210 sind in 2 als Bipolartransistoren ausgeführt. Der Emitteranschluss 208.1 als erster Signalanschluss des Transistors 208 im Sinne der Patentansprüche ist über die Konstantstromquelle 212 mit einem Massenanschluss 216 verbunden und der Emitteranschluss 210.1 als erster Signalanschluss des Transistors 210 ist über die Konstantstromquelle 214 mit einem Masseanschluss 216 verbunden. Beide Stromquellen erzeugen einen betrags- und richtungsmäßig identischen Strom Ibias_i. An den Basisanschlüsse 208.2 und 210.2, die die Steueranschlüsse der beiden Transistoren bilden, liegt die zeitlich konstante Spannung Vbias an. Der Kollektoranschluss 208.3 ist direkt dem Ausgang 204 zugeführt und der Kollektoranschluss 210.3 direkt dem Ausgang 206.
  • Der Betrag der zeitlich konstanten Vorspannung Vbias ist grundsätzlich frei wählbar. Im vorliegenden Beispiel ist er so gewählt, dass das Potential V208.1 und V210.1 an den jeweiligen Emitteranschlüssen 208.1 und 210.1 in der Mitte zwischen dem High-Pegel und dem Low-Pegel des Flipflops liegt, also
    Figure 00050001
  • Bei einer derart gewählten zeitlich konstanten Vorspannung Vbias, fließt im Widerstand 220 entsprechend des logischen Zustandes des Flipflops entweder ein halber Referenzstrom von
    Figure 00050002
    oder
    Figure 00060001
  • Im Widerstand 218 fließt der jeweils komplementäre Strom.
  • Damit beträgt der Differenzstrom bei Zustandswechsel des Flipflops an einem Ausgang 204 oder 206 gerade Iref_i bzw. –Iref_i. Wird Vbias so gewählt, dass Gleichung 2 nicht gilt, verändert sich zwar der Gesamtstrom an einem Ausgang, nicht jedoch der für Auswertung relevante Differenzstrom bei Zustandswechsel des Flipflops.
  • Durch die Dimensionierung von RE_i kann die Gewichtung der Ausgangsströme Iref_i der jeweiligen Stromzellen durchgeführt werden. Eine weitere Möglichkeit zur Gewichtung der Ausgangsströme ist es, die Differenz zwischen High-Pegel und Low-Pegel des Flipflops zu variieren. Das hat den Vorteil, dass diese Differenz auch während der Laufzeit des D/A-Umsetzers verändert werden kann. Diese Funktion ist bei einer Kalibrierung des D/A-Umsetzers sehr nützlich.
  • 3 zeigt eine bevorzugte Schaltung einer Stromzelle des erfindungsgemäßen parallelen D/A-Umsetzers. Die Ausgänge Q und Q des Flipflops 302 sind nun im Unterschied zum Beispiel der 2 nicht direkt über einen niederohmigen Widerstand RE_i mit den Emitteranschlüssen 312.1 und 314.1 verbunden, sondern der Ausgang Q zunächst mit einem hochohmigen Basisanschluss 304.2 eines ersten Verstärker-Transistors 304 und der Ausgang Q mit einem hochohmigen Basisanschluss 306.2 eines zweiten Verstärker-Transistors 306. Die Kollektoranschlüsse 304.3 und 306.3 sind jeweils direkt mit der Versorgungsspannung Vcc verbunden. Zur Verbesserung der Gleichtaktunterdrückung ist der Emitteranschluss über die Stromquelle 308 mit einem Massenanschluss 316 verbunden und Emitteranschluss und 306.1 über die Stromquelle 310 mit einem Masseanschluss 316. Die beiden Stromquellen 308 und 310 erzeugen betrags- und richtungsmäßig identische Ströme.
  • Das Potential eines jeweiligen Emitteranschlusses der Verstärker-Transistoren 304 und 306 folgt dem Potential des Basisanschlusses. Der Fachmann spricht deshalb bei der oben beschriebenen Verschaltung der Verstärker-Transistoren auch von Emitterfolgern. Der Emitteranschluss 304.1 ist über den Widerstand 318 mit dem Emitteranschluss 312.1 des Transistors 312 verbunden und der Emitteranschluss 306.1 ist über den Widerstand 320 mit dem Emitteranschluss 314.1 des Transistors 314.
  • Gegenüber der Schaltung aus 2 hat die vorliegende Schaltung noch den Vorteil, dass eine Eingangsquelle auch bei einer Parallelschaltung vieler Stromzellen aufgrund des hochohmigen Eingangs nur gering belastet wird.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • - „A 22GS/s 6b DAC with integrated digital ramp generator” von Peter Schvan, Daniel Pollex und Thomas Bellingrath, IEEE ISSCC 2006, Vol. 49, Seiten 572–573 [0010]

Claims (7)

  1. Paralleler Digital-Analog-Umsetzer zur Umsetzung einer Vielzahl differentieller digitaler Eingangssignale in ein differentielles analoges Ausgangssignal, umfassend eine Gruppe von 1-Bit-Digital-Analog-Umsetzern (200), die jeweils eine Zwischenspeicherzelle (202) und eine Stromzelle (201) enthalten und die ausgebildet sind, einen jeweiligen Ausgangsstrom in Abhängigkeit eines logischen Zustands der Zwischenspeicherzelle einem ersten (204) oder einem zweiten Ausgangskontakt (206) zuzuführen, dadurch gekennzeichnet, – dass ein erster von zwei Ausgängen einer Zwischenspeicherzelle (202) über einen Eingangswiderstand (220) mit einem ersten Signalanschluss (208.1) eines ersten Transistors (208) verbunden ist und ein zweiter der zwei Ausgänge der Zwischenspeicherzelle (202) über einen Eingangswiderstand (218) mit einem ersten Signalanschluss (210.1) eines zweiten Transistors (210) verbunden ist; – dass der jeweils erste Signalanschluss des ersten und des zweiten Transistors zusätzlich über eine Konstantstromquelle (212 und 214) mit einem Masseanschluss (216) verbunden ist; und – dass an einem jeweiligen Steueranschluss (208.2 und 210.2) des ersten und des zweiten Transistors eine jeweilige zeitlich konstante Vorspannung anliegt.
  2. Paralleler Digital-Analog-Umsetzer nach Anspruch 1, bei dem die Transistoren Bipolartransistoren sind.
  3. Paralleler Digital-Analog-Umsetzer nach Anspruch 1, bei dem die Transistoren Feldeffekttransistoren sind.
  4. Paralleler Digital-Analog-Umsetzer nach einem der vorhergehenden Ansprüche, bei dem die beiden Eingangswiderstände einer jeweiligen Stromzelle (201) einen identischen Betrag aufweisen.
  5. Paralleler Digital-Analog-Umsetzer nach einem der vorhergehenden Ansprüche, bei dem die beiden Konstantstromquellen (212 und 214) einer jeweiligen Stromzelle (201) betragsmäßig identische Ströme erzeugen.
  6. Paralleler Digital-Analog-Umsetzer nach einem der vorhergehenden Ansprüche, bei dem die zeitlich konstanten Vorspannungen der beiden Transistoren einen identischen Betrag aufweisen.
  7. Paralleler Digital-Analog-Umsetzer nach einem der vorhergehenden Ansprüche, bei dem die jeweiligen Stromzellen zwei zusätzliche Verstärker-Transistoren (304 und 306) umfassen, wobei – der erste Ausgang der Zwischenspeicherzelle (302) mit einem Steueranschluss (306.2) eines ersten Verstärker-Transistors (306) verbunden ist und der zweite Ausgang der Zwischenspeicherzelle (302) mit einem Steueranschluss (304.2) eines zweiten Verstärker-Transistors (304) verbunden ist; und – ein erster Signalanschluss (306.1) des ersten Verstärker-Transistors (306) über einen Widerstand (320) mit einem ersten Signalanschluss (314.1) des ersten Transistors (314) verbunden ist und ein erster Signalanschluss (304.1) des zweiten Verstärker-Transistors (304) über einen Widerstand (318) mit einem ersten Signalanschluss (312.1) des zweiten Transistors (312) verbunden ist.
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