DE60027235T2

DE60027235T2 - Signalfaltschaltung und serielle Interpolationszelle eines diese benutzenden Analog-Digitalwandlers

Info

Publication number: DE60027235T2
Application number: DE60027235T
Authority: DE
Inventors: Thomson-CSF PID Brevets Christophe Gaillard; Thomson-CSF PID Brevets Marc Wingender; Thomson-CSF PID Brevets Stephane Le Tual
Original assignee: Atmel Grenoble SA
Current assignee: Teledyne e2v Semiconductors SAS
Priority date: 1999-08-13
Filing date: 2000-08-11
Publication date: 2007-03-29
Anticipated expiration: 2020-08-12
Also published as: ATE323340T1; DE60027235D1; FR2797538B1; EP1076417B1; US6346904B1; EP1076417A1; FR2797538A1; ES2262494T3

Description

Die vorliegende Erfindung betrifft eine Signalfaltungszelle, die insbesondere zum Herstellen einer seriellen Interpolationszelle eines Analog-Digital-Wandlers mit Interpolation verwendet werden kann. Sie gilt zum Beispiel für Wandler, deren Architektur einen so genannten seriellen Interpolationsteil aufweist, und die eine große Präzision erfordern.
Eine französische Patentanmeldung FR-A-2 699 025 beschreibt einen Analog-Digital-Wandler mit Faltungsschaltung, der einen seriellen Interpolationsteil aufweist. Einer der Vorteile des Analog-Digital-Wandlers mit Faltung besteht darin, dass er es erlaubt, Komparatoren in seinem analogen Teil einzusparen. Insbesondere wirkt sich das Umwandeln des Signals nicht auf den Vergleich der realen Amplitude dieses Letzteren mit einer Reihe analoger Komparatoren aus. Die Konversionsbits aufeinander folgender Wertigkeit werden durch einfache analoge Kombinationen in Abhängigkeit von der Zugehörigkeit der Amplitude des Signals zu Intervallen erzielt, die von regelmäßig verteilten Referenzspannungen definiert werden, wobei diese Intervalle immer kleiner werden, während sich die Konversionsbits dem niedrigswertigen Bit nähern.
Daher wird ein Signal Vin an den Eingang von mindestens zwei Faltungsschaltungen angelegt, deren Aufgabe darin besteht, so genannte „gefaltete" Signale Vr1, Vr1b, Vr2, Vr2b zu liefern, die eine Amplitude haben, die mit der Amplitude des Eingangssignal Vin gemäß einer periodischen Funktion variiert, im Wesentlichen in Sinuswellenform. Die Funktionen Vr1 und Vr1b sind in Phasenopposition, ebenso die Funktionen Vr2 und Vr2b. Die Funktionen Vr1 und Vr2 wiederum sind in Quadratur. Die Unterschiede (Vr1 – Vr1b), (Vr2 – Vr2b) annullieren sich gegenseitig periodisch für Eingangsspannungswerte, die die oben genannten Referenzspannungen sind. Ausgehend von diesen Unterschieden erstellt eine Interpolations zelle Signale mit allgemein gleichem Verlauf wie die Unterschiede der gefalteten Signale, die sich aber für Eingangsspannungswerte, die zwischen den Referenzwerten liegen, annullieren. Wenn eine Interpolationszelle daher am Eingang 2ⁿ + 1 wie oben definiert Referenzspannungen aufweist, weist sie 2ⁿ⁺¹ + 1 so genannte interpolierte Spannungen auf. Eine Zelle erlaubt es daher, ein zusätzliches Informationsbit zu schaffen. Ausgehend von einer anfänglichen Faltungsschaltung erlauben es die in Kaskade geschalteten Interpolationszellen daher, die verschiedenen aufeinander folgenden Konversionsbits mit einer analogen Größe ausgehend vom höchstwertigen Bit zu erzielen. Die Interpolationszellen sind herkömmlich so genannte „Gilbert-Multiplikatoren", insbesondere beschrieben in der oben genannten französischen Patentanmeldung, aber auch in der internationalen Anmeldung WO 92/08288.
Die oben stehende Kurzbeschreibung eines Analog-Digital-Wandlers mit Faltungsschaltung zeigt die Bedeutung der Präzision der Referenzspannungen. Diese Letzteren werden nun aber in den Interpolationsschaltungen erzielt, die Signalfaltungsschaltungen aufweisen, insbesondere Gilbert-Zellen, deren Betriebskonzept auf Stromverzweigungen in Paaren differentieller Zweige aufbaut, die bipolare Transistoren oder Transistoren des Typs MOS aufweisen, die in Kaskade geschaltet sind. Aus diesem Aufbau ergibt sich, dass die Referenzspannungen insbesondere von den Basis-Emitter-Spannungen Vbe von Transistoren in Kaskadenschaltung abhängen. Diese Spannung hängt selbst vom Strom der Transistoren und von anderen äußeren Parametern ab, wie zum Beispiel von der Temperatur. Die Präzision der Referenzspannungen und daher des Ergebnisses der analog-digital-Umwandlung wird daher beeinträchtigt. Für eine gegebene Spitzenspannung beschränkt die Kaskade von Spannungen Vbe die Nutzspannung, das heißt die für die Umwandlung verfügbare.
Eine japanische Patentanmeldung JP 07 21 615 A beschreibt eine Schaltung, die ein Signalfalten bestehend aus zwei Paaren von Transistorenzweigen erlaubt.
Eine Aufgabe der Erfindung besteht darin, den oben genannten Nachteilen abzuhelfen, indem die Anzahl von Basis-Emitter-Spannungen Vbe in Kaskade in der Signalfaltungsschaltung einer Interpolationszelle eingeschränkt wird. Dazu hat die Erfindung eine Signalfaltungszelle wie in Anspruch 1 definiert zur Aufgabe.
Die Erfindung hat ferner eine Interpolationszelle für einen Analog-Digital-Wandler mit Interpolation, der die die oben definierten Zellen verwendet, zur Aufgabe.
Die Erfindung hat den Hauptvorteil, dass sie eine Verbesserung der Umwandlungsgeschwindigkeit erlaubt, dass sie das Verbessern der Geschwindigkeitsleistungen insbesondere eines Analog-Digital-Wandlers erlaubt, ohne die Versorgungsspannungen signifikant zu erhöhen, dass sie es erlaubt, diese Geschwindigkeitsleistungen einfach zu verbessern, und dass sie leicht umzusetzen ist.
Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung unter Bezugnahme auf die anliegenden Zeichnungen, die Folgendes darstellen:
1, ein Aufbaubeispiel eines Analog-Digital-Wandlers mit Interpolationszellen, die Faltungsschaltungen verwenden,
2a und 2b, ein Beispiel gefalteter Wellenformen am Eingang und am Ausgang einer Interpolationszelle,
3, ein Faltungsschaltungsbeispiel gemäß dem früheren Stand der Technik, Gilbert-Zelle genannt,
4, eine mögliche Ausführungsform einer Faltungsschaltung, die in einer erfindungsgemäßen Zelle verwendet wird,
5, eine Betriebsveranschaulichung der vorhergehende Schaltung, die in Abhängigkeit von einer Eingangsspannung Vin Stromwellenformen präsentiert, die Wellenformen der Ströme, die durch Kollektorwiderstände laufen, und die Wellenformen der Ausgangsspannungen,
6, eine mögliche Ausführungsform einer erfindungsgemäßen Interpolationszelle,
7, eine Funktionsveranschaulichung einer Stromkombinationsschaltung, die ein Versetzen der Wellenformen am Eingang einer erfindungsgemäßen Faltungsschaltung ausführt, die Stromwellenformen von Kollektor und Spannung in einem Widerstand in Abhängigkeit von der oben genannten Eingangsspannung aufweist,
8, eine weitere mögliche Ausführungsform einer Verschiebungsschaltung der Wellenformen am Eingang einer erfindungsgemäßen Faltungsschaltung,
9, eine Funktionsveranschaulichung der Schaltung der 8, die eine in Abhängigkeit von zwei anderen Wellenformen versetzte Wellenform aufweist.
1 präsentiert schematisch ein Aufbaubeispiel für einen Analog-Digital-Wandler mit Faltungsschaltung. Die umzuwandelnde Spannung Vin ist am Eingang einer ersten Faltungsschaltung 1 gegenwärtig. Aus Klarheitsgründen der Beschreibung wurden Schaltungen, die nicht direkt mit der Aufgabe der Erfindung zusammenhängen, in 1 nicht dargestellt, das ist zum Beispiel der Fall der allgemein am Eingang eines Analog-Digital-Wandlers angeordneten Abtast-Halteschaltung. Die Ausgänge des Wandlers sind dargestellt durch Bits B₀, B₁, B₂ ... B_N mit dem Wert 0 oder 1, wobei der Wandler die analogen Größen über N + 1 Bits codiert. Es wird in Erinnerung gerufen, dass die digitale Um wandlung zum Beispiel die analoge Eingangsgröße Vin gemäß der folgenden Gleichung in dem Fall eines natürlichen binären Codes annähert: Vin = A0(B02–1 + B12–2 + B22–3 + ... BN2–(N+1)) (1)wobei A₀ die maximal mögliche Amplitude eines umzuwandelnden Signals darstellt.
In anderen Fällen kann die Progression in GRAY-Code erfolgen. Es erfolgt daher das Decodieren des GRAY-Codes in binären Code.
Die Bits B₀, B₁, B₂ ... B_N stammen jeweils aus Komparatoren CMP₀, CMP₁, CMP₂ ... CMP_N. Zu bemerken ist, dass man am Ausgang der ersten Faltungsschaltung 1 am Kopf mehrere Informationsbits haben kann. Das hängt insbesondere von der Anzahl von Faltungen oder auch von der Anzahl von Referenzen ab.
Das höchstwertige Bit B₀ erzielt man am Ausgang eines ersten Komparators CMP₀, der selbst am Ausgang der oben genannten ersten Faltungsschaltung 1 verkabelt ist. Letztere stellt ausgehend von der analogen Eingangsspannung Vin vier gefaltete Spannungen V₀₁, V_01b, V₀₂, V_02b her, die von ihren vier Ausgängen geliefert werden.
2a veranschaulicht durch vier Kurven die oben erwähnten vier gefalteten Spannungen V₀₁, V0_1b, V₀₂, V_02b in einem Achsensystem. Genauer genommen veranschaulichen die repräsentativen Kurven der 2a die Transferfunktionen zwischen dem Eingang Vin der Faltungsschaltung 1 und jedem ihrer vier Ausgänge. Mit anderem Worten stellt die Achse der Ordinaten, während die Achse der Abszissen die Eingangsspannung Vin darstellt, die Spannung V₀, die auf jedem der vier Ausgänge der Schaltung 1 in Abhängigkeit von der Eingangsspannung Vin gegenwärtig ist, dar. Jede der vier Kurven V₀₁, V_01b, V₀₂, V_02b stellt daher jeweils die Variationen der gefalteten Spannungen V₀₁, V_01b, V₀₂, V_02b in Abhängigkeit von der Eingangsspannung Vin dar, wobei diese repräsentativen Kurven zur Vereinfachung das gleiche Bezugszeichen haben wie ihre jeweiligen Spannungen. Die Variationen der gefalteten Spannungen V₀₁, V_01b, V₀₂, V_02b sind periodisch und haben im Wesentlichen Sinuswellenform. Eine Periode stellt den Umwandlungsbereich oder auch die maximal zulässige Amplitude am Eingang des Wandlers dar, das heißt insbesondere den Wert A₀ der oben stehenden Gleichung (1), in dem Fall, in dem die erste Faltungsschaltung 1 fünf Referenzen aufweist, das heißt zwei Informationsbits. Dieser ist als relativer Wert auf der Achse der Abszissen der 2a durch den Wert 2 dargestellt. Die Kurven V₀₁ und V_01b sind in Gegenphase, ebenso die Kurven V₀₂ und V_02b. Die Kurven V₀₁ und V₀₂ sind in Quadratur, wobei V₀₂ im Vergleich zu V₀₁ vorläuft und durch den Ursprungspunkt 0 geht.
Die Kurven V₀₂, V_02b erlauben es, das höchstwertige Bit B₀ zu bestimmen, wobei dieses gleich 1 ist, wenn die Eingangsspannung Vin größer oder gleich A₀/2 ist, dargestellt durch den relativen Wert 1 auf der Achse der Abszissen der 2a, oder gleich 0, wenn er kleiner ist als dieser Wert. Dazu sind die Ausgänge der Faltungsschaltung 1, die die Spannungen V₀₂, V_02b enthalten, am Eingang des ersten logischen Komparators CMP₀ so verkabelt, dass der Ausgang dieses Letzteren gleich 1 ist, wenn V₀₂ größer oder gleich V_02b ist und ist in dem gegenteiligen Fall gleich 0.
Die Kurven V₀₁, V_01b bilden gemeinsam ein Informationsbit in GRAY-Code. Die vier Ausgänge der ersten Faltungsschaltung 1 sind mit den vier Eingängen einer zweiten Faltungsschaltung 2 verbunden. Wie bekannt, führt diese Letztere eine zusätzliche Faltung der Eingangsspannung Vin aus, wie von vier Kurven dargestellt, die für V₁₁, V_11b, V₁₂, V_12b in einem gleichen Achsensystem wie dem der 2a repräsentativ sind. Sie liefert daher am Ausgang vier gefaltete Spannungen V₁₁, V_11b, V₁₂, V_12b, die dazu bestimmt sind, mit einer anderen Faltungsschaltung 3 verkabelt zu werden, und die, was zwei von ihnen betrifft, dazu bestimmt sind, den Wert des Bits B₁ mit der darauf folgenden Wertigkeit anzuzeigen. Die Faltungsschaltungen 2, 3, 4, die auf die erste 1 folgen, und die vorgesehen sind, um in Kaskade geschaltet zu werden, werden auch Interpolationszellen genannt. Die Kurven V₁₁, V_11b, V₁₂, V_12b, die die Variationen der Ausgangsspannungen der Interpolationszelle 2 in Abhängigkeit von der Eingangsspannung Vin darstellen, sind periodisch, wobei die Periode die Hälfte der der vorhergehenden Kurven V₀₁, V_01b, V₀₂, V_02b beträgt, und sind im Wesentlichen sinuswellenförmig. Die Kurven V₁₁ und V_11b sind in Gegenphase, ebenso die Kurven V₁₂ und V_12b. Die Kurven V₁₁ und V₁₂ sind in Quadratur, wobei V₁₂ im Vergleich zu V₁₁ vorläuft und durch den Ursprungspunkt 0 geht.
Das Bit B₁, das unmittelbar auf das höchstwertige Bit B₀ folgt, wird daher am Ausgang eines zweiten Komparators CMP₁ erzielt. Letzterer wird am Ausgang der zweiten Faltungsschaltung 2 so verkabelt, dass das Bit B₁ gleich 1 ist, wenn V₁₂ größer oder gleich V_12b ist, und im gegenteiligen Fall gleich 0 ist.
Analog wie das Erzielen von B₁ erlauben es die darauf folgenden Interpolationsschaltungen 3, 4 und die dazu gehörenden Komparatoren CMP₁, ... CMP_N-1, die darauf folgenden Bits B₂, ... B_N zu erzielen. Eine Interpolationsschaltung 2, 3, 4, die in Kaskade geschaltet ist, führt ein zusätzliches Falten im Vergleich zur vorhergehenden Interpolation durch und erlaubt es daher, ein zusätzliches Informationsbit zu erzielen, wie es der oben beschriebene Übergang vom Bit B₀ zum Bit B₁ veranschaulicht. Die Schnittstellen der Kurven V₁₁, V_11b, V₁₂, V_12b auf der Achse der Abszissen stellen das dar, was oben Referenzspannungen genannt wurde. Diese Schnittstellen entsprechen selbst Zwischenschnittstellen 21 der Kurven V₀₁, V_01b, V₀₂, V_02b, die sich zwischen den Referenzwerten dieser Letzteren 0, 0,5, 1, 1,5 und 2 befinden.
Je nachdem, ob die Eingangsspannung Vin kleiner oder größer ist als die Referenzspannung, ist der Wert des Bits mit der entsprechenden Wertigkeit B₁ in dem Beispiel in Zusammenhang mit 2a gleich 0 oder 1. Die Präzision dieser Referenzspannungen ist daher ein sehr wichtiger Parameter. Insbesondere kann es daher wichtig sein, dass diese Referenzwerte so wenig wie möglich von nicht beherrschbaren Parametern abhängen, wie zum Beispiel von der Temperatur. Diese Referenzwerte werden in Interpolationsschaltungen erzielt, die Signalfaltungsschaltungen aufweisen, insbesondere Gilbert-Zellen, deren Funktionskonzept auf Stromverzweigungen in Paaren von differentiellen Zweigen beruhen, die bipolare, in Kaskade verkabelte Transistoren aufweisen.
3 zeigt eine Spannungsfaltungsschaltung gemäß dem früheren Stand der Technik, beispielhaft eine Gilbert-Zelle, die übrigens in MOS-Technologie ausgeführt werden kann. Eine solche Schaltung erlaubt es zum Beispiel, Spannungen V₁₂ und V_12b der 2b ausgehend von den vier Spannungen V₀₁, V_01b, V₀₂, V_02b der 2a zu erzielen. Die Schaltung der 3 weist zwei differentielle Paare 31, 32, 33, 34 auf, die von bipolaren Transistoren NPN gebildet werden. Ein erstes Paar 31, 32 ist über einen ersten Folgetransistor 35, dessen Basis von der Spannung V₀₂ gesteuert wird, mit einer Stromquelle 36 verbunden, und das zweite Paar 33, 34 ist mit dieser gleichen Quelle über einen zweiten Folgetransistor 37 verbunden, dessen Basis von der Spannung V_02b gesteuert wird. Die Spannung V₀₁ ist mit der Basis eines Transistors 31, 33 jedes Paars verbunden. Ebenso ist die Spannung V_01b mit der Basis eines Transistors 32, 34 jedes Paars verbunden. Der Kollektor des Transistors 31 des ersten Paars ist mit dem Kollektor eines Transistors 34 des zweiten Paars mit einer stabilisierten Spannung Vcc über einen ersten Widerstand 38 verbunden, wobei die Kollektoren der zwei anderen Transistoren mit dieser gleichen stabilisierten Spannung Vcc über einen zweiten Widerstand 39 verbunden sind. Der Verbindungspunkt des ersten Widerstands 38 und der Kollektoren liefert zum Beispiel die Spannung V_11b, und der Verbindungspunkt des zweiten Widerstands und der Kollektoren liefert zum Beispiel die Spannung V₁₁. Das Funktionskonzept dieser Schaltung kann kurz in Erinnerung gerufen werden. Während der Halbperiode, während der die Spannung V₀₁ größer ist als die Spannung V_01b, kann der Strom I der Quelle 36 nur über die Transistoren 31, 33, deren Basis von V₀₁ gesteuert wird, laufen. Im Inneren dieser Halbperiode läuft der Strom I einerseits in den ersten Widerstand 38 und in den ersten Folgetransistor 35 und andererseits in den zweiten Widerstand 39 und den zweiten Folgetransistor 37 je nach den relativen Werten von V₀₂ und V_02b. Die Spannung V₁₁ oder V_11b variiert daher zwischen Vcc-RI, Fall, in dem der Strom in den ersten Widerstand 38 läuft, zu Vcc, in dem Fall, in dem der Strom I in den zweiten Widerstand 39 läuft, wobei R der gemeinsame Wert der zwei Widerstände 38, 39 ist, die mit der stabilisierten Spannung Vcc verbunden sind. Während der Viertelperiode, in der V₀₂ größer ist als V_02b, erstellt sich die Spannung V_12b von Vcc zu Vcc-RI, denn der Strom I läuft durch den ersten Widerstand 38. Dann erstellt sich während der zweiten Viertelperiode, in welcher V_02b größer ist als V₀₂ die Spannung V_11b von Vcc-RI auf Vcc, denn der Strom läuft nicht mehr durch den ersten Widerstand 38, sondern durch den zweiten Widerstand 39. Die Erscheinung ist analog während der Halbperiode, in der die Spannung V_01b größer ist als die Spannung V₀₁, so dass sich die Spannung V_11b gemäß einer Periode zwei Mal kleiner als die weiter entwickelt, die die Variation von V₀₁, V_01b, V₀₂, V_02b geregelt. Das Falten der Spannung wird so durchgeführt. Die Spannung V₁₁ entwickelt sich analog zur Spannung V_11b weiter, jedoch in Gegenphase.
Eine Interpolationszelle weist eine zweite Faltungsschaltung analog zu der der 3 auf, wobei jedoch die Spannungen V₀₁, V_01b, V₀₂, V_02b unterschiedlich angeschlossen sind, um die Spannungen in Quadratur V₁₂, V_12b zu erzielen. In 2b wurden die Extremwerte Vcc und Vcc-RI dargestellt. Der Ursprung der Achsen 0 entspricht daher der Mittenspannung zwischen diesen zwei Spannungen. Die von der Interpolationszelle eingeführten Referenzspannungen hängen von der Schnittstelle der Kurven gefalteter Spannungen an ihrem Eingang, V₀₁, V_01b, V₀₂, V_02b ab.
Aus der Architektur der 3 folgt, dass die Referenzspannungen, die insbesondere von den Spannungsunterschieden zwischen V₀₁, V_01b, V₀₂, V_02b abhängen, daher von den Basis-Emitter-Spannungen Vbe von Transistoren in Kaskadenschaltung abhängen. Die Basis-Emitter-Spannung Vbe variiert insbesondere mit der Temperatur. Die Präzision der Referenzspannungen und daher die Gesamtpräzision des Analog-Digital-Wandlers werden daher beeinflusst. Die doppelte Spannung Vbe verwendet übrigens unnütz verfügbare Spannung zwischen der Stromquelle 36 und Vcc, was dazu tendiert, die Spannung Vcc zu steigern. Die Steigerung dieser Letzten zum Beibehalten eines signifikanten Spannungsbereichs widerspricht daher einer allgemeinen Tendenz zum Verringern der Versorgungsspannungen.
4 präsentiert eine mögliche Ausführungsform einer Schaltung, die in einer erfindungsgemäßen Faltungszelle verwendet wird, die den Einfluss der Basis-Emitter-Spannungen einschränkt und insbesondere eine Verbesserung der Präzision aber auch ein Senken der Versorgungsspannung der Analog-Digital-Wandler erlaubt. Diese Faltungsschaltung weist zwei Paare differentieller Zweige auf, die von einer gleichen Stromquelle 41 versorgt werden, die mit einer ersten Anschlussklemme 42 verbunden ist. Jeder Zweig weist mindestens einen Transistor auf, wobei die Transistoren eines Paars auf den Transistoren des anderen Paars parallel geschaltet sind. Jede Gruppe zu zwei parallel geschalteten Transistoren ist durch einen gemeinsamen jeweiligen Widerstand R, R_b mit einer zweiten Anschlussklemme 43 verbunden, wobei die zwei Ausgänge V₁₂, V_12b der Faltungsschaltung die vereinten Kollektoren der zwei parallel geschalteten Transistorengruppen sind. Mit anderen Worten ist der Kollektor eines ersten Transistors Q1 mit einem Kollektor eines zweiten Transistors Q2 mit der zweiten Anschlussklemme über einen ersten Widerstand R verbunden. Ebenso ist der Kollektor eines dritten Transistors Q1b mit dem Kollektor eines vierten Transistors Q2b mit der zweiten Anschlussklemme über einen zweiten Widerstand R_b verbunden. Die Emitter dieser vier Transistoren sind an die Stromquelle 41 angeschlossen. Ein erster Ausgang V₁₂ ist der Verbindungspunkt der Kollektoren und des ersten Widerstands R, und der zweite Ausgang V_12b ist der Verbindungspunkt der Kollektoren und des zweiten Widerstands R_b. Ein erstes Paar differentieller Zweige weist die Transistoren Q1 und Q2b auf, und das zweite Paar differentieller Zweige weist die Transistoren Q2 und Q1b auf. Ein Emitterwiderstand RE1, RE2, RE3, RE4 ist zum Beispiel zwischen jedem Transistor Q1, Q2, Q1b, Q2b und der Stromquelle 41 verkabelt. Diese Widerstände erlauben es insbesondere, lineare Wellenformen in der Nähe der Schnittstelle 21 in 2a der verschiedenen Kurven gefalteter Spannungen V₀₁, V_01b, V₀₂, V_02b zu erzielen, was ein wichtiges Element für die Präzision der Referenzspannungen ist, die von diesen Schnittstellen 21 definiert werden. Es ist nämlich wichtig, dass sich diese Kurven auf Niveaus kreuzen, auf welchen sie eine ausreichend hohe Verstärkung aufweisen.
Zum Vereinfachen der Darstellung wurden die Spannungen V₀₁, V_01b, V₀₂, V_02b direkt an die Eingänge der Faltungsschaltung der 4 platziert. Um nämlich das gute Funktionieren der Schaltung sicherzustellen, sind die Folgevorrichtungen zum Beispiel zwischen die Spannungen V₀₁, V_01b, V₀₂, V_02b und die Eingänge der Schaltung eingefügt, insbesondere aus Impedanzanpassungsgründen und auch aufgrund von Common-Mode-Aspekten. Diese Vorrichtungen sind zum Beispiel Transistoren, die in bekannter Weise als Spannungsfolger installiert sind. Der Spannungsabfall, der von diesen Folgern eingeführt wird, wird insbesondere durch die Symmetrie des Aufbaus neutralisiert.
Die Funktionsweise der Schaltung der 4 kann unter Bezugnahme auf die 2a und 2b erklärt werden. Ausgehend zum Beispiel von vier Wellenformen V₀₁, V_01b, V₀₂, V_02b, wie sie in 2a veranschaulicht sind, erlaubt es diese Schaltung, die zwei Wellenformen V₁₁, V_11b der 2b zu erzielen. Diese zwei Wellenformen werden versetzt genannt, denn ihre Referenzwerte, die ihren Schnittstellen 22 auf der Achse der Abszissen entsprechen, sind im Vergleich zu den Referenzwerten versetzt, die von den Wellenformen der 2a erzeugt werden. Die Referenzwerte der zwei Wellenformen V₁₁, V_11b der 2b entsprechen in der Tat den Zwischenschnittstellen 21 der Wellenformen der 2a. Unter Berücksichtigung dieser Figur läuft der Strom I der Stromquelle 41 von dem Referenzwert 0 zum ersten Zwischenschnittstellenpunkt 21, wenn V_01b größer ist als die anderen Spannungen in dem Transistor Q2, der von V_01b gesteuert wird. Gemäß den jeweiligen Werten der Spannungen zwischen dem ersten Zwischenschnittstellenpunkt 21 und dem Referenzwert 1, läuft der Strom I nacheinander in den Transistor Q1b, der von V₀₂ gesteuert wird, bis zur Zwischenschnittstelle, die zwischen den Referenzwerten 0,5 und 1 liegt, dann schließlich über den Transistor Q1, der von V₀₁ gesteuert wird, von diesem Schnittstellenpunkt bis zum Wert 1.
5a veranschaulicht den entsprechenden Durchgang in den Widerständen R und R_b, wobei diese zwei Letzteren den gleichen ohmschen Wert haben. Die Stromwellenformen der Widerstände R und R_b, jeweils I_R und I_Rb notiert, sind in zwei jeweiligen Achsensystemen jeweils in Abhängigkeit von den relativen Werten der Eingangsspannung Vin gegeben. Von 0 am ersten Zwischenschnittstellenpunkt 21 geht der Strom 1 daher in den Widerstand R_b und nicht in den Widerstand R. Bis zum Zwischenstellenpunkt 21, der zwischen 0,5 und 1 liegt, geht der Strom I dann in den Widerstand R und nicht in den Widerstand R_b. Schließlich geht der Strom I von diesem Schnittstellenpunkt 21 bis zu dem Referenzwert 1 in den Widerstand R_b und nicht in den Widerstand R.
Das Funktionieren der Schaltung kann ebenso während der folgenden Halbperiode erklärt werden, das heißt zwischen den relativen Referenzwerten 1 und 2 der 2a. Von dem relativen Wert 1 im darauf folgenden Zwischenschnittstellenpunkt 21 ist es immer noch der Transistor Q1, der den Strom 1 leitet, denn er hat die höchste Basisspannung V₀₁. Der Widerstand R_b leitet daher den Strom weiter bis zu diesem Zwischenpunkt, während der Widerstand R stromlos bleibt. Von dem Schnittstellenpunkt, der zwischen den Referenzwerten 1,5 und 1 liegt, leitet der Transistor Q2b den Strom, der die höchste Basisspannung V_02b hat. Es ist daher der Widerstand R, der vom Strom 1 durchquert wird. Bis zum Wert 2 leitet der Strom Q1b, gesteuert von der Spannung V_01b, die wieder höher wird, erneut den Strom 1, der daher erneut in den Widerstand R_b läuft.
Die Wellenformen auf der Ebene der Ausgänge sind in einem dritten Achsensystem in 5 veranschaulicht. Wenn der Widerstand R leitend wird, geht die Ausgangsspannung V₁₁ von der Spannung Vcc, die an der Klemme 43 gegenwärtig ist, zu der Spannung Vcc-RI, während die Ausgangsspannung V_11b von Vcc-RI zu Vcc geht. Die Wellenformen V₁₁ und V_11b sind daher tat sächlich in Gegenphase und schneiden sich bei Werten V'_ref1, V'_ref2, V'_ref3, V'_ref4, die jeweils von den Referenzwerten 0, 0,5, 1, 1,5 und 2 der 2a, die sie umgeben, gleich beabstandet sind, vorausgesetzt, dass diese Schnittstellen da eintreten, wo die Kurven linear sind. Das kann erzielt werden, indem man insbesondere auf die Werte der Emitterwiderstände RE1, RE2, RE3, RE4 einwirkt. Die oben genannten Werte V'_ref1, V'_ref2, V'_ref3, V'_ref4 bilden die neuen Referenzwerte, die von der Faltungsschaltung der 4 geschaffen werden. Letztere wurde für das Falten der Spannungen V₀₁, V_01b, V₀₂, V_02b beschrieben und funktioniert natürlich für das Falten aller Wellenformen höheren Ranges, insbesondere in einer Kaskade von Interpolationszellen in einem Analog-Digital-Wandler.
Eine erfindungsgemäße Schaltung, wie von 4 veranschaulicht, erlaubt durch das Falten der Wellenformen V₀₁, V_01b, V₀₂, V_02b, das zu erzielen, was oben versetzte gefaltete Spannungen V₁₁ und V_11b genannt wurde. Um eine serielle Interpolationszelle, wie die in Zusammenhang mit 1 definierte zu verwirklichen, muss der Faltungsschaltung der Figur eine weitere Schaltung hinzugefügt werden, die es erlaubt, die gefalteten Spannungen V₁₂ und V_12b zu erzielen, die man direkte gefaltete Spannungen nennen kann. Dazu kann man zum Beispiel der Schaltung der 4 eine weitere identische Schaltung hinzufügen, die mit einem ergänzenden Aufbau versehen ist, der es erlaubt, Wellenformen in Quadratur, V₁₂ und V_12b zu erzielen.
6 präsentiert eine mögliche Ausführungsform einer Interpolationszelle, die mit zwei erfindungsgemäßen Faltungsschaltungen versehen ist. Diese Zelle weist daher eine gleiche Schaltung 61 wie die der 4 auf und erhält auf ihren Eingängen die Spannung V₀₁, V_01b, V₀₂, V_02b wie in Bezug auf diese Figur beschrieben. Mit anderen Worten treibt die Spannung V₀₁ die Basis des Transistors Q1, die Spannung V_01b treibt die Basis des Transistors Q2, die Spannung V₀₂ treibt die Basis des Transistors Q1b und die Spannung V_02b treibt die Basis des Transistors Q2b. Die Zellen weisen eine zweite Schaltung 62 wie die der 4 auf, die die gleichen Elemente wie die vorhergehende Schaltung 61 aufweist, Letztere, deren funktionale Merkmale jedoch unterschiedlich sein können, enthalten die gleichen Bezugszeichen, diese sind jedoch durch das Zeichen „'" gekennzeichnet.
Im Gegensatz zur Schaltung 61, die die versetzten gefalteten Spannungen V₁₁ und V_11b liefert, empfängt die Schaltung 62, die auf ihre zwei Ausgänge die direkten gefalteten Spannungen V₁₂ und V_12b liefert, nicht direkt die Spannung V₀₁, V_01b, V₀₂, V_02b. Die Faltungsschaltung 62 empfängt daher auf ihren vier Eingängen die Ausgänge einer ersten Stromkombinationsschaltung 63 und die zwei Ausgänge einer zweiten Stromkombinationsschaltung 64. Jede Stromkombinationsschaltung weist zum Beispiel zwei differentielle Paare auf, die jeweils von einer jeweiligen Stromquelle 631, 632, 631', 632' versorgt werden und gemeinsame Kollektorwiderstände Rc, Rc_b, R'c, R'c_b haben. Immer noch für jede Stromkombinationsschaltung 63, 64 empfängt ein Paar als Eingänge die Spannungen V₀₁ und V_01b und das andere Paar empfängt als Eingänge die Spannungen V₀₂ und V_02b. Die zwei Ausgänge einer Stromkombinationsschaltung werden auf den Kollektorwiderständen Rc, Rc_b, R'c, R'c_b abgenommen.
Genauer genommen weist eine Stromkombinationsschaltung 63 einen ersten Transistor QA, einen zweiten Transistor QB, einen dritten Transistor QC und einen vierten Transistor QD auf, wobei die zwei ersten Transistoren QA, QB das erste differentielle Paar und die zwei anderen Transistoren QC, QD das zweite differentielle Paar bilden. Die Kollektoren des ersten Transistors QA und des dritten Transistors QC sind mit dem ersten Widerstand Rc verbunden, während die Kollektoren des zweiten und des vierten Transistors QB, QD mit dem zweiten Widerstand Rc_b verbunden sind. Die Emitter der zwei ersten Transistoren QA, QB sind mit einer ersten Stromquelle 631 verbunden, und die Emitter der zwei anderen Transistoren sind mit der zweiten Stromquelle 632 verbunden. Vorzugsweise und um insbesondere das Erzielen gut linearer Signale zu erlauben, sind die Emitter an diese Stromquellen 631, 632 durch Widerstände REA, REB, REC, RED angeschlossen. Diese Stromquellen liefern zum Beispiel den gleichen Strom. Der Verbindungspunkt der Kollektoren des ersten und dritten Transistors QA, QC und des Widerstands Rc bildet einen ersten Ausgang der Schaltung 63, der zum Beispiel an die Basis des Transistors Q'1 der Faltungsschaltung 62 angeschlossen ist. Ebenso bildet der Verbindungspunkt der Kollektoren der zwei anderen Transistoren QB, QD und des Widerstand Rc_b einen zweiten Ausgang der Schaltung 63, der zum Beispiel an die Basis des Transistors Q'2 der Faltungsschaltung 62 angeschlossen ist. Die Kollektorwiderstände Rc, Rc_b sind ferner mit dem Potential Vcc verbunden, das heißt mit der zweiten oben genannten Klemme 43. Um das Sättigen der Transistoren QA, QB, QC, QD zu vermeiden, sind diese Widerstände Rc, Rc_b zum Beispiel mit dieser zweiten Klemme 43 über eine Diode D1 verbunden. Die Spannungen V₀₁, V_01b, V₀₂, V_02b treiben zum Beispiel jeweils die Basen der Transistoren QA, QB, QC, QD. Die zweite Stromkombinationsschaltung 64 weist die gleichen Bauteile auf wie die erste Schaltung 63, wobei sich diese Elemente durch das Zeichen „'" in 6 unterscheiden. Insbesondere treiben die Spannungen V₀₁, V_01b, V₀₂, V_02b zum Beispiel jeweils die Basen der Transistoren Q'A, Q'B, Q'C, Q'D. Schließlich bildet der Verbindungspunkt der Kollektoren des ersten und des dritten Transistors C'A, Q'C und des Widerstands R'c einen ersten Ausgang der Schaltung 64, der zum Beispiel an die Basis des Transistors Q'2b der Faltungsschaltung 62 angeschlossen ist. Ebenso bildet der Verbindungspunkt der Kollektoren der zwei anderen Transistoren Q'B, Q'D und des Widerstands R'c_b einen zweiten Ausgang der Schaltung 64, der zum Beispiel an die Basis des Transistors Q'1b der Faltungsschaltung 62 angeschlossen ist. Insbesondere aus Impedanzanpassungsgründen werden die Spannungen V₀₁, V_01b, V₀₂, V_02b nicht direkt an die Basen der Transistoren der Interpolationszelle angelegt, sondern zum Beispiel über Transistoren, die als Spannungsfolger montiert sind. Ferner erlauben es Dioden, die nicht dargestellt sind und die eine Versatzfunktion haben, dafür zu sorgen, dass die Spannungsreferenzen auf der ersten Faltungsschaltung 61 die gleichen sind wie auf der zweiten Faltungsschaltung 62, insbesondere um die Basis-Emitter-Spannungen Vbe der Transistoren der Stromkombinationsschaltungen 63, 64 auszugleichen.
Was das Funktionieren der Stromkombinationsschaltungen 63, 64 betrifft, ist zu bemerken, dass die Kollektorwiderstände Rc, Rc_b die Stromvariationen, die von der Schaltung erzeugt werden, in Spannungen umwandeln, die an den Eingang der Basen der Transistoren anlegbar sind. Eine Aufgabe der Stromkombinationsschaltungen 63, 64 besteht insbesondere darin, einen Versatz der Wellenformen V₀₁, V_01b, V₀₂, V_02b zu schaffen, bevor diese die Eingänge der Faltungsschaltung 62 treiben. Dieser Versatz entspricht eigentlich der Variation ΔV, die zwischen einer Referenzspannung, zum Beispiel 0, und dem darauf folgenden Zwischenschnittstellenpunkt 21 liegt. Es ist wieder der Versatz zwischen den gefalteten direkten und versetzten Wellenformen. Das Funktionieren einer Schaltung 63, 64 kann unter Bezugnahme auf 2a und 2b beschrieben werden, um zum Beispiel zu zeigen, dass sich die Wellenform V₀₂ auf der Basis des Transistors Q'2 der zweiten Faltungsschaltung 62 mit einem Versatz ΔV in Bezug auf ihren Eingang auf der Basis des Transistors Q2 versetzt präsentiert.
7 veranschaulicht durch zwei Achsen systeme den Strom I_Rc in dem Widerstand Rc und die Spannung V_Q'2, die auf der Basis des Transistors Q'2 gegenwärtig ist. In gestrichelten Strichen wird die Wellenform V₀₂ in Erinnerung gerufen. Die Ströme I1 und I2 der Quellen 631, 632 sind identisch und zum Beispiel gleich I. Wenn Vin zwischen 0 und 0,5 liegt, läuft der Strom I1 in den Transistor QC, denn die Spannung V₀₂, die diesen Letzteren steuert, ist größer als die Spannung V_02b, die den Transistor QD steuert, und der Strom I2 läuft in den Transistor QB, denn die Spannung V_01b, die diesen Letzteren steuert, ist größer als die Spannung V₀₁, die den Transistor QA steuert. Der Strom I_Rc, der in den Widerstand Rc läuft, ist daher gleich I. Wenn Vin zwischen 0,5 und 1 liegt, läuft der Strom I1 immer in dem Transistor QC, denn die Spannung V₀₂, die diesen Letzteren steuert, bleibt größer als die Spannung V_02b, die den Transistor QD steuert, aber der Strom I2 läuft in den Transistor QA, denn die Spannung V₀₁, die diesen Letzteren steuert, wird wieder größer als die Spannung V_01b, die den Transistor QB steuert. Der Strom I_Rc, der in den Widerstand Rc läuft, ist daher gleich 2I. Indem man die Spannungen V₀₁, V_01b, V₀₂, V_02b untereinander vergleicht, zeigt man leicht, dass, wenn Vin zwischen 1 und 1,5 liegt, der Strom I_Rc, der in den Widerstand Rc läuft, gleich I ist, und dass, wenn die Spannung Vin zwischen 1,5 und 2 liegt, der Strom I_Rc, der in den Widerstand Rc läuft, gleich 0 ist. Die Welle mit dem Strom I_Rc, die den Kollektorwiderstand Rc durchquert, ist periodisch und um ΔV versetzt, vorlaufend im Vergleich zu der Wellenform V₀₂. Die Wellenform V'₀₂, die auf der Basis des Transistors Q'2 der zweiten Faltungsschaltung 62 erzeugt wird, ist daher versetzt, im Vorlauf um ΔV im Vergleich zu der Wellenform V₀₂, die am Eingang des Transistors Q2 der ersten Faltungsschaltung 61 gegenwärtig ist. Was oben für diese Wellenform V₀₂ beschrieben wurde, gilt auch für die anderen Wellenformen V₀₁, V_01b, V_02b. Die gefalteten Wellen V₁₂ und V_12b, die am Ausgang der zweiten Faltungsschaltung 62 erzielt werden, sind daher versetzt, im Vorlauf um ΔV im Ver gleich zu den Wellenformen V₁₁ und V_11b, die am Ausgang der Faltungsschaltung 61 erzielt werden. Die Interpolationszelle der 6 erlaubt es daher, die vier gefalteten Spannungen V₁₁, V_11b, V₁₂, V_12b zu erzielen. Die Beschreibung der Funktionsweise dieser Zelle wurde für das Erzielen der Spannungen V₁₁, V_11b, V₁₂, V_12b ausgehend von den Spannungen V₀₂, V_01b, V₀₂, V_02b beschrieben. Die Funktionsweise ist natürlich gleich, ungeachtet der Reihenfolge der gefalteten Wellenformen, wobei die Referenzwerte 0, 0,5, 1, und 1,5, auf welche diese Beschreibung aufbaut, übrigens relative Werte der Eingangsspannung Vin sind. Diese Letzteren gelten daher ungeachtet der Reihenfolge der gefalteten Spannungen. Was die Linearität der Signale betrifft, die oben erwähnt wurde, handelt es sich um Abschnitte von Signalen zwischen Gipfeln der Wellenformen. Diese Linearität wird zum Beispiel erzielt, indem man auf die Emitterwiderstände der Transistoren einwirkt.
Die in 6 beschriebene Interpolationszelle ist beispielhaft dargestellt. Diese Zelle weist eine Signalfaltungsschaltung, wie sie von 4 veranschaulicht wird, auf, die die gefalteten versetzten Wellenformen V₁₁ und V_11b gibt. Sie weist ferner eine Signalfaltungszelle auf, die es erlaubt, die direkten Wellenformen V₁₂ und V_12b zu erhalten. In dieser Zelle wird die vorhergehende Faltungsschaltung durch Stromkombinationsschaltungen 63, 64 ergänzt, die es erlauben, den Versatz ΔV auszuführen, um direkte gefaltete Wellenformen zu erzielen. Natürlich kann man auch andere Schaltungen als Stromkombinationsschaltungen zum Erzielen dieses Versatzes verwenden.
8 stellt eine weitere mögliche Ausführungsform einer Faltungszelle dar, die es erlaubt, direkte Wellenformen zu erzielen. Um zu vereinfachen, wurde nur die Versatzschaltung dargestellt. Diese Schaltung weist zum Beispiel vier Paare von Widerständen R1 und R'1, R1b und R'1b, R2 und R'2, R2b und R'2b auf. Die Spannung V₀₁ präsentiert sich zwischen einem ersten Paar R1, R'1 und einem zweiten Paar R1b, R'1b. Die Spannung V₀₂ präsentiert sich zwischen dem zweiten Paar R1b, R'1b und einem dritten Paar R2, R'2. Die Spannung V_01b präsentiert sich zwischen dem dritten Paar R2, R'2 und einem vierten Paar R2b, R'2b. Die Spannung V_02b präsentiert sich zwischen dem vierten Paar R2b, R'2b und dem ersten Paar R1, R'1. Der Verbindungspunkt 81 zwischen den zwei Widerständen R1, R'1 des ersten Paars ist mit der Basis des Transistors Q'1 verbunden. Der Verbindungspunkt 82 zwischen den zwei Widerständen R1b, R'1b des zweiten Paars ist mit der Basis des Transistors Q'1b verbunden. Der Verbindungspunkt 83 zwischen den zwei Widerständen R2, R'2 des dritten Paars ist mit der Basis des Transistors Q'2 verbunden. Der Verbindungspunkt 84 zwischen den zwei Widerständen R2b, R'2b des vierten Paars ist mit der Basis des Transistors Q'2b verbunden.
9 veranschaulicht das Funktionieren des Aufbaus in dem Fall der Spannung V₀₂. Die Widerstände können zum Beispiel alle den gleichen Wert haben. In diesem Fall ist die Spannung im Punkt 83, die auf der Basis des Transistors Q'2 gegenwärtig ist, gleich V'₀₂ = (V₀₂ + V_01b)/2. Unter Bezugnahme auf die Wellenformen V₀₁, V_01b, V₀₂, V_02b, wie sie von der 2a dargestellt sind, erzielt man in diesem Punkt 83 eine Wellenform V'₀₂, die im Vorlauf um ΔV im Vergleich zu der Spannung V₀₂ versetzt ist, so dass man ein analoges Ergebnis zu dem des Aufbaus der 6 erzielt. Der Aufbau der 8 hat insbesondere den Vorteil, dass er nur passive Schaltungen enthält.
Was die Technologie der Bauteile betrifft, können die verwendeten Transistoren insbesondere Transistoren NPN oder PNP oder Transistoren NMOS oder PMOS sein.
Was die Schnelligkeit einer Signalrückfaltungs zelle oder Interpolationszelle betrifft, kann sie durch die Zeit zum Erstellen der Spannungen und die Ausbreitungszeit charakterisiert werden, wenn die Eingangssignale Spannungsstufen sind. Man kann diese Parameter sehr einfach optimieren, indem man die Ströme richtig bemisst, insbesondere in den differentiellen Paaren der Stromkombinationsschaltungen 63, 64, denn diese sind für jedes Paar vorteilhafterweise unabhängig. Die Funktionsgeschwindigkeit kann noch durch das Hinzufügen von Strukturen in Kaskadenschaltung verbessert werden, in den Kollektoren der differentiellen Paare, optimierter als beim früheren Stand der Technik, der bereits Transistoren in Kaskadenschaltung aufweist, und der daher größere Versorgungsspannungen fordert. Erfindungsgemäße Schaltungen erlauben es daher, die Funktionsgeschwindigkeit vorteilhaft zu steigern, insbesondere für Analog-Digital-Wandler, ohne die Versorgungsspannung der Schaltungen dabei signifikant anzuheben. Schließlich sind die erfindungsgemäßen Strukturen einfach. Die Schaltungen können daher einfach umgesetzt und optimiert werden.

Claims

Signalfaltungszelle, die mindestens eine Faltungsschaltung (61) aufweist, wobei die Schaltung zwei Paare von differentiellen Zweigen (Q1, Q2, Q1b, Q2b) aufweist, die von der gleichen Stromquelle (41) gespeist werden, die mit einer ersten Anschlussklemme (42) verbunden ist, wobei jedes Paar zwei Transistoren aufweist, wobei die Transistoren (Q1, Q2b) eines Paars mit den Transistoren (Q2, Q1b) des anderen Paars parallel geschaltet sind, wobei jede Gruppe von zwei parallel geschalteten Transistoren über einen gemeinsamen Widerstand (R bzw. R_b) mit einer zweiten Anschlussklemme (43) verbunden ist, wobei die beiden Ausgänge (V₁₁,V_11b) der Faltungsschaltung die vereinten Kollektoren der beiden parallel geschalteten Gruppen von Transistoren sind, dadurch gekennzeichnet, dass sie außerdem eine Schaltung (1) aufweist, die vier Signale V₀₁, V_01b, V₀₂, V_02b liefert, die in Abhängigkeit von einem Analogsignal Vin variieren, wobei die Signale paarweise in Gegenphase variieren, wobei V₀₁ und V₀₂ zu V_01b bzw. V_02b in Gegenphase sind, wobei die beiden Transistoren (Q1, Q2b) eines Paars die beiden Spannungen V₀₁, V_02b und die beiden Transistoren (Q2, Q1b) des anderen Paars die beiden anderen Spannungen V_01b, V₀₂ empfangen.
Zelle nach Anspruch 1, dadurch gekennzeichnet, dass sie eine weitere Faltungsschaltung (62) aufweist, die zwei differentielle Paare von Zweigen (Q'1, Q'2, Q'1b, Q'2b) aufweist, die von der gleichen Stromquelle (41') gespeist werden, die mit einer ersten Anschlussklemme (42) verbunden ist, wobei jedes Paar zwei Transistoren aufweist, wobei die Transistoren (Q'1, Q'2b) eines Paars mit den Transistoren (Q'2, Q'1b) des anderen Paars parallel geschaltet sind, wobei jede Gruppe von zwei parallel geschalteten Transistoren über einen gemeinsamen Widerstand (R' bzw. R'_b) mit einer zweiten Anschlussklemme (43) verbunden ist, wobei die beiden Ausgänge (V₁₂, V_12b) der Faltungsschaltung die vereinten Kollektoren der beiden Gruppen von parallel geschalteten Transistoren sind, wobei die beiden Transistoren (Q'1, Q'2b) eines Paars die beiden Spannungen V₀₁, V_02b und die beiden Transistoren (Q'2, Q'1b) des anderen Paars die beiden anderen Spannungen V_01b, V₀₂ empfangen, wobei diese weitere Schaltung an ihren vier Eingängen die beiden Ausgangssignale einer ersten Stromkombinationsschaltung (63) und die beiden Ausgangssignale einer zweiten Stromkombinationsschaltung (64) empfängt, wobei jede Stromkombinationsschaltung zwei differentielle Paare (QA und QB, QC und QD) aufweist, die je von einer Stromquelle (631, 632, 631', 632') gespeist werden und gemeinsame Kollektorwiderstände (Rc, Rc_b, R'c, R'c_b) haben, wobei eines der Paare (QA, QB) als Eingangssignale zwei Eingangsspannungen (V₀₁, V_01b) empfängt, die in Gegenphase variieren, und das andere Paar (QC, QD) als Eingangssignale die beiden anderen Spannungen (V₀₂, V_02b) empfängt, die in Gegenphase variieren, wobei die Ausgangssignale der Stromkombinationsschaltung (63, 64) an den Kollektorwiderständen (Rc, Rc_b, R'c, R'c_b) der beiden differentiellen Paare abgenommen werden.
Zelle nach Anspruch 2, dadurch gekennzeichnet, dass die Kollektorwiderstände (Rc, Rc_b, R'c, R'c_b) mit der zweiten Klemme (43) verbunden sind, wobei eine Offsetdiode (D1, D1b) zwischen diesen Widerständen und dieser Klemme verkabelt ist.
Zelle nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, dass die Transistoren der differentiellen Paare (QA und QB, QC und QD) über einen Emitterwiderstand mit den Stromquellen (631, 632) verbunden sind.
Zelle nach Anspruch 1, dadurch gekennzeichnet, dass sie eine weitere Faltungsschaltung (62) aufweist, die zwei Paare von differentiellen Zweigen (Q'1, Q'2, Q'1b, Q'2b) aufweist, die von der gleichen Stromquelle (41') gespeist werden, die mit einer ersten Anschlussklemme (42) verbunden ist, wobei jedes Paar zwei Transistoren aufweist, wobei die Transistoren (Q'1, Q'2b) eines Paars mit den Transistoren (Q'2, Q'1b) des anderen Paars parallel geschaltet sind, wobei jede Gruppe von zwei parallel geschalteten Transistoren über einen gemeinsamen Widerstand (R' bzw. R'_b) mit einer zweiten Anschlussklemme (43) verbunden ist, wobei die beiden Ausgänge (V₁₂, V_12b) der Faltungsschaltung die vereinten Kollektoren der beiden Gruppen von parallel geschalteten Transistoren sind, wobei die beiden Transistoren (Q'1, Q'2b) eines Paars die beiden Spannungen V₀₁, V_02b und die beiden Transistoren (Q'2, Q'1b) des anderen Paars die beiden anderen Spannungen V_01b, V₀₂ empfangen, wobei diese weitere Schaltung an ihren vier Eingängen die vier Ausgangssignale einer Schaltung empfängt, die vier Paare von in Reihe geschalteten Widerständen (R1 und R'1, R1b und R'1b, R2 und R'2, R2b und R'2b) aufweist, wobei der Verbindungspunkt (81, 82, 83, 84) zwischen den beiden Widerständen jedes Paars die Ausgänge bildet, wobei der Verbindungspunkt zwischen jedem Paar die Eingänge bildet, die die Spannungen (V₀₁, V_01b, V₀₂, V_02b) empfangen, die in Abhängigkeit vom Analogsignal Vin variieren, wobei die in Gegenphase variierenden Spannungen von zwei Paaren von Widerständen und die in Quadratur variierenden Spannungen von einem Paar von Widerständen getrennt werden.
Zelle nach Anspruch 5, dadurch gekennzeichnet, dass die Widerstände den gleichen Wert haben.
Interpolationszelle für einen Analog-Digital-Wandler mit Interpolation, dadurch gekennzeichnet, dass sie eine Faltungszelle nach einem der vorhergehenden Ansprüche aufweist.