DE102014101844B4

DE102014101844B4 - Spannungsgenerator, Schalter- und Datenwandlerschaltungen

Info

Publication number: DE102014101844B4
Application number: DE102014101844.3A
Authority: DE
Inventors: Avinash Gutta; Allan Gillespie; Roderick McLachlan
Original assignee: Analog Devices Global ULC
Current assignee: Analog Devices International ULC
Priority date: 2013-02-19
Filing date: 2014-02-13
Publication date: 2018-02-01
Anticipated expiration: 2034-02-14
Also published as: DE102014101844A1; CN103997344A; US20140232580A1; US8988259B2; CN103997344B

Abstract

Eine Spannungsgeneratorschaltung (40, 40B), aufweisend: ein erstes Bipolartransistorpaar, deren Basen miteinander verbunden sind, und das mit einem zweiten NMOS-Transistor (N2) und einem ersten Widerstand (R1) verbunden ist; und ein zweites Bipolartransistorpaar, deren Basen miteinander verbunden sind, und das mit einem zweiten PMOS-Transistor (P2), einem zweiten Widerstand (R2) und dem ersten Transistorpaar verbunden ist.

Description

In Datenwandlern, wie Digital-Analog-Umsetzern und Analog-Digital-Umsetzern, werden häufig Schaltnetzwerke eingesetzt, um Widerstände, Ströme und Spannungen innerhalb des Wandlers auf Grundlage der Werte der einzelnen Bits eines digitalen Worts selektiv zu verbinden. In einem üblichen Szenario verbindet ein einpoliger Umschalter, auf Grundlage des Werts eines bestimmten Bits, einen Anschluss des Widerstands mit einer von zwei unterschiedlichen Spannungen, wie beispielsweise Referenzspannung und Masse. Der einpolige Umschalter wird normalerweise mit Hilfe eines komplementären MOS-Transistorpaars, wie einem NMOS- und einem PMOS-Transistor, realisiert. Dabei sind Source und Drain mit dem Anschluss des Widerstands und den Spannungen verbunden. Das Gate ist mit einem komplementären Paar Steuersignale verbunden, die sich aus dem entsprechenden digitalen Bit ableiten.
Ein Problem bei diesen Architekturen ist die Erhaltung der Linearität und anderer Leistungsmetriken des Wandlers. Die komplementären MOS-Schalttransistoren sollten, wenn der Transistor mit der entsprechenden Spannung angesteuert wird, normalerweise jeweils den gleichen Widerstand im eingeschalteten Zustand an Source und Drain aufweisen. Allerdings weisen NMOS- und PMOS-Transistoren oft inhärent unterschiedliche Widerstände im eingeschalteten Zustand auf, wenn sie unter symmetrisch ähnlichen Bedingungen angesteuert werden.
Bemühungen in der Vergangenheit bei NMOS- und PMOS-Transistoren den gleichen Widerstand im eingeschalteten Zustand herbeizuführen haben zu relativ flächen- und stromineffizienten Schaltungen geführt. Es besteht daher Bedarf für flächen- und stromeffiziente Schaltungen zum Betrieb komplementärer MOS-Schalttransistoren in Datenwandlern und anderen Schaltungen. Dies sollte auf eine Weise erfolgen, bei der die Widerstände im eingeschalteten Zustand dieser Schalttransistoren im Wesentlichen gleich sind oder, alternativ hierzu, in einer vorgegebenen Beziehung zueinander stehen.
Die DE 3820260 A1 betrifft CMOS-Digital-Analog-Wandler mit einem modifizierten R-2R-Widerstandsnetzwerk. US 7 420 857 B2 betrifft eine integrierte Halbleiterschaltung, welche wenigstens eine SRAM Speicherzelle mit einer Mehrzahl von Speicherzellen mit einem Schaltkreis enthaltend Last-MOS-Transistoren, Treiber-MOS-Transistoren, und Übertragungs-MOS-Transistoren aufweist.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Schaltbild, das eine Ausführungsform des Widerstandsnetzes und das Schaltnetzwerk eines Digital-Analog-Umsetzers zeigt.
2 ist ein Schaltbild, das eine Ausführungsform eines Schalterstromkreises in einem Schaltnetzwerk zeigt.
3 ist ein Signaldiagramm, das eine Ausführungsform eines Steuer- und Antriebssignals des Schalterstromkreises zeigt.
4 ist ein Schaltbild, das eine Ausführungsform eines Spannungsgenerators zur Erzeugung einer Steuerspannung für den Schalterstromkreis zeigt.
5A und 5B sind Schaltbilder, die Ausführungsformen für Bipolartransistorenpaare mit verbundenen Basen in Teilschaltungen des Spannungsgenerators zeigen.
6 ist ein Schaltbild, das eine weitere Ausführungsform des Spannungsgenerators zeigt.
7 ist ein Schaltbild, das noch eine weitere Ausführungsform des Spannungsgenerators zeigt.
8 ist ein Schaltbild, das eine weitere Ausführungsform des Widerstandsnetzes zeigt.
9 ist ein Schaltbild, das eine Ausführungsform einer Treiberschaltung zeigt.
DETAILLIERTE BESCHREIBUNG
Eine Ausführungsform für einen Datenwandler umfasst ein Widerstandsnetz, ein Schaltnetzwerk, das mit dem Widerstandsnetz verbunden ist, und einen Spannungsgenerator, der eine Steuerspannung an einem Ausgangsanschluss erzeugt, die die Schalttransistoren der Schalterstromkreise des Schaltnetzwerks ansteuert. Die Schalterstromkreise können jeweils über NMOS- und PMOS-Schalttransistoren verfügen, die mit einem entsprechenden Widerstand im Widerstandsnetz verbunden sind, sowie eine Treiberschaltung zum Empfang und der Ansteuerung von mindestens einem der NMOS- bzw. PMOS-Schalttransistoren gemäß der erzeugten Treiberspannung. Der Spannungsgenerator kann über erste und zweite Teilschaltungen verfügen. Diese verfügen jeweils über ein Transistorenpaar, das an den jeweiligen Steueranschlüssen verbunden ist und das mit einem Widerstand und einem zweiten NMOS- oder PMOS-Widerstand verbunden ist. Der Spannungsgenerator kann am Gate von mindestens einem der zweiten NMOS- oder PMOS-Transistoren eine Ausgangsspannung erzeugen. Diese hat einen Wert, der, unter im Wesentlichen den gleichen Betriebsbedingungen, die für die NMOS- und PMOS-Transistoren des Schalterstromkreises gelten, bei den zweiten NMOS- und PMOS-Transistoren den gleichen Widerstand im eingeschalteten Zustand erzeugt. Damit werden bei Ansteuerung über die erzeugte Treiberspannung in den NMOS- und PMOS-Transistoren des Schaltkreises im Wesentlichen gleiche Widerstände im eingeschalteten Zustand erzeugt.
1 zeigt eine Ausführungsform von Widerstand und Schalteretzwerken 22, 24 eines Digital-Analog-Umsetzers (DAU) 20. Der DAU 20 empfängt ein digitales Eingangssignal mit einer Pluralität der Bits D0 ... DN, und erzeugt ein analoges Ausgangssignal VOUT, das einer Analogdarstellung des digitalen Eingangssignals ist, das zu einer ausgewählten Referenzspannung VREF skaliert ist.
Das dargestellte Widerstandsnetz 22 verfügt über eine R-2R-Widerstandsleiter mit mehreren ersten Widerständen 26 mit einem ersten Widerstandswert, die mit mehreren zweiten Widerständen 28 mit einem zweiten Widerstandswert verbunden sind. Die Größenordnung des zweiten Widerstandswerts entspricht grundsätzlich dem doppelten des ersten Widerstandswerts. Das Widerstandsnetz 22 verfügt über einen ersten Knoten, der mit der Referenzspannung VREF verbunden ist, einen zweiten Knoten, der als Ausgangsanschluss zur Weiterleitung der analogen Ausgangsspannung VOUT angeschlossen ist und mehrere Knoten, die an die Schalter S0 ... SN des Schaltnetzwerks 24 angeschlossen sind.
Das gezeigte Schaltnetzwerk 24 verfügt über mehrere Schalterstromkreise 36-0 ... 36-N. Jedes verfügt über einen einpoligen Umschalter S0 ... SN, der zwischen einen Widerstand 28 des Widerstandsnetz 22 an einem gemeinsamen Anschlusspunkt und der Referenzspannung VREF und der Masse GND an einem Paar zweiter Anschlusspunkte geschaltet ist. Jeder Schalter S0 ... SN verbindet, abhängig vom Wert des entsprechenden digitalen Bits D0 ... DN, den entsprechenden Anschlusspunkt des Widerstands elektrisch entweder mit der Referenzspannung VREF oder der Masse GND.
2 zeigt eine Ausführungsform eines Schalterstromkreises 36, der zur Realisierung der Schalterstromkreise 36-1 ... 36-N des Schalternetzwerks 24 verwendet werden kann. Der Schalterstromkreis 36 verfügt über ein Paar MOS-Transistoren N1, P1 und ein Paar Treiberschaltungen 38-1, 38-2. Das MOS-Transistorenpaar besteht aus einem NMOS-Transistor N1 und einem PMOS-Transistor P1, wobei der NMOS-Transistor über Drain und Source, die mit dem entsprechenden Widerstand 28 und der Masse GND verbunden sind, verfügt, und ein Gate, das mit dem ersten Treibersignal VDRN von einer ersten Treiberschaltung 38-1 verbunden ist und dieses empfängt. Der PMOS-Transistor P1 verfügt über Drain und Source, die mit dem Widerstand 28 und der Referenzspannung VREF1 verbunden sind, sowie ein Gate, das mit einem zweiten Treibersignal VDRP von der zweiten Treiberschaltung 38-2 verbunden ist und dieses empfängt.
Beide Treiberschaltungen 38-1, 38-2 können über einen Wechselrichter verfügen, dessen Eingang an ein Steuersignal VDi angeschlossen ist und dieses empfängt, das das entsprechende digitale Bit D0 ... DN repräsentiert, und einen Ausgang, der an die Gates der NMOS bzw. PMOS Transistoren N1, P1 angeschlossen ist und diese steuert. Genauer gesagt: Die erste Treiberschaltung 38-1 kann das Gate des NMOS-Transistors N1 über das erste Treibersignal VDRN selektiv entweder über eine erzeugte Treiberspannung VGN oder die Masse GND ansteuern. Die zweite Treiberschaltung 38-2 kann das Gate des PMOS-Transistors P1 über das zweite Treibersignal VDRP selektiv entweder über eine obere Versorgungsspannung VDD oder die Masse GND ansteuern.
Im Betrieb erzeugen die erste und die zweite Treiberschaltung 38-1, 38-2 jeweils korrespondierende Treibersignale VDRN, VDRP, die die NMOS- und PMOS-Transistoren N1, P1 als Funktion des entsprechenden digitalen Bits D0 ... DN selektiv aktivieren und deaktivieren. 3 zeigt eine Ausführungsform des eingehenden digitalen Treibersignals VDi und die entsprechend erzeugten Treibersignale VDRN, VDRP. In der Abbildung erzeugt die erste Treiberschaltung 38-1 für einen hohen logischen Wert des empfangenen digitalen Steuersignals Vdi einen ersten Treibersignalwert, der im Wesentlichen der Masse GND entspricht bzw. das Gate des NMOS Transistors ansteuert, so dass der NMOS-Transistor N1 deaktiviert und somit der Widerstand 28 von der Masse GND elektrisch getrennt wird. Die erste Treiberschaltung 38-1 erzeugt für einen niedrigen logischen Wert des digitalen Steuersignals VDi einen ersten Treibersignalwert, der im Wesentlichen der erzeugten Treiberspannung VGN entspricht bzw. das Gate des NMOS Transistors dahingehend ansteuert, so dass der NMOS-Transistor deaktiviert und somit der Widerstand 28 mit der Masse GND elektrisch verbunden wird. Auf ähnliche Weise erzeugt die zweite Treiberschaltung 38-2 zweiten Treibersignalwerte, der im Wesentlichen der Masse GND entspricht bzw. das Gate des PMOS-Transistors P1 auf diese oder die obere Versorgungsspannung VDD für logische Hoch- und Niedrigwerte des digitalen Steuersignals VDi schaltet bzw. den PMOS-Transistor P1 aktiviert und deaktiviert, so dass der Widerstand 28 mit der Referenzspannung VREF verbunden bzw. von dieser getrennt wird. Somit kann also für jeden gegebenen Wert des digitalen Steuersignals VDi einer der NMOS- und PMOS Transistoren N1, P1 aktiviert und der jeweils andere deaktiviert werden.
Wenn der NMOS-Transistor N1 aktiviert ist, verfügt er über einen Widerstand im eingeschalteten Zustand RN zwischen seinem Drain und Source und somit zwischen dem Widerstand 28 und der Masse GND mit einem Wert als Funktion der Gate-zu-Source-Spannung VGSN, die den NMOS-Transistor N1 in diesem Zustand ansteuert bzw. RN = f (VGSN). Diese Gate-zu-Source-Spannung kann im Wesentlichen der Differenz zwischen der erzeugten Treiberspannung VGN und der Masse GND entsprechen bzw. VGSN = VGN. Auf ähnliche Weise verfügt er, wenn der PMOS-Transistor P1 aktiviert ist, über einen Widerstand im eingeschalteten Zustand RP zwischen seinem Source und Drain und somit zwischen dem Widerstand 28 und der Referenzspannung VREF mit einem Wert als Funktion der Gate-zu-Source-Spannung VGSP, die den PMOS Transistor P1 in diesem Zustand steuert bzw. RP = f (VGSP). Diese Gate-zu-Source-Spannung kann im Wesentlichen der Differenz zwischen Masse GND und der Referenzspannung VREF entsprechen bzw. VGSP = –VREF.
Um den NMOS am Widerstand RN dem PMOS am Widerstand RP im Wesentlichen anzugleichen, können eine oder mehrere VGN und VREF ausgewählt werden, so dass RN = RP oder RN = f(VGN) = RP = f(–VREF). In einigen Ausführungsbeispielen kann die Referenzspannung VREF jedoch durch andere Leistungsspezifikationen des Datenwandlers eingeschränkt sein, und daher kann eine Anpassung der erzeugten Treiberspannung VGN möglicherweise die einzige bzw. die attraktivste Option darstellen.
Der Spannungsgenerator erzeugt eine oder mehrere Treiberspannungen mit Werten, die so gewählt sind, dass sie die Widerstandswerte von NMOS und PMOS im eingeschalteten Zustand RN, RP angleichen, wenn die erzeugten Treiberspannungen an ihnen anliegen, oder alternativ hierzu in eine vorgegebene Beziehung zueinander setzen. In einigen Ausführungsbeispielen erzeugt der Spannungsgenerator nur eine einzige Treiberspannung, wie die NMOS-Treiberspannung VGN oder eine PMOS-Treiberspannung VGP (siehe 6). Eine andere Spannung, wie die Masse GND oder eine obere oder untere Versorgungsspannung VDD, VSS kann dann dazu verwendet werden, die anderen der NMOS- bzw. PMOS-Treibersignalwerte zu erzeugen. In diesen Ausführungsbeispielen wird die erzeugte Treiberspannung erzeugt, so dass man einen Wert hat, der mit der anderen Spannung kooperiert, um die Widerstände Rn, RP von NMOS und PMOS im eingeschalteten Zustand anzugleichen oder, alternativ hierzu, diese in eine vorgegebene Beziehung zueinander zu setzen. In anderen Ausführungsformen erzeugt der Spannungsgenerator beide NMOS- und PMOS-Treiberspannungen VGN, VGP zur Bereitstellung an die erste und die zweite Treiberschaltung 38-1, 38-2. Dabei werden die Treiberspannungen VGN, VGP mit Werten erzeugt, die die NMOS und PMOS an den Widerständen RN, RP angleichen oder, alternativ hierzu, in eine vorgegebene Beziehung zueinander setzen.
4 zeigt eine Ausführungsform, bei der der Spannungsgenerator 40 so konfiguriert ist, dass eine NMOS-Treiberspannung VGN erzeugt wird, deren Wert so gewählt wurde, dass die Widerstandswerte von RN, RP von NMOS und PMOS im eingeschalteten Zustand angeglichen werden, wenn der Wert des entsprechenden PMOS-Treibersignals wie in Ausführungsform von 2 im Wesentlichen der Masse GND entspricht. Die gezeigte Ausführungsform des Spannungsgenerators 40 verfügt über eine erste Teilschaltung 44, eine zweite Teilschaltung 48 und eine Vorspann-Verzweigung 52.
Die erste und die zweite Teilschaltung 44, 48 verfügen jeweils über ein Transistorenpaar, das an den Steueranschlüssen verbunden und über einen anderen Anschluss mit einem Widerstand und einem MOS Transistor und über den dritten Anschluss mit der anderen Teilschaltung 44, 48 verbunden ist. Das Transistorenpaar könnte entweder aus Bipolartransistoren oder MOS-Transistoren bestehen. In der Ausführungsform in 4 handelt es sich bei dem Transistorenpaar um Bipolartransistoren. Daher verfügen die erste und die zweite Teilschaltung 44, 48 jeweils über ein Bipolartransistorenpaar, das an den Basen verbunden und über seine Emitter mit einem Widerstand und einem MOS Transistor und über seine Kollektoren mit der anderen Teilschaltung 44, 48 verbunden ist. Genauer gesagt: Die erste Teilschaltung 44 verfügt über ein NPN Bipolartransistorenpaar NPN1, NPN2, das an seinen Basen miteinander verbunden ist, einen ersten NPN Transistor NPN1, der über seinen Emitter mit einem ersten Widerstand R1 und über seinen Kollektor mit einem ersten PNP Transistor PNP1, der zweiten Teilschaltung 48 verbunden ist, und einen zweiten NPN Transistor NPN2, der über seinen Emitter mit dem Drain eines NMOS Transistors N2 und über seinen Kollektor mit einem zweiten PNP Transistor PNP2 der zweiten Teilschaltung 48 verbunden ist. Die zweite Teilschaltung 48 verfügt über ein PNP Bipolartransistorenpaar PNP1, PNP2, das an seinen Basen miteinander verbunden ist, einen ersten PNP Transistor PNP1, der über seinen Emitter mit einem zweiten Widerstand R2 und über seinen Kollektor mit einem ersten NPN Transistor NPN1 der ersten Teilschaltung 44 verbunden ist, und einen zweiten PNP Transistor PNP2, der über seinen Emitter mit dem Drain eines PMOS-Transistors P2 verbunden ist, und der über seinen Kollektor mit einem zweiten NPN-Transistor NPN2 der ersten Teilschaltung 44 verbunden ist. Der Knoten, der die zweiten NPN- und PNP-Transistoren NPN2, PNP2 miteinander verbindet, ist auch Ausgangsanschluss des Spannungsgenerators 40, der die NMOS-Treiberspannung VGN bereitstellt.
Das Gate des NMOS-Transistors N2 der ersten Teilschaltung 44 kann über eine Rückführungskonfiguration mit dem Ausgangsknoten verbunden sein und seine Source mit der Masse. Gleichzeitig kann das Gate des PMOS-Transistors P2 der zweiten Teilschaltung 48 mit der Masse und seine Source mit der Referenzspannung VREF verbunden sein. Diese Gate und Source Verbindungen können die der NMOS- und PMOS-Schalttransistoren N1, P1 des Schalterstromkreises 36 replizieren. Die zweite Teilschaltung 48 kann auch über einen dritten PNP-Transistor PNP3 verfügen, der über die Basis und den Kollektor des ersten PNP Transistors PNP1 eine Rückführungsverbindung bildet.
Die gezeigte Vorspann-Verzweigung 52 verfügt über eine Stromquelle I1, die über einen Diode-geschalteten NPN Transistor NPN3 und einen dritten Widerstand R3 speist. Der Diode-geschaltete NPN Transistor NPN3 ist über seinen Emitter mit dem dritten Widerstand R3 verbunden und liefert eine Vorspannung an die Basen der NPN Transistoren NPN1, NPN2 der ersten Teilschaltung 44.
Im Betrieb können die NMOS und PMOS Transistoren N2, P2 des Spannungsgenerators die Verbindungen und die Arbeitsweise der Schalterstromkreis-NMOS- und PMOS Transistoren N1, P1 replizieren. Die erste und die zweite Teilschaltung 44, 48 können intern in Betrieb sein und miteinander kooperieren, um die NMOS-Treiberspannung VGN am Gate des NMOS-Transistors N2 des Spannungsgenerators und somit am Ausgang des Spannungsgenerators erzeugen. Diese verfügt über einen Wert, der den NMOS-Transistor N2 des Spannungsgenerators ansteuert, und somit, aufgrund der Replikation des Schalterstromkreises, auch den NMOS Transistor N1. Dies in einem Zustand, bei dem der Widerstand im eingeschalteten Zustand im Wesentlichen dem des PMOS-Transistors P2 des Spannungsgenerators und des PMOS-Transistors P1 des Schalterstromkreises entspricht, wenn deren Gates mit der Masse verbunden sind. Diese Funktionalität wird im Folgenden näher ausgeführt.
5A und 5B zeigen Detailansichten der Ausführungsformen der an den Basen miteinander verbundenen Bipolartransistoren der ersten und der zweiten Teilschaltung 44, 48. Eine Spannungsänderung, die bei der Übertragung von einem Emitter-Anschluss eines Bipolartransistors in einem verbundenen Paar über den Emitter-Anschluss des anderen Transistors des Paars entlang der Pfade 64, 68 auftritt, lässt sich wie folgt ausdrücken: ΔVBE = VE1 – VE2 = ln(IC1/IC2), (1)
Dabei repräsentiert ΔVBE die Spannungsdifferenz zwischen den Emitter-Anschlüssen, VE1 die Spannung am Emitter-Anschluss des ersten Transistorpaars, VE2 eine Spannung am Emitter-Anschluss des zweiten Transistorpaars, IC1 ist eine Kollektor-Spannung am ersten Transistorpaar, IC2 ist eine Kollektor-Spannung am zweiten Transistorpaar und In gibt den natürlichen Logarithmusbetrieb an. Daher gilt für das in 5A dargestellte NPN Paar: ΔVBEN = VEN1 – VEN2 = ln(ICN1/ICN2), (2)
Dabei repräsentiert ΔVBEN die Spannungsdifferenz zwischen den Emitter-Anschlüssen des NPN-Paars, VEN1 die Spannung am Emitter-Anschluss des ersten NPN Transistors NPN1, VEN2 die Spannung am Emitter-Anschluss des zweiten NPN Transistors NPN2, ICN1 ist die Kollektor-Spannung am ersten NPN-Transistor NPN1 und ICN2 die Kollektor-Spannung am zweiten NPN Transistor NPN2. Daher gilt für das in 5B dargestellte PNP Paar: ΔVBEP = VEP1 – VEP2 = ln(ICP1/ICP2), (3)
Dabei repräsentiert ΔVBEP die Spannungsdifferenz zwischen den Emitter-Anschlüssen des PNP-Paars, VEP1 die Spannung am Emitter-Anschluss des ersten PNP Transistors PNP1, VEP2 die Spannung am Emitter-Anschluss des zweiten PNP Transistors PNP2, ICP1 ist die Kollektor-Spannung am ersten PNP-Transistor PNP1 und ICP2 die Kollektor-Spannung am zweiten PNP Transistor PNP2.
In 4 wiederum ergibt eine Gleichung nach dem Kirchhoffschen Spannungsgesetz (KSG) über Pfad 56 der ersten Teilschaltung 44: VBEN1 + IE1 R1 = VBEN2 + IE2 RN2, (4)
Dabei repräsentiert VBEN1 die Spannungsdifferenz von Basis zu Emitter des ersten NPN-Transistors NPN1, VBEN2 die Spannungsdifferenz von Basis zu Emitter des zweiten NPN-Transistors NPN2, IE1 die Emitterspannung des ersten NPN Transistors NPN1, IE2 die Emitterspannung des zweiten NPN Transistors NPN2 und RN2 den Widerstand im eingeschalteten Zustand des NMOS-Transistor N2 des Spannungsgenerators ist. Für ausreichend hohe Betas der Bipolartransistoren können die Emitter-Spannungen IE1, IE2 des ersten und des zweiten NPN Transistors NPN1, NPN2 den Kollektor-Spannungen IC1, IC2 dieser Transistoren im Wesentlichen entsprechen bzw. IE1 = IC1 und IE2 = IC2. Die Gleichung (4) kann daher wie folgt umformuliert werden: VBEN1 + IC1 R1 = VBEN2 + IC2 RN2, (5)
Dabei kann auch angenommen werden, dass die Basis-Spannung des dritten PNP-Transistors PNP3, z. B. für ausreichend hohe bipolare Transistor-Betas, und die Gate-Spannung des NMOS-Transistors N2 sowie eine Ausgangsspannung aus dem Ausgangsknoten grundsätzlich ignoriert werden kann und man daher davon ausgehen kann, dass die Kollektor-Spannungen der ersten NPN- und PNP-Transistoren NPN1, PNP1 sowie die Kollektor-Spannungen der zweiten NPN- und PNP-Transistoren NPN2, PNP2 dementsprechend im Wesentlichen gleich sind. Gleichung (5) kann dann umgeordnet und die Menge VBEN1 – VBEN2 gemäß Gleichung (2) ersetzt werden, mit dem Ergebnis: IC1 R1 + ln(IC1/IC2) = IC2 RN2. (6)
Eine ähnliche Gleichung lässt sich aus der zweiten Teilschaltung 48 ableiten, mit dem Ergebnis: IC1 R2 + ln(IC1/IC2) = IC2 RP2, (7)
Dabei repräsentiert RP2 den Widerstand im eingeschalteten Zustand des PMOS-Transistors P2 des Spannungsgenerators ist. Die Kombination der Gleichungen (6) und (7) ergibt: IC1(R1 – R2) = IC2(RN2 – RP2). (8)
Aus Gleichung (8) ist ersichtlich, dass für eine wesentliche Angleichung der Widerstände im eingeschalteten Zustand RN2, RP2 der NMOS- und PMOS-Transistoren N2, P2 des Spannungsgenerators die Widerstandswerte des ersten und des zweiten Widerstands R1, R2 im Wesentlichen gleich gewählt werden können. In anderen Ausführungsformen können durch Wahl der Werte des ersten und des zweiten Widerstands R1, R2 und der ersten und der zweiten Kollektor-Spannung IC1, IC2 andere Beziehungen zwischen den Widerständen im eingeschalteten Zustand RN2, RP2 gewählt werden, so dass sich die gewünschten Beziehungen gemäß Gleichung (8) realisieren lassen.
Zusammenfassend lässt sich sagen, dass die ähnliche Struktur der ersten und der zweiten Teilschaltung 44, 48 zu ähnlichen KSG-Gleichungen für diese Teilschaltungen 44, 48 führen. Diese Gleichungen werden durch die Art der Beziehung zwischen den Basis-Emitter-Spannungen und den Kollektor-Spannungen in den basisverbundenen Bipolartransistoren, wie in Hinsicht auf die 5A und 5B besprochen, weiter vereinfacht. Die Kopplung der ersten und der zweiten Teilschaltung 44, 48 resultiert dann in im Wesentlichen gleichen ersten und zweiten Kollektor-Spannungen IC1, IC2, die von diesen Schaltungen geteilt werden. Die resultierende Gleichung (8) kann auf verschiedene Weise manipuliert werden, um Ergebnisse für den Spannungsgenerator NMOS und PMOS an den Widerständen RN2, RP2 zu erhalten, die im Wesentlichen gleich sind, oder, alternativ hierzu, eine vorgegebene Beziehung zueinander aufweisen, indem die ersten und die Widerstände R1, R2 als im Wesentlichen gleich festgelegt werden, oder, alternativ hierzu, eine andere Beziehung zueinander aufweisen.
Die Replikation des Betriebs der NMOS- und PMOS-Schalttransistoren N1, P1 durch die NMOS- und PMOS-Transistoren N2, P2 des Spannungsgenerators führt dazu, dass die Beziehung, die zwischen den Widerständen im eingeschalteten Zustand RN2, RP2 besteht, auch im Spannungsgenerator 40 zwischen den Widerständen im eingeschalteten Zustand RN, RP NMOS- und PMOS-Schalttransistor realisiert werden, wenn die erzeugte Treiberspannung VGN dazu verwendet wird, den NMOS-Schalttransistor N1 in 2. zu aktivieren. Zur Replikation des Betriebs der NMOS- und PMOS-Schalttransisotren N1, P1 können die Verbindungen und die relative Dimensionierung des NMOS- und PMOS-Transistoren N2, P2 des Spannungsgenerators die Verbindungen und relative Dimensionierung der NMOS- und PMOS-Schalttransistoren N1, P1 replizieren.
In der Ausführungsform in 4 wurden die Verbindungen der NMOS- und PMOS-Transistoren N2, P2 des Spannungsgenerators so konfiguriert, dass sie die NMOS- und PMOS-Schalttransistoren N1, P1 replizieren, wenn der NMOS-Schalttransistor N1 aktiviert ist, wobei ein Gate von der erzeugten Treiberspannung VGN angesteuert wird und eine Source mit der Masse GND verbunden ist. Der PMOS-Schalttransistor P1 wird ein mit Masse GND verbundenes Gate angesteuert, wobei einer Source die Referenzspannung VREF zugeführt wird. In anderen Ausführungsformen können die Anschlüsse der NMOS- und PMOS-Transistoren N2, P2 des Spannungsgenerators auch so konfiguriert werden, dass sie die NMOS- und PMOS-Schalttransistoren N1, P1 replizieren, auch wenn dies anders aussehen kann als in 2 dargestellt.
Die NMOS- und PMOS-Transistoren N2, P2 des Spannungsgenerators können auch den Betrieb der NMOS- und PMOS-Schalttransistoren N1, P1 durch Replikation derer relativen Dimensionierung replizieren. Generell verfügt ein Transistor über eine Größe, die durch eine Breite W und eine Länge L charakterisiert wird. Viele Betriebscharakteristika von Transistoren können als eine Funktion des Verhältnisses der Breite W zur Länge L, oder W/L, charakterisiert werden. Zur Replikation des Betriebs der NMOS- und PMOS-Schalttransistoren N1, P1 kann die Beziehung der Seitenverhältnisse W/L der NMOS- und PMOS-Transistoren N2, P2 des Spannungsgenerators die Beziehung zwischen den Seitenverhältnissen der NMOS- und PMOS-Schalttransistoren N1, P1 replizieren.
Hat der NMOS-Schalttransistor N1 ein Seitenverhältnis von J und der PMOS-Schalttransistor P1 ein Seitenverhältnis von K, wobei J und K beliebige Zahlen darstellen können, was dazu führt, dass das Seitenverhältnis der NMOS zu PMOS des Schalterstromkreises J/K beträgt, dann können die NMOS- und PMOS-Transistoren N2, P2 des Spannungsgenerators so gewählt werden, dass sie ebenfalls NMOS-zu-PMOS-Seitenverhältnisse von J/K aufweisen. Der NMOS-Transistor N2 des Spannungsgenerators könnte zum Beispiel über ein Seitenverhältnis J verfügen und der PMOS-Transistor P2 des Spannungsgenerators über ein Seitenverhältnis K. In einem weiteren Beispiel könnte der NMOS-Transistor N2 des Spannungsgenerators über ein Seitenverhältnis von X J verfügen und der PMOS-Transistor P2 des Spannungsgenerators über ein Seitenverhältnis von X K, wobei X eine beliebe Zahl darstellt. So lassen sich über verschiedene konkrete Transistorgrößen diese verschiedenen Verhältnisse erreichen.
Alternativ hierzu kann der Spannungsgenerator auch eine PMOS-Treiberspannung VGP erzeugen, die den PMOS-Schalttransistor P1 ansteuert, wenn der NMOS-Schalttransistor von einer anderen Spannung angesteuert wird, wie z. B. einer oberen Versorgungsspannung VDD. 6 zeigt eine Ausführungsform des Spannungsgenerators 40B, die im Wesentlichen der in 4 dargestellten Ausführungsform ähnlich ist, bei der aber die Anschlüsse der ersten und der zweiten Teilschaltung 44B, 48B geändert wurden, so dass eine PMOS-Treiberspannung VGP erzeugt wird, die im Wesentlichen die Widerstände von NMOS und PMOS des Spannungsgenerators im angeschalteten Zustand angleicht, wenn der NMOS-Schalttransistor N1 mit einer oberen Versorgungsspannung VDD angesteuert wird. In 6 verfügt der PMOS-Transistor P2 nun über eine Rückführungskonfiguration, bei der sein Gate mit dem Ausgangsanschluss verbunden ist und der NMOS-Transistor N2 über eine feste Spannung, die obere Versorgungsspannung VDD, verfügt, die an seinem Gate anliegt.
Andere Ausführungsformen des Spannungsgenerators könnten beide NMOS- und PMOS-Treiberspannungen VGN, VGP erzeugen, indem diese kombiniert werden und ein Schaltungselement, wie ein Diode-geschalteter Transistor, zwischen der ersten Teilschaltung 44 in 4 und der zweiten Teilschaltung 48B in 6 eingefügt wird.
Der Spannungsgenerator kann auch mit Hilfe von CMOS-Transistoren anstelle von Bipolartransistoren in der ersten und der zweiten Teilschaltung realisiert werden. 7 zeigt eine Ausführungsform des Spannungsgenerators 40C mit erster und zweiter Teilschaltung 44C, 48C, bei der die an der Basis verbundenen NPN-Transistoren NPN1, NPN2 und die an der Basis verbundenen PNP-Transistoren PNP1, PNP2 der ersten und der zweiten Teilschaltung 44, 48 in 4 durch am Gate verbundene NMOS-Transistoren N3, N4 und am Gate verbundene PMOS-Transistoren P3, P4 ersetzt wurden. In 7 wird die Vorspann-Verzweigung ebenfalls mit Hilfe eines NMOS-Transistors N5 realisiert. Die Ausführungsform des Spannungsgenerators 40B in 6 kann auf ähnliche Weise ebenfalls über CMOS-Transistoren anstatt der Bipolartransistoren realisiert werden. In anderen Ausführungsformen können verschiedene Kombinationen von CMOS- und Bipolartransistoren eingesetzt werden.
Der Spannungsgenerator und das Schaltnetzwerk können in eine Vielzahl verschiedener Arten von Schaltungen integriert werden, wie z. B. verschiedene unterschiedliche Arten von Digital-Analog-Umsetzern, Analog-Digital-Umsetzern und generell in Schaltkreisen. Der Spannungsgenerator an sich kann ebenfalls in die unterschiedlichsten Schaltungen, ungeachtet des Schaltnetzwerks, integriert werden.
Ein Datenwandler mit Ausführungsformen des Spannungsgenerators kann verschiedene Arten und Konfigurationen von Widerstands- und Schaltnetzwerken aufweisen. Ein Hybrid-Datenwandler kann zum Beispiel über ein Widerstandsnetz mit mehreren verschiedenen Widerstandsnetzabschnitte verfügen. 8 zeigt die Ausführungsform eines Widerstandsnetzes mit einem Hybridwandler. Das dargestellte Widerstandsnetz verfügt über einen ersten Widerstandsnetzabschnitt 72 mit mehreren Widerständen 78 mit im Wesentlichen gleichen Werten, die zusammen an einen ersten Knoten 74 und einen zweiten Widerstandsnetzabschnitt 76, der im Wesentlichen der R-2R-Leiter in 1. ähnlich ist, angeschlossen sind.
9 zeigt die Ausführungsform einer Treiberschaltung 38, die dazu verwendet werden kann, die erste und die zweite Treiberschaltung 38-1, 38-2 zu realisieren. Die dargestellte Treiberschaltung 38 verfügt über NMOS- und PMOS-Transistoren N6, P6, die an den Gates miteinander verbunden sind, so dass sie ein Eingangssignal VI empfangen. Außerdem sind sie als Ausgang VO an den Drains miteinander verbunden. Sie empfangen die erste und die zweite Treiberspannung VNS, VPS an der jeweiligen Source.
Obwohl die erste Treiberschaltung 38-1 in 2 als die erzeugte NMOS-Treiberspannung VGN und die Masse GND an den Treiberspannungsanschlüssen zur Steuerung, und somit zur Aktivierung und Deaktivierung, empfangend dargestellt wird, und der NMOS-Schalttransistor N1 zwischen diesen Spannungen und die zweite Treiberschaltung 38-2 als die obere Versorungsspannung VDD und die Masse GND an den Treiberspannungsanschlüssen zur Steuerung, und somit zur Aktivierung und Deaktivierung, des PMOS-Schalttransistors P1 zwischen diesen Spannungen empfangend dargestellt werden, können der ersten und der zweiten Treiberschaltung 38-1, 38-2 andere Treiberspannungen zugeführt werden. In Ausführungsformen des Spannungsgenerators 40B zum Beispiel, der die PMOS-Treiberspannung VGP erzeugt, kann die erste Treiberschaltung 38-1 eine obere Versorgungsspannung VDD und die Masse GND an den Treiberanschlüssen empfangen und den zwischengeschalteten NMOS-Schalttransistor N1 steuern. Die zweite Treiberschaltung 38-1 kann die obere Versorgungsspannung VDD und die erzeugte PMOS-Treiberspannung VGP an ihren Treiberanschlüssen empfangen und den zwischengeschalteten PMOS-Schalttransistor P1 steuern. In Ausführungsformen, bei denen der Spannungsgenerator beide NMOS- und PMOS-Treiberspannungen VGN, VGP erzeugt, kann die erste Treiberschaltung 38-1 die NMOS-Treiberspannung VGN und die Masse GND an den Treiberanschlüssen empfangen und den zwischengeschalteten NMOS-Schalttransistor N1 steuern, und die zweite Treiberschaltung 38-1 kann die obere Versorgungsspannung VDD und die erzeugte PMOS-Treiberspannung VGP an den Treiberanschlüssen empfangen und den dazwischengeschalteten PMOS-Schalttransistor P1 steuern.
Es sind auch andere Konfigurationen einer Vorspannungs-Verzweigung denkbar. So zum Beispiel Konfigurationen, bei denen die Vorspannung-Verzweigung den Transistorenpaaren der zweiten Teilschaltung anstatt jener der ersten Teilschaltung die Vorspannung zuführt. Alternative Ausführungsformen der Vorspannungs-Verzweigung könnten zum Beispiel PNP- oder PMOS-Transistoren anstelle des NPN Transistors NPN3 bzw. des NMOS-Transistors N5, die in 4, 6 und 7 gezeigt werden, aufweisen. Solch ein PNP- oder PMOS-Vorspannungstransistor kann an seinem Kollektor oder Drain an eine entsprechende Stromquelle angeschlossen werden und an die verbundenen Basen des ersten und des zweiten PNP Transistors PNP1, PNP2 oder die verbundenen Gates der PMOS-Transistoren P3, P4 der Ausführungsformen der zweiten Teilschaltung 48, 48B. In diesen Fällen können der dritte PNP-Transistor PNP3 und die Gate-zu-Drain Verbindung des PMOS-Transistors P3 weggelassen werden. Ein ähnlich verbundener NPN-Transistor oder eine Gate-zu-Drain Verbindung kann über den ersten NPN-Transistor NPN1 oder den NMOS-Transistor N3 hinzugefügt werden.
Ausführungsformen eines Datenwandlers mit dem Spannungsgenerator können über Widerstands- und Schaltnetzwerke wie im Wesentlichen in 1 konfiguriert, ausfallen. Dabei kann aber das Schaltnetzwerk anstatt des Schaltnetzwerks, das die Widerstandsanschlüsse zwischen einer Referenzspannung VREF und der Masse GND schaltet, die Widerstandsanschlüsse zwischen der ersten und der zweiten Referenzspannung VREF, VREF2 schalten. In solch einer Ausführungsform kann die zweite Referenzspannung VREF2 auch die Masse GND an anderen Knoten des Widerstands- bzw. Schaltnetzwerks oder des Spannungsgenerators ersetzen.
Das Schaltnetzwerk kann anstelle der Wechselschalter auch über andere Arten von Schaltern verfügen. Hierzu gehören NMOS- und PMOS-Schalttransistoren, die von einem oder mehreren NMOS- oder PMOS-Treiberspannungen VGN, VGP, die vom Spannungsgenerator erzeugt werden, gesteuert werden.
In verschiedenen Ausführungsformen kann anstatt der Masse GND eine niedrigere Versorgungsspannung VSS verwendet werden.
Zusätzliche Ausführungsformen der Datenwandler- und Spannungsgeneratorschaltungen und Schaltkreise, zu den hierin besprochenen, sind ebenfalls möglich. So kann zum Beispiel eine Funktion der Ausführungsformen der Datenwandler- und Spannungsgeneratorschalter und Schaltkreise, die hierin beschreiben wurden, optional in oder mit einer anderen Funktion oder Ausführungsform der Datenwandler- und Spannungsgeneratorschaltungen und Schaltkreise und Spannungsgeneratorschaltungen eingesetzt werden. Ausführungsformen der Datenwandler- und Spannungsgeneratorschaltungen können optional auch über einen beliebigen Teil der Komponenten oder Funktionen einer Ausführungsform der Datenwandler- und Spannungsgeneratorschaltung und Schaltkreise, die hierin beschrieben werden, verfügen.

Claims

Eine Spannungsgeneratorschaltung (40, 40B), aufweisend: ein erstes Bipolartransistorpaar, deren Basen miteinander verbunden sind, und das mit einem zweiten NMOS-Transistor (N2) und einem ersten Widerstand (R1) verbunden ist; und ein zweites Bipolartransistorpaar, deren Basen miteinander verbunden sind, und das mit einem zweiten PMOS-Transistor (P2), einem zweiten Widerstand (R2) und dem ersten Transistorpaar verbunden ist.
Eine Spannungsgeneratorschaltung (40C), aufweisend: ein erstes MOS-Transistorpaar, deren Gates miteinander verbunden sind, und das mit einem zweiten NMOS-Transistor (N2) und einem ersten Widerstand (R1) verbunden ist; und ein zweites MOS-Transistorpaar, deren Gates miteinander verbunden sind, und das mit einem zweiten PMOS-Transistor (P2), einem zweiten Widerstand (R2) und dem ersten Transistorpaar verbunden ist.
Die Spannungsgeneratorschaltung gemäß Anspruch 1, wobei das erste Transistorpaar NPN-Bipolartransistoren (NPN1, NPN2) und das zweite Transistorpaar PNP-Bipolartransistoren (PNP1, PNP2) sind.
Die Spannungsgeneratorschaltung gemäß Anspruch 2, wobei das erste Transistorpaar NMOS-Transistoren (N3, N4) und das zweite Transistorpaar PMOS-Transistoren (P3, P4) sind.
Die Spannungsgeneratorschaltung gemäß einem der Ansprüche 1 bis 4, wobei das Gate von einem der zweiten NMOS- oder zweiten PMOS-Transistoren mit einem Ausgangsanschluss der Spannungsgeneratorschaltung verbunden ist und es sich bei der erzeugten Spannung um eine Gate-zu-Source Spannung eines der zweiten NMOS- oder zweiten PMOS-Transistoren handelt.
Die Spannungsgeneratorschaltung gemäß einem der Ansprüche 1 bis 5, wobei der erste und der zweite Widerstand über im Wesentlichen gleiche Widerstandswerte verfügen.
Eine Digital-Analog-Umsetzer Schaltung (20), aufweisend: ein Widerstandsnetz (22) enthaltend mehrere miteinander verbundene Widerstände (26, 28); ein Schaltnetzwerk (24), das mit dem Widerstandsnetz verbunden ist, das Schaltnetzwerk enthaltend mehrere Schaltstromkreise (36-0, 36-1, 36-N), von denen jeder über einen NMOS- und einen PMOS-Schalttransistor (N1, P1) verfügt; und einen Spannungsgenerator (40, 40B) gemäß einem der Ansprüche 1 bis 6 zur Erzeugung einer Treiberspannung an einem Ausgangsanschluss zur Ansteuerung eines Gates von mindestens einem der NMOS- oder PMOS-Schalttransistoren in mindestens einem der Schaltstromkreise.
Die Digital-Analog-Umsetzer Schaltung gemäß Anspruch 7, wobei die erzeugte Treiberspannung das Gate von mindestens einem der NMOS- oder PMOS-Schalttransistoren ansteuert, so dass mindestens einer der NMOS- oder PMOS-Schalttransistoren einen Widerstand im eingeschalteten Zustand aufweist, der im Wesentlichen dem des anderen NMOS- und PMOS-Schalttransistors entspricht, wenn das Gate des anderen NMOS- und PMOS-Schalttransistors mit mindestens einer der folgenden Spannungen angesteuert wird: einer Versorgungsspannung, einer Referenzspannung oder einer anderen erzeugten Treiberspannung.
Die Digital-Analog-Umsetzer Schaltung gemäß Anspruch 7, soweit dieser auf Anspruch 5 rückbezogen ist, wobei mindestens einer der Schaltstromkreise ein Treiberschaltungspaar (38-1, 38-2) enthält zum Ansteuern der NMOS- und PMOS-Schalttransistoren zur erzeugten Treiberspannung und einer vorgegebenen zweiten Treiberspannung, und wobei ein Gate des anderen zweiten NMOS- oder zweiten PMOS-Transistors mit der vorgegebenen zweiten Treiberspannung verbunden ist.
Die Digital-Analog-Umsetzer Schaltung gemäß einem der Ansprüche 7 bis 9, wobei das Verhältnis des Seitenverhältnisses des zweiten NMOS-Transistors gegenüber dem Seitenverhältnis des zweiten PMOS-Transistors im Wesentlichen dem Verhältnis des Seitenverhältnisses des NMOS-Transistors des Schaltstromkreises gegenüber dem Seitenverhältnis des PMOS-Transistors des Schaltstromkreises entspricht.
Die Digital-Analog-Umsetzer Schaltung gemäß einem der Ansprüche 7 bis 9, wobei das Verhältnis des Seitenverhältnisses des zweiten NMOS-Transistors gegenüber dem Seitenverhältnis des zweiten PMOS-Transistors eine vorgegebene Beziehung zum Verhältnis des Seitenverhältnisses des NMOS-Transistors des Schaltstromkreises gegenüber dem Seitenverhältnis des PMOS-Transistors des Schaltstromkreises aufweist.
Die Digital-Analog-Umsetzer Schaltung gemäß einem der Ansprüche 7 bis 11, wobei das Widerstandsnetz über mindestens einen ersten Teil (76) oder einen zweiten Teil (72) verfügt, wobei der erste Teil (76) eine R-2R Widerstandsleiter aufweist und der zweite Teil (72) mehrere Widerstände (78) mit im Wesentlichen gleichem Wert, die mit einem gemeinsamen Knoten (74) verbunden sind, aufweist.
Ein Schaltkreis, aufweisend: ein Schaltnetzwerk (24), das mit einem Widerstandsnetz (22) verbunden ist, das Schaltnetzwerk enthaltend mehrere Schaltstromkreise (36-0, 36-1, 36-N), von denen jeder über einen NMOS- und einen PMOS-Schalttransistor (N1, P1) verfügt; und einen Spannungsgenerator (40, 40B, 40C) gemäß einem der Ansprüche 1 bis 6 zur Erzeugung einer Treiberspannung an einem Ausgangsanschluss zur Ansteuerung eines Gates von mindestens einem der NMOS- oder PMOS-Schalttransistoren in mindestens einem der Schaltstromkreise.
Der Schaltkreis gemäß Anspruch 13, soweit dieser auf Anspruch 5 rückbezogen ist, wobei mindestens einer der Schaltstromkreise ein Treiberschaltungspaar (38-1, 38-2) enthält zum Ansteuern der NMOS- und PMOS-Schalttransistoren zur erzeugten Treiberspannung und einer vorgegebenen zweiten Treiberspannung, wobei ein Gate des anderen zweiten NMOS- oder zweiten PMOS-Transistors mit der vorgegebenen zweiten Treiberspannung verbunden ist.
Der Schaltkreis gemäß einem der Ansprüche 13 oder 14, wobei das Verhältnis des Seitenverhältnisses des zweiten NMOS-Transistors gegenüber dem Seitenverhältnis des zweiten PMOS-Transistors im Wesentlichen dem Verhältnis des Seitenverhältnisses des NMOS-Transistors des Schaltstromkreises gegenüber dem Seitenverhältnis des PMOS-Transistors des Schaltstromkreises entspricht.
Der Schaltkreis gemäß einem der Ansprüche 13 oder 14, wobei das Verhältnis des Seitenverhältnisses des zweiten NMOS-Transistors gegenüber dem Seitenverhältnis des zweiten PMOS-Transistors eine vorgegebene Beziehung zum Verhältnis des Seitenverhältnisses des NMOS-Transistors des Schaltstromkreises gegenüber dem Seitenverhältnis des PMOS-Transistors des Schaltstromkreises aufweist.