DE3820260A1 - Cmos-digital-analog-wandlerschaltung - Google Patents

Description

Die vorliegende Erfindung befaßt sich mit Digital- Analog-Wandlern und insbesondere mit einer CMOS-Schaltung für Digital-Analog-Wandler.

Eine Digital-Analog-Wandlerschaltung, die zum Decodieren digitaler Audiosignale geeignet ist, ist in der anhängigen, bereits für gewährbar bezeichneten Patentanmeldung "Level Shifting Circuitry for Serial-to-Parallel- Converter", US-SN 8 29 707 vom 13. Februar 1986, beschrieben. Obwohl die in dieser Patentanmeldung beschriebene Schaltung wirtschaftlich sehr erfolgreich bei der Herstellung von Kompaktplattenspielern eingesetzt wird, benötigt sie eine +5 V-Spannungsversorgung und eine -5 V-Spannungsversorgung. Es wird eine bipolare integrierte Schaltungstechnik eingesetzt. Es wäre wünschenswert, eine noch kostengünstigere, mit einer niedrigeren Leitungsaufnahme arbeitende Digital-Analog-Wandlerschaltung für Hifi-Audioprodukte zur Verfügung zu haben. Jedoch stellt es eine äußerst schwierige technische Herausforderung dar, bei einem seriellen Digital- Analog-Wandler mit CMOS-Technologie einen hinreichend niedrigen Pegel von harmonischen Verzerrungen zu erzielen und eine ausreichend niedrige Leistungsaufnahme für tragbare, batteriegetriebene Hifi-Audioprodukte zu erreichen. Die Anforderungen im Hinblick auf die harmonischen Verzerrungen entsprechen der Anforderung für eine 13-Bit-Linearität. Die höchste, bislang erreichte Linearität bei CMOS-Digital-Analog-Wandlern (DAW) liegt bei 12 oder 12 Bits. Wenn CMOS-Technologie zur Realisierung von DAWs eingesetzt wird und eine Genauigkeit von mehr als 10 oder 11 Bits erreicht werden soll, so erzielt man die gewünschte Genauigkeit auf Kosten einer sehr großen Geometrie der N-Kanal-MOSFETS und der P-Kanal-MOSFETS. Es werden noch genauere, temperaturinvariante Bezugsspannungsquellen benötigt, die bislang auf der Grundlage des CMOS-Spaltungstechnologie mit einer einzigen 5-V-Spannungsversorgung nicht erzielbar waren. Das Problem der genauen Anpassung von N-Kanal- und P-Kanal-Bitschalter-MOSFETS in der Spannungsteilerwiderstandsleiter, die häufig zum Erzielen der benötigten 13-Bit-Linearität eingesetzt wurden, wurde vor der vorliegenden Erfindung nicht für einen 5-V-CMOS-DAW gelöst.

Im Hinblick auf diesen Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, einen seriellen Digital-Analog-Wandler mit CMOS-Technologie zu schaffen, der für einen Betrieb aufgrund einer einzigen 5-V-Spannungsversorgung mit niedriger Leistungsaufnahme und ausreichender Genauigkeit und Linearität zum Erzielen eines niedrigen Pegels an harmonischen Verzerrungen mit einer Eignung für Hifi-Kompaktschallplattenspielen und dgl. geeignet ist.

Diese Aufgabe wird gemäß der Erfindung durch den jeweiligen Gegenstand der unabhängigen Ansprüche gelöst.

Ein besonderer Vorteil der vorliegenden Erfindung liegt in der Schaffung einer Schaltung und eines Verfahrens zum Sicherstellen, das entsprechende N-Kanal- und P-Kanal-Bitschalter-MOSFET-Kanalwiderstände über einen normalen Bereich von Temperaturschwankungen und über einen normalen Bereich von Herstellungsprozeßparameterabweichungen genau aneinander angepaßt sind.

Ein weiterer Vorteil der vorliegenden Erfindung liegt in der Schaffung eines Verstärkers zum Verwenden bei einem CMOS-DAW, der ein hochfrequentes Bandwortsignal liefert und Nullstellen in der Frequenzantwort bei niedrigen Frequenzen und hierdurch verursachte Verstärkerinstabilitäten vermeidet.

Ein weiteres Ziel der vorliegenden Erfindung liegt in der Schaffung einer genauen Bezugsspannungsschaltung, die für ein CMOS-Herstellungsverfahren geeignet ist.

Kurz gesagt liefert die vorliegende Erfindung gemäß eines ihrer Ausführungsbeispiele eine Bitschalter- Anpassungsschaltung für einen CMOS-Digital-Analog- Wandler mit einem Widerstandsspannungsteilerleiternetzwerk und einem P-Kanal-Bitschalter-MOSFET, dessen Drain an einen Anschluß eines Leiterwiderstandes angeschlossen ist, dessen Source an eine erste Spannungsquelle angeschlossen ist, und dessen Gate an den Ausgang eines ersten Inverters angeschlossen ist, sowie einen N-Kanal-Bitschalter-MOSFET, dessen Drain an den Anschluß des Leiterwiderstandes, dessen Source an einen Bezugsspannungsleiter und dessen Gate an den Ausgang eines zweiten Inverters angeschlossen ist. Die Biteinstellungsschaltung bewirkt, daß die eingeschalteten Kanalwiderstände der P-Kanal- und der N-Kanal-Bitschalter- MOSFETS genau gleich sind. Die Biteinstellungsschaltung erzeugt eine zweite Bezugsspannung auf einem zweiten Bezugsspannungsleiter und beinhaltet eine Verbindung einer Source eines N-Kanal-MOSFET des ersten Inverters mit dem zweiten Bezugsspannungsleiter sowie eine Verbindung der Drain des N-Kanal-MOSFET mit dem Gate des P-Kanal-Bitschalter-MOSFET. Eine Überwachungsschaltung, die auf die zweite Bezugsspannung anspricht, erzeugt eine vorbestimmte Überwachungsspannung auf einem Überwachungsleiter, wenn die zweite Bezugsspannung einen Wert hat, der bewirkt, daß die erste Inverterausgangsspannung den P-Kanal-Bitschalter-MOSFET einschaltet, so daß dessen eingeschalteter Kanal-Widerstandswert genau mit demjenigen des N-Kanal-Bitschalter-MOSFET übereinstimmt.

Die erste Bezugsspannung wird in Reaktion auf eine dritte Bezugsspannung erzeugt, die durch eine Schaltung erzeugt wird, welche eine Konstantstromquelle mit einem gegenüber der Temperaturinvarianten Widerstand, der zwischen den Emittern des ersten und zweiten NPN- Transistors mit einem gemeinsamen Basisanschluß verbunden ist, aufweist. Ein erster Nickelchrom-Widerstand liegt zwischen dem Emitter und der Basis des ersten NPN- Transistors. Ein zweiter Nickelchrom-Widerstand liegt zwischen der Basis des ersten NPN-Transistors und einem Anschluß eines dritten Halbleiterwiderstandes, dessen anderer Anschluß mit einem Leiter für eine positive Spannungsversorgung verbunden ist. Die dritte Bezugsspannung wird an der Basis des ersten NPN-Transistors erzeugt. Die Schaltung arbeitet derartig, daß der negative Temperaturkoeffizient der V _BE -Spannung des ersten Transistors zu einem Strom führt, der den gleichen negativen Temperaturkoeffizienten hat und durch den ersten, zweiten und dritten Widerstand fließt. Der Temperaturkoeffizient des Widerstandswertes des Haltbleiterwiderstandes ist positiv. Die Werte des zweiten und dritten Widerstandes sind derart ausgewählt, daß der kombinierte inkrementale Spannungsabfall über den zweiten und dritten Widerstand bezüglich der Temperatur Null ist.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigt

Fig. 1 ein schematisches Lochdiagramm eines seriellen 16-Bit-CMOS-DAW gemäß der vorliegenden Erfindung;

Fig. 2 ein anteiliges Schaltungsdiagramm der im Block 23 der Fig. 1 enthaltenen Spannungsleiter und die dieser zugeordneten N-Kanal-MOSFET- und P-Kanal-MOSFET-Bitschalter;

Fig. 3 ein schematisches Diagramm eines Abschnitts der in dem Diagramm gemäß Fig. 1 enthaltenen Schaltung zum Anpassen des Kanalwiderstandswertes der P-Kanal-Bitschalter-MOSFETS und der N-Kanal-Bitschalter-MOSFETS;

Fig. 3A eine schematische Darstellung einer abweichenden Schaltung zum Erzeugen der V _REF′ -Spannung in der Schaltung gemäß Fig. 3;

Fig. 4 eine schematische Schaltungsdarstellung einer bezüglich der Temperaturinvarianten Bezugsspannungsquelle, die bei dem DAW gemäß Fig. 1 Einsatz findet;

Fig. 5 ein Schaltungsdiagramm eines Bezugspufferverstärkers, der bei dem DAW gemäß Fig. 1 verwendet wird;

Fig. 6 eine schematische Schaltungsdarstellung der Integrations- und Halte-Verstärker, die bei dem DAW gemäß Fig. 1 verwendet werden;

Fig. 7 ein logisches Diagramm der Moden-Logikschaltung, die in dem DAW gemäß Fig. 1 enthalten ist;

Fig. 8A und 8B Zeitdarstellungen der Signale der Moden- Logik-Schaltung gemäß Fig. 7; und

Fig. 9 eine anteilige Schaltungsdarstellung zum Erläutern einer erfindungsgemäßen, modifizierten R-2R-Widerstandsteilerleiter.

Wie in Fig. 1 gezeigt ist, empfängt ein 16-Bit-DAW (Digital-Analog-Wandler) 1 serielle Daten an dem Eingang 2, der mit einem nicht-invertierten CMOS-Puffer 3 verbunden ist, wobei dessen Ausgang mit dem Eingang eines 16-Bit-CMOS-Schieberegisters 4 verbunden ist. Wie durch die Datensignalverläufe gemäß den Fig. 8A und 8B gezeigt ist, haben die seriellen Daten die Form von 16 Bits der rechten Kanaldaten, denen nach einer Verzögerung 16Bits der linken Kanaldaten folgen. Jedes der Bits 1 bis 16 des Schieberegisters 4 kann mittels einer an sich bekannten, auf die negative Flanke getriggerten CMOS-Takt- D-Typ-Flip-Flop-Schaltung ausgeführt werden, die ohne weiteres von Fachleuten ausgeführt werden kann. Die Ausgänge der Bits des Schieberegisters 4 sind jeweils mit entsprechenden Eingängen einer 16-Bit-Halteschaltung 9 verbunden. Jedes der Bits der Halteschaltung 9 kann mittels einer auf die positive Flanke getriggerten D- Typ-Flip-Flop-Schaltung ausgeführt werden, die gleichfalls ohne weiteres durch Fachleute ausführbar ist. Die Ausgänge eines jeden Bits 1 bis 16 der Halteschaltung 9 sind mittels 16 Leitern 19 an entsprechende Eingänge der Schaltung 23 angeschlossen, die ein Widerstandsspannungsteilerleiternetzwerk mit 16 Bitschaltern, 16 Bitschaltertreibern und einer zugeordneten Bezugsspannungsschaltung gemäß Fig. 3 aufweist.

Der Takteingang 7 (CK) ist mit einem Eingang der Modendecoderschaltung 15 verbunden, die neben anderen Funktionen ein Schiebesignal SCK* an die Schiebeeingänge eines jeden Bits 1 bis 16 des Schieberegisters 4 anlegt. (Es sei angemerkt, daß das Sternchen (*) hier verwendet wird, um komplimentäre logische Signale zu bezeichnen.) Zwei Modensteuereingänge 13 und 14 sind durch nichtinvertrierende Puffer an zwei Eingänge der Modendecoderschaltung 15 angeschlossen, die nachfolgend beschrieben wird. Ein L/RCK-Signal (Links/Rechts-Takt ist mittels eines nichtinvertierenden Puffers an den Eingang der Modendecoderschaltung 15 angeschlossen. Ein WDCK-Eingang 18 (Worttakt) ist mittels eines nichtinvertierenden Puffers an den Eingang der Modendecoderschaltung 15 angeschlossen, um einen Schutz des Einganges gegenüber elektrostatischen Entladungen zu schaffen.

Ein LDCK-Signal (Ladetakt) auf dem Leiter 21 ist an den Takteingang eines jeden Bits 1 bis 16 der Halteschaltung 9 angeschlossen, um logische Pegel, die in jeder Halteschaltung vorliegen, an entsprechende Eingänge der Schaltung 23 anzulegen. Die Modendecoderschaltung 15 erzeugt das RI (rechts integrieren), RI*, LI (links integrieren), LI* und INH (inhibit)-Signal auf den Leitern 34, 33, 45, 44 A und 30.

Der Ausgang der Widerstandsleiter im Block 23 ist an den Leiter 39 angeschlossen, welcher an den Kontenpunkt zwischen den Widerständen 24 und 25 angeschlossen ist. Der andere Anschluß des Widerstandes 24 ist durch den Leiter 26 an einen Anschluß des Widerstandes 28 und den Verbindungspunkt zwischen den beiden CMOS-Übertragungs- Gattern 32 und 36 angeschlossen. Der andere Anschluß des Widerstandes 28 ist an einen Anschluß eines Kondensators 41 und an den Ausgang eines Integrations- und Halteverstärkers 38 angeschlossen, der im Detail in Fig. 5 gezeigt ist. Der negative Eingang des Integrations- und Halteverstärkers 38 ist über einen Leiter 37 mit dem anderen Anschluß des Kondensators 41 und dem anderen Tor des CMOS-Übertragungs-Gatters 36 verbunden. Das andere Tor des CMOS-Übertragungs-Gatters 32 ist mittels eines Leiters 35 mit dem Ausgang und dem negativen Eingang eines nicht-invertierenden Puffers 43 verbunden.

Die P-Kanal-Gate-Elektrode des CMOS-Übertragungs- Gatters 32 und die N-Kanal-CMOS-Elektrode des Übertragungs- Gatters 36 sind durch einen Leiter 34 an den RI-Ausgang der Modendecoderschaltung 15 angeschlossen. Die P-Kanal-Gate-Elektrode des Übertragungsgatters 36 und die N-Kanal-Gate-Elektrode des CMOS-Übertragungs- Gatters 32 sind mittels eines Leiters 33 an den RI*- Ausgang der Modendecoderschaltung 15 angeschlossen. Der Ausgang des Integrations-Halte-Verstärkers 38 ist an den Leiter 42 für den rechten Kanalausgang des DAW 1 angeschlossen.

Der positive Eingang des nichtinvertierenden Puffers 43 ist durch den Leiter 64 mit dem positiven Eingang des Integrations- und Halteverstärkers 38 verbunden und ist gleichfalls an dem positiven Eingang eines zweiten Integrations- und Halteverstärkers 51 angeschlossen, dessen Ausgang an einen Leiter für den linken Kanalausgang angeschlossen ist.

Der Leiter 64 ist mittels eines Widerstandes 63 an die Spannung V _CC und mittels eines Widerstandes 65 an einen Leiter 62 angeschlossen, auf dem eine Bezugsspannung V _REF erzeugt wird. Der Leiter 62 ist an einen Bezugsspannungseingang der Schaltung 23 angeschlossen. Der Leiter 62 ist gleichfalls mittels eines Drahtbondwiderstandes 131 mit ungefähr 0,1 Ohm an einen Bondanschluß 133 angeschlossen, der mittels eines Leiters 62 A an den Ausgang des Bezugsverstärkers 56 angeschlossen ist. Der Leiter 62 ist mittels eines weiteren Drahtbondwiderstandes 129 mit 0,1 Ohm an einen anderen Bondkontakt 132 angeschlossen, der durch den R _{F 2}-Wider­ stand 61 an den negativen Eingang des Bezugsverstärkers 56 und an einen Anschluß des R _{F 1}-Rückkopplungswiderstandes 58 angeschlossen ist, dessen anderer Anschluß mit V _CC verbunden ist. Der Zweck dieser Verbindung mit den Bondkontakten 131 und 132 wird unter Bezugnahme auf Fig. 5 erläutert.

Der positive Eingang des Bezugsverstärkers 56 ist mittels eines Leiters 55 an den Ausgang der Bezugsspannungsschaltung 54 angeschlossen, die die grundsätzliche Bezugsspannung V _{REF 0} auf dem Leiter 55 erzeugt. Die Schaltung 56 ist detaillliert in Fig. 5 dargestellt. Die Schaltung 54 ist detailliert in Fig. 4 dargestellt.

Der zweite Anschluß des Widerstandes 25 ist mittels eines Leiters 27 an den Verbindungspunkt zwischen den CMOS-Übertragungs-Gattern 44 und 47 und ebenfalls an einen Anschluß des Widerstandes 31 angeschlossen. Der andere Anschluß des Widerstandes 31 ist an den Ausgangsleiter 53 des Integrations- und Halte-Verstärkers 51 angeschlossen und ist ferner an einen Anschluß des CMOS- Übertragungs-Gatters 66 und an einen Anschluß des Kondensators 52 angeschlossen. Der andere Anschluß des Kondensators 52 ist mittels eines Leiters 48 an den anderen Anschluß des CMOS-Übertragungs-Gatters 47 und an den anderen Anschluß des CMOS-Übertragungs-Gatters 66 angeschlossen. Das Gate des Übertragungs-Gatters 66 ist mit dem INH-Leiter 30 der Modendecoderschaltung 15 verbunden.

Die P-Kanal-Steuerelektrode des CMOS-Übertragungs- Gatters 47 und die N-Kanal-Steuerelektrode des CMOS- Übertragungs-Gatters 44 sind mittels eines Leiters 44 A an den LI*-Ausgang der Modendecoderschaltung 15 angeschlossen. Die P-Kanal-Steuerelektrode des CMOS-Übertragungs- Gatters 44 und die N-Kanal-Steuerelektrode des CMOS- Übertragungs-Gatters 47 sind mittels eines Leiters 45 an den LI-Ausgang der Modendecoderschaltung 15 angeschlossen.

Nachfolgend werden das Widerstandsleiternetzwerk und die Schaltertreiberschaltung 23 unter Bezugnahme auf die Fig. 2 und 3 erläutert.

In Fig. 2 ist ein 16-Bit-Widerstandsspannungsteilernetzwerk dargestellt, das 16-Bit-Schalter hat, die jeweils einen P-Kanal-MOSFET 75 und einen N-Kanal-MOSFET 74 aufweisen. Der bereits erwähnte Analog-Ausgangs- Spannungsleiter 39 ist mit dem Ausgang des Widerstandsleiternetzwerkes verbunden. Fachleute werden erkennen, daß die Widerstandsleiter ein modifiziertes Leiternetzwerk des R-2R-Types ist, bei dem jeder Parallelzweig der Widerstände 71-1, 71-2, . . ., 71-10 den Wert 2R hat und bei dem jeder Reihenwiderstand 72-1, 72-2, . . ., 72-10 den Wert R hat. Im vorliegenden Fall hat jeder 2R- Widerstand den Wert 20 Kiloohm und jeder R-Widerstand den Wert 10 Kiloohm. Für die Bits 11 bis 16 ist die übliche R-2R-Struktur derart abgeändert, daß die Widerstände 71-11 bis 71-16 jeweils einen Wert von 22,2 Kiloohm haben, die Widerstände 72-11 bis 72-15 einen Wert von 12,8 Kiloohm und der Wert 71-17 einen Wert von 22,2 Kiloohm hat. Diese abgeänderte Struktur machte ein Breiten-Längen-Verhältnis für jeden Bit-Schalter-MOSFET für die Bits 11 bis 16, das für die nachfolgenden niederwertigen Bits der Leiter zu verdoppeln ist, unnötig. Es sei hervorgehoben, daß die vergleichsweise vernachlässigbaren Werte der Metalleiterwiderstandswerte für die Zwecke der vorliegenden Beschreibung vernachlässigt werden können.

Die unteren Enden eines jeden Widerstandes 71-1, 71-2, . . ., 71-17 sind mit dem Drain eines N-Kanal-MOSFET- Schalters 74-1, 74-2, . . ., 74-16 verbunden, dessen Source-Elektrode an V _REF angeschlossen ist. Das untere Ende eines jeden Widerstandes 71-1 bis 71-16 ist gleichfalls an das Drain des P-Kanal-Bitschalter-MOSFET 75-1, 75-2, . . ., 75-6 angeschlossen, dessen Source- Elektrode an die Spannung +V _CC angeschlossen ist. Die Gate-Elektroden der N-Kanal-Bitschalter-MOSFETS 74-1, 74-2, . . ., sind an die Ausgänge der N-Kanal-Bitschalter- Treiberschaltungen, wie beispielsweise 84 A in Fig. 1, durch Leiter 76-1, 76-2, . . . angeschlossen. Die Gate- Elektroden der P-Kanal-Bitschalter-MOSFETS 75-1, 75-2, . . ., sind durch Leiter 77-1, 77-2, . . . an die Ausgänge der P-Kanal-Bitschalter-Treiberschaltungen 84 B angeschlossen, die in Fig. 3 gezeigt sind. Es sei angemerkt, daß die N-Kanal-Bitschalter 74-1, 74-2, . . . gemeinsam durch das Bezugszeichen 74 gezeichnet sind, das ihre Gate-Elektroden 76-1, 76-2, . . . gemeinsam durch das Bezugszeichen 76 bezeichnet sind, und so weiter. Der Fig. 2 ist der Widerstand 72-16 mit seinem unteren Anschluß an das Drain des P-Kanal-Dummy-Schalter-MOSFET 75-17 angeschlossen, dessen Gate an V _REF′ angeschlossen ist.

Fig. 9 zeigt eine detailliertere Beschreibung des oben erläuterten, abgeänderten R-2R-Spannungsteilerleiternetzwerkes. In Fig. 9 sind die Abschnitte des Leiternetzwerkes linksseitig des Knotens 151, die den Bit 1 bis 8 entsprechen, fortgelassen. Gleichfalls sind die Abschnitte des Leiternetzwerkes linksseitig des Knotens 179 entsprechend der Bits 14 bis 16 gleichfalls fortgelassen.

Wie in Fig. 3 gezeigt ist, ist ein jeder Ausgangsleiter 19 der Halteschaltung (Fig. 1) mit dem Eingang eines CMOS-Inverters 83 verbunden, der in einer Bitschalter- Treiberschaltung 82 enthalten ist. Der CMOS-Inverter 83 ist zwischen Masse und V _CC angeschlossen und ist ausgangsseitig an die Eingänge eines CMOS-Inverters 84 A und eines CMOS-Inverters 84 B angeschlossen. Der Inverter 84 A wird als N-Kanal-Bitschalter-Treiber bezeichnet und besteht aus einem CMOS-Inverter, der zwischen V CC und Masser liegt. Der P-Kanal-Schalter-Treiber 84 B liegt zwischen V _CC und einer Bezugsspannung V _REF′ und ist ausgangsseitig mit dem Leiter 77 verbunden. Die Schaltung 23 gemäß Fig. 1 hat eine getrennte Bitschalter-Treiberschaltung 82 für jedes der 16 Bits des Digital-Analog- Wandlers 1. Ein hoher Pegel auf dem Leiter 19 erzeugt einen niedrigen Pegel an den Eingängen der Inverter 84 A und 84 B und hohe Pegel an ihren Ausgängen, die den N-Kanal-MOSFET 74 einschalten und den P-Kanal-MOSFET 75 ausschalten. Ein niedriger Pegel auf dem Leiter 19 schaltet den P-Kanal-MOSFET 75 ein und den N-Kanal- MOSFET 74 aus. Der oben beschriebene Widerstandsleiter führte eine Spannungsteilerfunktion aus, die im Gegensatz steht zu der üblicheren Stromteilerfunktion, die durch R-2R-Widerstandsleiter ausgeführt werden, welche in üblichen bipolaren integrierten Schaltungen für DAWs verwendet werden. Für jeden Bitschalter wird einer der beiden MOSFETS 74 und 75 eingeschaltet und der andere ausgeschaltet. Daher muß der eingeschaltete Kanalwiderstandswert des P-Kanal-Bitschalter-MOSFET 75 und des N-Kanal-Bitschalter-MOSFET 74 genau gleich sein. Jeder Bitschalter verbindet wahlweise seinen Leiterwiderstand entweder mit V _CC oder V _REF . Es kann gezeigt werden, daß zum Erhalten einer binären Skala jeder binäre Bitschalter den halben Widerstandswert des vorhergehenden Schalters haben sollte und daß die eingeschalteten Kanal-Widerstandswerte der P-Kanal- und N-Kanal-Bitschalter-MOSFETS des gleichen Bitschalters sehr genau aneinander angepaßt sein müssen.

Die V _REF′-Bezugsspannung wird durch die Schaltung 87 in Fig. 3 in Reaktion auf eine andere Bezugsspannung V _REF auf dem Leiter 62 erzeugt. Der V _REF -Leiter 62 ist durch den Widerstand 101 mit der Gate-Elektrode des P-Kanal- MOSFET 97 verbunden und an die Drain-Elektrode des P-Kanal-MOSFET 98 angeschlossen, dessen Source an V _CC angeschlossen ist. Das Drain des MOSFET 97 ist mit dem Drain des P-Kanal-MOSFET 96 verbunden und an das Gate und das Drain des N-Kanal-MOSFET 94 angeschlossen, dessen Source mit Masse verbunden ist. Die Source des MOSFET 97, das Gate des MOSFET 98 und das Gate des MOSFET 96 sind durch den Widerstand 100 mit V _CC verbunden. Die Source des MOSFET 96 ist an V _CC angeschlossen. Der Leiter 95 ist an das Drain des MOSFET 96, das Drain des MOSFET 97 und das Gate und das Drain des N-Kanal-MOSFET 94 angeschlossen, dessen Source mit Masse verbunden ist und dessen Drain durch den Leiter 92 an die Basis des NPN-Transistors 88 und an einen Anschluß des einstellbaren Nickelchrom-Widerstandes 91 angeschlossen, dessen anderer Anschluß mit dem Emitter des NPN-Transistors 90 verbunden ist.

Die Basis und der Kollektor des Transistors 90 sind an V _CC angeschlossen. Der Kollektor des Transistors 88 ist mit V _CC verbunden, wobei dessen Emitter an den Leiter 86 und an einen Anschluß des Widerstandes 89 angeschlossen ist, dessen anderer Anschluß mit Masse verbunden ist. Die Spannung V _REF′ wird auf dem Leiter 86 erzeugt.

Eine "Überwachungs"-Schaltung mit einem P-Kanal-MOSFET 103 und einem N-Kanal-MOSFET 107 und zwei gleichen Nickelchrom-Widerständen 104 und 106 (2 Kiloohm) ist zwischen V _CC und dem V _REF 62 angeschlossen. Das Gate des P-Kanal-MOSFET 103 ist an den V _REF′-Leiter 86 angeschlossen, dessen Source mit V _CC verbunden ist. Dessen Drain ist mit einem Anschluß des Widerstandes 104 verbunden, dessen anderer Anschluß mittels eines Bondkontakt- Testleiters 105 an einen Anschluß des Widerstandes 106 angeschlossen ist, dessen anderer Anschluß an das Drain des N-Kanal-MOSFET 107 angeschlossen ist. Das Gate des MOSFET 107 ist an V _CC und dessen Source an den V _REF -Leiter 62 angeschlossen.

Das Verhältnis der Geometrie des P-Kanal-MOSFET 103 zu derjenigen des N-Kanal-MOSFET 107 entspricht dem Verhältnis der Geometrie des P-Kanal-Bitschalter-MOSFET 75 zu derjenigen des N-Kanal-Bitschalter-MOSFET 74, wobei diese Geometrien die Längen-Breiten-Verhältnisse der Kanäle sind. Der Widerstandswert des Widerstandes 104 und des Widerstandes 106 sind gleich und haben einen ausreichend hohen Wert von beispielsweise 2 Kiloohm, um sicherzustellen, daß die MOSFETS 103 und 106 in ihren linearen, nicht-gesättigten Bereichen arbeiten. Die Spannung auf dem Sondenkontaktleiter 105 wird gemessen, um eine Lasereinstellung des Nickelchrom-Widerstandes 91 in der Weise zu steuern, daß die Spannung V _REF′ einen Wert hat, bei dem die Kanalwiderstandswerte der MOSFETS 103 und 107 identisch sind. Wenn die gemessene Spannung auf dem Leiter 105 dem Wert (V _CC -V _REF )/2 entspricht, so hat der N-Kanal-MOSFET 107 die gleiche Anschlußspannung und daher den gleichen Kanalwiderstandswert wie der N-Kanal-Bitschalter-MOSFET 74, wenn dieser eingeschaltet ist, und den P-Kanal-MOSFET 103 hat die gleiche Anschlußspannung und daher den gleichen Kanalwiderstandswert wie der P-Kanal-Bitschalter-MOSFET 75, wenn dieser eingeschaltet ist. Daher bewirkt ein Einstellen oder Trimmen des Widerstandes 91 zum Einstellen des Kanalwiderstandswertes des MOSFET 103, um diesen an denjenigen des MOSFET 107 anzugleichen, automatisch, daß der eingeschaltete Widerstandswert des P-Kanal-Monitor- MOSFET 103 dem eingeschalteten Widerstandswert des N-Kanal-Monitor-MOSFET 107 entspricht. Dies bewirkt, daß der N-Kanal-Bitschalter-Treiber 84 A und der P-Kanal- Bitschalter-Treiber 84 B Spannungen erzeugen, die bewirken, daß die eingeschalteten Kanalwiderstandswerte des P-Kanal-MOSFET 75 und des N-Kanal-MOSFET 74 für jeden Bitschalter gleich sind. Da Herstellungsparametervariationen nicht in gleicher Weise P-Kanal-MOSFETS und N-Kanal-MOSFETS beeinträchtigen, kompensiert die oben beschriebene Trimmtechnik oder Einstelltechnik auf wirksame Weise fehlerhafte Anpassungen für die Bitschalter- Widerstandswerte aufgrund von Differenzen des Einflusses von verschiedenen Herstellungsparametervariationen in ihrer Wirkung auf den P-Kanal-MOSFET und den N-Kanal- MOSFET.

Der Abschnitt der Schaltung mit den MOSFETS 97, 98, 96, 94 und 93 und den Widerständen 101 und 100 in Fig. 3 erzeugt einen Stromspiegel mit einem stabilen Temperaturkoeffizienten zum Zuführen eines Stromes zu dem mit Laser trimmbaren oder einstellbaren Widerstand 91. Es sei angemerkt, daß die V _{REF 0}-Bezugsspannung, die durch die Schaltung gemäß Fig. 4 (Beschreibung folgt) erzeugt wird, und daß die V _REF -Bezugsspannung, die durch den Bezugsverstärker gemäß Fig. 5 (Beschreibung folgt) erzeugt wird, direkt der Spannung V _CC folgen, so daß Veränderungen in dem Spannungswert V _CC ebenfalls in der Spannung V _REF erscheinen. Die Schaltung gemäß Fig. 3 bewirkt daher eine genaue Anpassung der eingeschalteten Kanalwiderstandswerte des P-Kanal-Bitschalter-MOSFET 75 und des N-Kanal-Bitschalter-MOSFET 74 auch bei Variation der Spannung V _CC . (Eine typische Vorgabe bzw. Spezifikation für den Spannungswert V _CC liegt im Bereich zwischen 4,75 V und 6,5 V.)

Bezugnehmend auf Fig. 4 wird nachfolgend die Bezugsschaltung 54 gemäß Fig. 1 beschrieben. Die interne Bezugsspannung V _{RE 0}, die bezüglich der Temperatur konstant ist, wird auf dem Leiter 55 erzeugt. Der Leiter 55 ist mit einem Anschluß von jedem der Widerstände 113 und 114, mit der Basis der NPN-Transistoren 117 und 118 und mit der Gate-Elektrode des P-Kanal-MOSFET 121 verbunden. Der R 2-Widerstand 113 besteht aus Nickelchrom, dessen Widerstandswert im wesentlichen temperaturunabhängig ist. Der andere Anschluß ist durch den Leiter 112 mit einem Anschluß des R 1-Widerstandes 111 verbunden, der in einem gering dotierten P-Typ Senkenbereich mit dem gleichen Widerstandswert wie demjenigen der P-Typ Senkenbereiche ausgebildet ist, in denen die N-Kanal-MOSFETS des Digital-Analog-Wandlers 1 ausgebildet sind. Der andere Anschluß des R 1-Widerstandes 111 ist an V _CC angeschlossen. Der Widerstandswert des R 1-Widerstandes 111, der einen Wert von 35,3 Kiloohm haben kann, kann eine Temperaturveränderung von ungefähr +6,00 Teilen pro Million pro °C haben.

Der Widerstand 114 besteht aus Nickelchrom und ist mit seinem unteren Abschluß an den Emitter des Transistors 117 und an einen Anschluß des Nickelchrom-Widerstandes 115 angeschlossen. Der untere Anschluß des Widerstandes 115 ist mit dem Emitter des Transistors 118 verbunden, mit der Basis des NPN-Transistors 124 und mit einem Anschluß des Nickelchrom-Widerstandes 116, dessen anderer Anschluß mit dem Emitter des Transistors 124 und mit dem Drain des N-Kanal-MOSFET 125 verbunden ist, dessen Source mit Masse verbunden ist.

Die Kollektoren der Transistoren 117, 118 und 124 sind mit V _CC verbunden. Das Gate des MOSFET 125 ist mit dem Gate und Drain und N-Kanal-MOSFET 126 verbunden, dessen Source mit Masse verbunden ist. Das Drain des MOSFET 126 ist mittels eines Widerstandes 126 A mit V _CC verbunden, welcher in einem P-Senkentypbereich ausgebildet ist. Die Source des P-Kanal-MOSFET 121 ist mittels eines trimmbaren oder einstellbaren Nickelchrom-Widerstandes 122 an V _CC angeschlossen. Das Drain des MOSFET 121 ist mittels eines Leiters 123 an eine Vorspannungsgeneratorschaltung (nicht dargestellt) angeschlossen, die eine Stromspiegelschaltung mit einer Mehrzahl von N-Kanal-MOSFETS ist, in der der Strom durch den Leiter 123 den Strom durch verschiedene N-Kanal-MOSFET-Stromspiegeltransistoren der Vorspannungserzeugungsschaltung steuert.

Im Betrieb erzeugt die Bezugsschaltung gemäß Fig. 4 eine nahezu temperaturinvariante Bezugsspannung V _{REF 0} auf dem Leiter 55, die sich in Abhängigkeit von bestimmten Prozeßparametern oder Herstellungsparametern verändert. Gemäß der vorliegenden Erfindung wird die Spannung über den Widerstand 115, dessen Widerstandswert bei 1 Kiloohm liegen kann, bezüglich der Temperatur konstantgehalten, da diese der Differenz der Spannungen zwischen den Emittern der Transistoren 117 und 118 entspricht, wobei diese Spannungsdifferenz durch die Differenz der Stromdichten in diesen Transistoren bestimmt wird. Dies führt dazu, daß der Strom durch den Nickelchromwiderstand 115 ebenfalls temperaturinvariant ist. Der Widerstand 115 erscheint daher für den Widerstand 114 und den Transistor 117 als Konstantstromquelle, obwohl es nicht wesentlich ist, daß diese Stromquelle konstant ist.

Die Spannung über den Nickelchromwiderstand 114 hat die gleiche Temperaturvariation wie die Basis-Emitter- Spannung des Transistors 117. Der Widerstandswert des Widerstandes 114 ist aufgrund der Tatsache, daß er aus Nickelchrom besteht, temperaturinvariant. Der Strom durch den Widerstand 114 hat daher die gleiche Abhängigkeit von der Temperatur wie der Spannungswert V _BE des Transistors 117, d. h. beträgt ungefähr -3,300 Teile pro Million pro °C. Unter der Annahme, daß der Basestrom der Transistoren 117 und 118 und der Gatestrom des MOSFET 121 vernachlässigbar sind, kann nachgewiesen werden, daß die Bedingung für den Spannungswert V _{REF 0} als temperaturinvarianter Wert durch folgende Gleichung gegeben ist:

(+6000) (I) (R 1) + (-3,300) (I) (R 1+R 2) = 0.

Dies führt zu folgender Gleichung:

R 1/(R 1+R 2) = 3,300/6000.

Der Betrieb der Schaltung gemäß Fig. 4 kann intuitiv dadurch verstanden werden, daß man von der Erkenntnis ausgeht, daß die Bezugsspannung V _{REF 0} gleich dem Spannungswert V _CC minus der Summe der Spannungsabfälle über die Widerstände R 1 und R 2 ist. Da R 2 temperaturinvariant ist, hat die Spannung über den Widerstand R 2 eine negative Variation bezüglich der Temperatur. Die Veränderung im Spannungsabfall über den P-Senken-Halbleiterwiderstand R 1 ist positiv, da der positive Temperaturkoeffizient des Widerstandes R 1 größer ist als der negative Temperaturkoeffizient des Stromes, der durch diesen fließt. Die Werte von R 1 und R 2 können daher derart gewählt werden, daß die positive Temperaturvariation des Spannungsabfalls über R 1 genau die negative Temperaturvariation in dem Spannungsabfall über den Widerstand R 2 beseitigt. Obwohl eine genaue mathematische Analyse zeigt, daß Effekte der zweiten Größenordnung vorliegen, die ein Anwachsen des Wertes V _{REF 0} bei Temperaturanstieg bedingen, ist die Schaltung gemäß Fig. 4 für den in der vorliegenden Anmeldung beschriebenen DAW ausreichend.

Die Schaltung gemäß Fig. 4 erzeugt eine temperaturinvariante Bezugsspannung ohne Verwendung einer komplizierten Bandabstandsschaltung, die nicht auf einfache Weise mit einem üblichen Herstellungsverfahen für integrierte CMOS-Schaltungen hergestellt werden kann, in der lediglich Widerstände, N-Kanal-MOSFETS, P-Kanal- MOSFETS und NPN-Transistoren mit Kollektoren, die im Substrat der integrierten Schaltung ausgebildet sind, einfach herstellbar sind (laterale NPN-Transistoren werden für unzureichend gehalten, um übliche Bandabstandsschaltungen herzustellen, die anderenfalls verwendet werden könnten).

Bei den oben angegebenen Widerstandswerten in der Tabelle 1 liegt der Wert V _{REF 0} bei ungefähr 2,5 V unterhalb V _CC .

Die nachfolgende Tabelle zeigt die Werte der verschiedenen Komponenten der temperaturinvarianten Bezugsschaltung 54.
WiderstandKiloohm

11135,3 1139,04 1146,33 1151,5 1164 12218,46 126 A36

Nachfolgend wird die Bezugsverstärkerschaltung 56 in Fig. 1 detailliert unter Bezugnahme auf Fig. 5 beschrieben. Die Leiter 55 und 57 stellen positive und negative Eingänge der Differentialeingangsstufe dar. Die Drain-Elektrode des Ausgangs des N-Kanal-MOSFET 134 ist mittels eines Leiters 62 A an einen Bond-Kontakt 133 angeschlossen. Die Source dieses MOSFET ist an Masse angeschlossen. Der Leiter 135 ist an das Drain des P- Kanal-Stromspiegel-Steuerungs-MOSFET angeschlossen und ist ferner an die Vorspannungs-Generatorschaltung angeschlossen, um geeignet skalierte Konstantströme in den Stromspiegelschaltungen zu erzeugen, die in Fig. 3C gezeigt sind.

Ein äußerer Rückkopplungswiderstand 58 mit einem Widerstandswert R _{F 1} von 2,6 Kiloohm liegt zwischen V _CC und dem Leiter 57. Der Leiter 57 ist zum negativen Eingang des Bezugsverstärkers 56 rückgekoppelt und ist gleichfalls am Widerstand 61 angeschlossen, der einen Wiederstandswert R _{F 2} von 1 Kiloohm hat. Der andere Anschluß des R _{F 2}-Widerstandes 61 ist an einen entsprechenden Bondkontakt 132 angeschlossen. Das Bezugszeichen 129 bezeichnet einen Drahtbondwiderstand mit ungefähr 0,1 Ohm zwischen dem Bondkontakt 132 und dem Leiter 62 eines äußeren Kondensators 127, an dem die Bezugsspannung V _REF erzeugt wird. Der andere Anschluß des äußeren Kondensators 127 wird durch zwei Drahtbondwiderstände 127 A und 128 A gegenüber V _CC angeschlossen. Diese "doppelte Bondverbindung" des oberen Anschlusses des Kondensators 127 erzeugt einen äquivalenten Bondwiderstandswert von 0,05 Ohm im Gegensatz zu dem Widerstandswert mit 0,1 Ohm bei einer "einzigen Bondverbindung". Eine getrennte Drahtbondverbindung zwischen dem Bondkontakt 133 und dem Leiter 62 hat einen zweiten Drahtbondwiderstand 131 mit 0,1 Ohm. Drahtbondkontakte 132 und 133 sind an getrennte Leiter eines Paketes angeschlossen, welche daraufhin zusammen auf einer gedruckten Schaltungsplatine angeschlossen sind. Der untere Anschluß des Kondensators 127 ist an diesen Punkt angeschlossen.

Hier sei angemerkt, daß der Bezugsverstärker 56 eine hohe Verstärkung und eine niedrige Ausgangsimpedanz über einen zweiten Frequenzbereich benötigt, um große Stromspitzen zu absorbieren, die auf dem V _REF -Leiter 62 auftreten können. Die große Kapazität 127 führt diese Funktion aus, jedoch kann sie ebenfalls einen Pol erzeugen, der zu einer Verstärkerinstabilität führt, wenn der Verstärker intern kompensiert ist. Gemäß der vorliegenden Erfindung bleibt der Verstärker intern unkompensiert, und der Kondensator 127 wird sowohl zum Absorbieren von Spitzenwerten als auch zum Ausführen einer Kompensation mit offener Regelschleife für den Verstärker verwendet. Der dominante Pol des Verstärkers wird dann durch die Ausgangsimpedanz bei offener Regelschleife des Verstärkers und dem großen äußeren Kondensator 127 gebildet. Um genau den Ort des dominanten Poles zu steuern, werden Widerstände RF 1 und RF 2 gewählt, um die gewünschte Ausgangsimpedanz zu erzeugen.

Die Kapazität des äußeren Kondensators 127 ist derart groß, daß der Drahtbondwiderstand mit 0,1 Ohm in Reihe hierzu einen Nullwert bei Frequenzen erzeugt, die ausreichend niedrig sind, so daß eine Verstärkerinstabilität auftritt. Gemäß der vorliegenden Erfindung erhöht die oben beschriebene Verbindung der Drahtbondwiderstandswerte die Frequenz, bei der eine Nullstelle auftreten kann, so daß entsprechende Instabilitäten vermieden werden. Man hat herausgefunden, daß bei Nichtverwendung der oben beschriebenen Bond-Technik, d. h. wenn der Leiter 62 direkt an die Drainelektrode des N-Kanal-MOSFET 134 angeschlossen ist, eine erhebliche Verschlechterung in der Hochfrequenzantwort der Schaltung auftritt. Man hat herausgefunden, daß dies an dem 0,1 Ohm-Drahtbondwiderstand des äußeren Kondensators 127 liegt.

Die Wirkung der getrennten Drahtbondverbindungen von dem Leiter 62 zu den Bondkontakten 132 und 133 liegt darin, daß ein Aufscheinen des 0,1 Ohm-Drahtbondwiderstandes zwischen dem Leiter 62 und dem äußeren Kondensator 127 mit 10 Mikrofarad verhindert wird, wodurch es möglich wird, die Nullstelle in der Niederfrequenzantwort der Bezugsverstärkerschaltung 56 zu erzeugen. Insbesondere tritt dies auf, da der 0,1-Ohm-Widerstand des Drahtbondwiderstandes 131 in Reihe zu dem erheblich größeren Reihenwiderstand des N-Kanal-MOSFET 134 erscheint, der in seiner gesättigten Betriebsart betrieben wird und sehr nahe an eine ideale Stromquelle herankommt. In ähnlicher Weise wird der 0,1-Ohm-Bondwiderstand 129 mit dem 1-Kiloohm-Rückkopplungs-Widerstand R _{F 2} des Widerstandes 61 "zusammengefaßt" und hat einen sehr geringen Einfluß auf die Verstärkung oder Frequenzantwort des Bezugsverstärkers 56. Im Effekt wurde der Schaltungsknotenpunkt, der die Nullstelle in der Frequenzantwort des Verstärkers 56 festlegt, von dem Leiter 62 A innerhalb des den Verstärker 56 enthaltenen Schaltungsbereiches nach außen verlegt, d. h. zu dem äußeren Knoten 56. Auf diese Weise wurde ungefähr die Hälfte des Drahtbondwiderstandes beseitigt, was dazu führt, daß die Nullstelle an einem Punkt auftritt, der frequenzmäßig eine Oktave höher liegt. Durch Erzeugung der doppelten Bondverbindung von dem oberen Anschluß des Kondensators 127 zu dem V _CC -Leiter und durch Verminderung des Widerstandswertes von 0,1 Ohm auf 0,05 Ohm wird die Nullstelle um eine weitere Oktave in der Frequenz verschoben.

Durch diese Maßnahmen wurde ein Anschluß des sehr großen äußeren Kondensators an den Ausgang des Operationsverstärkers ohne Zerstörung der Frequenzantwort erreicht. Dieser Anschluß einer Ausgangsstufe der Klasse A, bei der der Ausgangswiderstand also ein Rückkopplungswiderstand ist, ermöglicht einen Betrieb mit sehr hohen Ausgangskapazitäten.

In Fig. 3A wird eine abweichende Schaltung zum Erzeugen der Spannung V _REF′ ohne Verwenden der beschriebenen Überwachungsschaltungs-Ausgangsmessung und des Lasertrimmverfahrens gezeigt.

Diese Schaltung arbeitet wirkungsvoll, wenn die Widerstände 104 und 106 gleich sind und wenn die Widerstände 136 und 137 gleich sind, wenn der P-Kanal-MOSFET 103 und der N-Kanal-MOSFET 107 gleiche Geometrieverhältnisse bezüglich der Verhältnisse zwischen den P-Kanal-MOSFETS 75 und den N-Kanal-MOSFETS 74 eines jeden Schalterpaares des Spannungsteiler-Leiternetzwerkes gemäß 2 hat und wenn die Verstärkung des Verstärkers 138 ausreichend hoch ist, um ein Erfassen der Differenz in der Spannung zwischen dem Leiter 105 und der Spannung am Knotenpunkt zwischen den Widerständen 136 und 137 zu ermöglichen.

Bei Audiosystemen mit extrem hoher Klangqualität, bei denen der DAW gemäß Fig. 1 Verwendung findet, mag es bei einigen Anwendern bevorzugt werden, daß "gleichzeitig umgewandelte" Analogausgangsspannungen am rechten und am linken Lautsprecherkanal erzeugt werden. Hierfür werden zwei getrennte DAWs benötigt, die getrennt für den rechten und linken Kanal arbeiten. Gemäß der vorliegenden Erfindung sind auswählbare Betriebsarten vorgesehen, damit die Einheit als DAW für den linken Kanal, als DAW für den rechten Kanal oder als auf Multiplex-Betriebsweise arbeitender Zweikanal-Stereo-DAW arbeitet.

Der 16-Bit-Digital-Analog-Wandler 1 gemäß der vorliegenden Erfindung arbeitet in einer "einzigen DAW-Betriebsart", in der abwechselnde 16-Bit-Serielleingangssignale abwechselnd an den Eingängen der Halteschaltung 9 geladen werden und den Eingängen der 16-Bit-Schalter zugeführt werden, um abwechselnd entsprechende analoge Spannungsschwankungen für die linksseitigen und rechtsseitigen Kanalausgänge zu erzeugen. Der Digital-Analog- Wandler 1 kann sowohl als "DAW für den rechten Kanal" wie auch als "DAW für den linken Kanal" in einem System betrieben werden, in dem simultan Digital-Analog-Wandlungen für die Daten des rechten Kanales und für die Daten des linken Kanales ausgeführt werden.

Fig. 7 zeigt das Logikdiagramm der Modendecoderschaltung 15. Die Art, in der die Modendecoderschaltung 15 arbeitet, kann am besten unter Bezugnahme auf das Zeitdiagramm der Fig. 8A und 8B verstanden werden.

Tabelle 2 zeigt die Betriebsarten der Modendecoderschaltung 15 als Funktion der Modensteuereingänge MODE 1 und MODE 2.

Tabelle 2

Bei der Betriebsart "einzelner DAW" wandelt der DAW 1 alternativ serielle digitale 16-Bit-Datenworte für den rechten Kanal und 16-Bit-Datenworte für den linken Kanal um und führt die sich ergebenden Analogsignale dem Ausgang für den rechten Kanal oder den linken Kanal 42, 53 der Integrations- und Halteschaltungen 38 und 51 zu. Bei der Betriebsart für den "linken Kanal" wird der DAW der vorliegenden Erfindung lediglich verwendet, um 16-Bit- Datenworte für den linken Kanal in analoge Signale umzuwandeln, die daraufhin am Ausgang 42 des Integrations- und Halteverstärkers 38 erzeugt werden. Bei der Betriebsart für den "aufrechten Kanal" wird der DAW gemäß der vorliegenden Erfindung lediglich dazu verwendet, serielle 16-Bit-Datenworte für den rechten Kanal in Analogsignale umzuwandeln, die gleichfalls am Ausgang des Integrations- und Halteverstärkers 38 erzeugt werden. Sowohl in der Betriebsart für den linken wie auch in der Betriebsart für den rechten Kanal wird ein Betrieb des Integrations- und Halteverstärkers 51 für den linken Kanal unterdrückt.

Das L/RCL-Signal ist ein Taktsignal, das anzeigt, ob die vorliegenden Daten an dem Anschluß 2 des DAW zum rechten Kanal oder zum linken Kanal gehören. Das Signal WDCK ist ein Worttakt mit einer ins Negative gehenden Flanke, wenn das letzte Bit des vorliegenden Datenwortes auf den Datenanschluß 2 gebracht ist. Das CK-Signal ist das grundlegende Taktsignal, das zum Synchronisieren der Eingänge L/RCK, WDCK und DATA verwendet wird. RI und RI* sind Integrationssignale für den rechten Kanal, die den Betrieb der Integrations- und Halteverstärker 38 und 51 in Abhängigkeit von der ausgewählten Betriebsart steuern. Die Signale LI und LI* sind Integrationssignale für den linken Kanal, die auf ähnliche Weise den Betrieb der Integrations- und Halteverstärker 51 für den linken Kanal gemäß der ausgewählten Betriebsart steuern.

Fig. 8A zeigt die CK-, WDCK-, L/RCK- und DATA-Eingangssignale, wenn MODE 1- und MODE 2-Signale jeweils "Null" sind. Die Signale FF 1, FF 2 und FF 3, die am Ausgang der Flip-Flops FF 1, FF 2 und FF 3 erzeugt werden (Fig. 7) sind nur synchronisierte Versionen der Signale L/RCK, WDCK und DATA. Der niedrige Pegel bei L/RCK zeigt an, daß die vorliegenden Daten für den rechten Kanal bestimmt sind, während der hohe Pegel dieses Signales L/RCK anzeigt, daß die vorliegenden Daten für den linken Kanal bestimmt sind.

Das INH-Signal unterbricht den Betrieb des Integrations- und Halteverstärkers 51 während der Betriebsart für den linken Kanal und während der Betriebsart für den rechten Kanal, so daß dann, wenn INH gleich "0" ist, eine Unterdrückung der Betriebsweise des Integrations- und Halteverstärkers 51 für den linken Kanal nicht auftritt. Wenn RI gleich "1" ist, ist der Leiter 39 durch das Übertragungsgatter 36 und den Widerstand 24 an den negativen Eingang des Integrations- und Halteverstärkers 38 für den rechten Kanal angeschlossen. Wenn LI hoch ist, ist der Leiter 39 durch das Übertragungsgatter 47 und den Widerstand 25 mit dem negativen Eingang des Integrations- und Halteverstärkers 51 für den linken Kanal verbunden. Die Daten für den rechten Kanal werden abwechselnd umgewandelt und in analoger Form am Ausgang für den rechten Kanal 42 gehalten. Wortdaten für den linken Kanal werden in ähnlicher Art abwechselnd in die analoge Form umgewandelt und am Ausgang 53 für den linken Kanal gehalten.

In der Fig. 8B sind die Signalverläufe CK, WDCK, L/RCK, DATA, FF 1, FF 2 und FF 3 sowohl für die Betriebsart 1,0, als auch für die Betriebsart 1,1 identisch. Die oberen Gruppen von Signalverläufen SCK*, LDCK und RI entsprechen dem Zustand, wenn MODE 1 gleich "1" ist und MODE 2 gleich "0" ist. Die untere Gruppe der Signale SCK*, LDCK und RI entspricht dem Zustand, wenn MODE 1 gleich "1" ist und MODE 2 gleich "1" ist. Bei beiden dieser Moden führt der DAW nur eine einzige Funktion aus, und zwar entweder als DAW für den rechten Kanal oder als DAW für den linken Kanal. Das Signal RI ändert sich bei einer niedrigeren Frequenz als der im Zeitdiagramm gemäß Fig. 8A. Das obere Signal SCK* in Fig. 8B hat einen hohen Pegel mit einer langen Dauer, die einer Verzögerung beim Durchschalten des Datenwortes für den rechten Kanal zu dem negativen Eingang des Integrations- und Halteverstärkers 38 entspricht. Daher geht das RI(R)-Integrationssignal für den rechten Kanal gleichzeitig mit dem RI(L)-Integrationssignal für den linken Kanal sowohl bei der Betriebsart 1,0 wie auch bei der Betriebsart 1,1 in die positive Richtung, so daß die Umwandlung von Daten für den rechten Kanal und von Daten für den linken Kanal gleichzeitig geschieht. Sowohl bei der Betriebsart 1,0, wie auch bei der Betriebsart 1,1 ist das Signal INH "1", so daß das Übertragungsgatter 66 eingeschaltet ist und der Integrations- und Halteverstärker 51 in seiner Betriebsart unterdrückt ist, da lediglich der Integrations- und Halteverstärker 38 für den rechten Kanal verwendet wird.

Nachfolgend wird die Funktion des Pufferverstärkers 43 gemäß Fig. 1 erläutert. Wie bereits erwähnt wurde, sind die CMOS-Übertragungsgatter 36 und 47 während der jeweiligen Zeitdauer für die rechte Integration (RI) und die linke Integration LI) eingeschaltet. Wenn allerdings die CMOS-Übertragungsgatter 36 und 47 ausgeschaltet sind, kann sich die Spannung auf den Leitern 26 und 27 während des "Halte"-Abschnittes des Zyklus ändern, wenn die Integrations- und Halteverstärker 38 und 51 ihre jeweiligen analogen Ausgangsspannungen an den Kondensatoren 41 und 52 halten. Die tritt auf, da das DAW-Leiternetzwerk 23 ein unterschiedliches digitales Wort von dem entgegengesetzten Kanal in eine unterschiedliche Analogspannung auf dem Leiter 39 umwandelt. Wenn daher die nächste Integrationszeit auftritt, entsteht eine große Differenz zwischen den positiven und negativen Eingängen der Integrations- und Halteverstärker 38 oder 51, so daß diese in ihren gesättigten Betriebszustand gehen und eine lange Erholungszeit benötigen. Ein Pufferverstärker 53 verhindert in Verbindung mit den CMOS-Übertragungsgattern 32 und 44 dies, indem der Leiter 26 auf die gleiche Spannung wie der Leiter 37 gebracht wird, wenn das CMOS-Übertragungsgatter 36 eingeschaltet ist. Dies tritt auf, da die positiven und negativen Eingänge des Integrations- und Halteverstärkers 38 das gleiche Potential haben, nämlich das Potential des Leiters 64. Wenn daher des CMOS-Übertragungsgatter 36 während der nächsten Integrationsperiode zurückgeschaltet wird, haben der Leiter 26 und der Leiter 27 im wesentlichen das gleiche Potential wie der Leiter 64, so daß keine Sättigung des Integrations- und Halteverstärkers 38 auftreten wird. Der Betrieb ist ähnlich für CMOS-Übertragungsgatter 44 und 47, den Leiter 27 und den Integrations- und Halteverstärker 51. Eine Schaltung für Realisierung des Pufferverstärkers 43 ist in Fig. 6 dargestellt.

Claims (5)

1. CMOS-Digital-Analog-Wandlerschaltung gekennzeichnet durch folgende Merkmale:

• - ein Widerstands-Spannungsteiler-Leiternetzwerk (23),
• - einen P-Kanal-Bitschalter-MOSFET (75), dessen Drain an einen Anschluß eines Leiterwiderstandes (71), dessen Source an einen ersten Versorgungsspannungsleiter (V _CC ) und dessen Gate an einen Ausgang (77) eines ersten Treibers (84 B) angeschlossen ist,
• - einen N-Kanal-Bitschalter-MOSFET (74), dessen Drain an einen Anschluß des Leiterwiderstandes (71), dessen Source zum Empfangen einer ersten Bezugsspannung (V _REF ) an einen ersten Bezugsspannungsleiter (62) und dessen Gate an den Ausgang eines zweiten Treibers (84 A) angeschlossen ist,
• - eine Bitschalter- Einstellschaltung, mit der die eingeschalteten Widerstandswerte der P-Kanal- und N-Kanal-Bitschalter-MOSFETS (75, 74) aneinander angeglichen werden können, die folgende Schaltungsteile aufweist:
  • -- (a) eine erste Schaltungseinrichtung (87; 88) bis 101) zum Erzeugen einer ersten Bezugsspannung (V _REF ) auf einem zweiten Bezugsspannungsleiter (86), wobei der erste Treiber einen ersten N-Kanal-MOSFET (84 B) aufweist, dessen Source mit dem zweiten Bezugsspannungsleiter (86) und dessen Drain mit dem Ausgang (77) des ersten Treibers verbunden ist; und
  • -- (b) eine zweite Schalteinrichtung (103, 107), die auf die zweite Bezugsspannung (V _REF′ ) anspricht, um einen vorbestimmten Pegel einer Monitorspannung an einem Monitorleiter (105) zu erzeugen, wenn die zweite Bezugsspannung (V _REF′ ) einen Wert hat, der bewirkt, daß die Ausgangsspannung des ersten Treibers den P-Kanal-Bitschalter-MOSFET (75) einschaltet, so daß dessen eingeschalteter Kanalwiderstandswert dem eingeschalteten Kanalwiderstandswert des N- Kanal-Bitschalter-MOSFETs (74) gleicht.

2. Wandlerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Schaltungseinrichtung (87; 88 bis 101) einen einstellbaren Widerstand (91) aufweist, der zwischen dem ersten Versorgungsspannungsleiter und dem zweiten Bezugsspannungsleiter angeschlossen ist, um eine Lasereinstellung des einstellbaren Widerstandes in Reaktion auf die zweite Schaltungseinrichtung (103, 107) zu ermöglichen, bis der vorbestimmte Pegel der Monitorspannung erzeugt wird.

3. Wandlerschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Schaltungseinrichtung folgende Merkmale aufweist:

• (a) einen P-Kanal-Monitor-MOSFET (103), dessen Source an den ersten Leistungsversorgungsspannungsleiter (V _CC ) und dessen Gate an den zweiten Bezugsspannungsleiter (V _REF′ ) angeschlossen ist;
• (b) einen ersten Widerstand (104), dessen erster Anschluß an das Drain des P-Kanal-Monitor-MOSFET (103) und dessen zweiter Anschluß an den Monitorleiter (105) angeschlossen ist;
• (c) einen N-Kanal-Monitor-MOSFET (107), dessen Source an den ersten Bezugsspannungsleiter (V _REF ) und dessen Gate an den ersten Versorgungsspannungsleiter (V _CC ) angeschlossen ist; und
• (d) einen zweiten Widerstand (106), dessen erster Anschluß an den Monitorleiter (105) und dessen zweiter Anschluß an das Drain des N-Kanal-Monitor- MOSFET (107) angeschlossen ist.

4. Schaltung zum Erzeugen einer temperaturinvarianten Bezugsspannung, gekennzeichnet durch folgende Merkmale:

• (a) erste und zweite Transistoren, die jeweils eine Basis, einen Kollektor und einen Emitter haben und eine Einrichtung aufweisen, um ihre Basen miteinander zu verbinden;
• (b) eine Einrichtung zum Erzeugen unterschiedlicher Emitterstromdichten in dem ersten und zweiten Transistor, um dadurch unterschiedliche V _BE -Spannungen zu erzeugen, die die gleichen Temperaturveränderungen haben,
• (c) einen ersten Widerstand, der keine Temperaturveränderung hat, und eine Einrichtung zum Anschließen des ersten Widerstandes zwischen den Emittern des ersten und zweiten Transistors, um dadurch einen ersten Strom zu erzeugen, der temperaturinvariant ist und durch den ersten Widerstand fließt;
• (d) einen zweiten Widerstand, der temperaturinvariant ist und zwischen der Basis und dem Emitter des ersten Transistors angeschlossen ist, wodurch die Spannung über den zweiten Widerstand und somit ein zweiter Strom, der durch den zweiten Widerstand fließt, eine negative Temperaturveränderung haben, die einer negativen Temperaturveränderung der V _BE - Spannung des ersten Transistors entspricht;
• (e) einen dritten Widerstand, der temperaturinvariant ist und zwischen der Basis des ersten Transistors und einem Versorgungsspannungsleiter angeschlossen ist, so daß der zweite Strom durch den dritten Widerstand fließt, wobei die Spannung über den dritten Widerstand die gleiche Temperaturveränderung wie der zweite Strom hat; und
• (f) einen vierten Widerstand, der in Reihe zu dem dritten Widerstand zwischen der Basis des ersten Transistors und der Versorgungsspannung angeschlossen ist, so daß der zweite Strom durch den vierten Transistor fließt, wobei die Größe der positiven prozentualen Temperaturveränderung des vierten Transistors die Größe der negativen prozentualen Temperaturveränderung des zweiten Stromes übertrifft, die positive Temperaturveränderung der Spannung über den vierten Widerstand durch die negative Temperaturveränderung der Spannung über den dritten Widerstand aufgehoben wird, so daß eine Bezugsspannung an dem Kontenpunkt zwischen dem zweiten und dritten Widerstand temperaturinvariant ist.

5. Schaltung zum Erzeugen einer temperaturinvarianten Bezugsspannung, gekennzeichnet durch folgende Merkmale:

• (a) eine Einrichtung zum Erzeugen eines ersten Stromes;
• (b) einen ersten Widerstand, dessen Widerstandswert temperaturinvariant ist;
• (c) eine Einrichtung zum Anlegen einer V _BE -Spannung an den ersten Transistor über den ersten Widerstand, die bewirkt, daß ein erster Strom aus einem ersten Leiter, der an dem Emitter des ersten Transistors angeschlossen ist und an eine Klemme des ersten Widerstandes angeschlossen ist, fließt, wodurch ein zweiter Stromfluß durch den ersten Widerstand bewirkt wird, wobei der zweite Strom eine negative Temperaturveränderung von V _BE des ersten Transistors hat;
• (d) zweite und dritte Widerstände, die in Reihe zwischen einem Versorgungsspannungsleiter und der Basis des ersten Transistors angeschlossen sind, wobei einer aus dem zweiten und dritten Widerstand an den Versorgungsspannungsleiter angeschlossen ist und der andere an die Basis des ersten Transistors angeschlossen ist, wobei der Widerstandswert des zweiten Widerstandes temperaturinvariant ist, wobei der Widerstandswert des dritten Widerstandes eine positive prozentuale Temperaturvariation hat, dessen Größe die Größe der prozentualen Temperaturvariation des zweiten Stromes übersteigt; und
• (e) eine Einrichtung, die bewirkt, daß der zweite Strom gleichzeitig durch den zweiten und dritten Widerstand fließt, wobei die Widerstandswerte des zweiten und dritten Widerstandes eine Größe haben, die bewirkt, daß die prozentuale Temperaturveränderung in dem Spannungsabfall über den dritten Widerstand genau die prozentuale Temperaturveränderung in dem Spannungsabfall über den zweiten Widerstand aufhebt, wodurch eine temperaturinvariante Bezugsspannung an der Basis des ersten Transistors erzeugt wird.