DE3826254C2 - Teilbereich-Analog-/Digitalwandler mit gemultiplexter Eingangsverstärker-Isolationsschaltung zwischen Subtraktionsknotenpunkt und LSB-Codierer - Google Patents

Description

Die Erfindung bezieht sich auf einen Teilbereich-Analog-/ Digitalwandler gemäß dem Oberbegriff des Patentanspruchs 1 mit einer FET-Isolationsschaltung zwischen Subtraktionskno­ tenpunkt und LSB-Codierer. Insbesondere bezieht sich die Erfindung auf einen solchen Teilbereich-Analog-/Digital­ wandler, der eine sehr hohe Arbeitsgeschwindigkeit auf­ weist und dessen Genauigkeit dadurch verbessert wird, daß einerseits ein genaueres Restsignal erhalten und ein Rest­ signalverstärker vor Übersteuerung geschützt wird.

Ein konventioneller Teilbereich-Analog-/Digitalwandler mit FET-Isolationsschaltung zwischen Subtraktionsknotenpunkt und LSB-Codierer ist bereits in der US-PS 46 86 511 be­ schrieben.

Es gibt drei Typen von Hochgeschwindigkeits-ADCs (Analog- Digital-Converters), zu denen auch ein Teilbereich-Analog-/ Digitalkonverter gehört. ADCs, bei denen eine aufeinander­ folgende Annäherung erfolgt, weisen einen einfachen Aufbau und eine hohe Genauigkeit auf, besitzen jedoch sehr geringe Umwandlungszeiten, und zwar aufgrund des seriell ablaufen­ den Umwandlungsprozesses. Bei einem Analog-/Digitalwandler mit 12 Bit Auflösung, bei dem die Annäherung aufeinander­ folgend durchgeführt wird, liegen die Umwandlungszeiten ty­ pischerweise im Bereich von etwa 0,6 µs bis 1 µs. Auf der anderen Seite besitzen ADCs vom "Flash-Konverter-Typ" (Schnellwandler) sehr kurze Umwandlungszeiten aufgrund des Operationszyklus. Die hohe Geschwindigkeit wird allerdings nur auf Kosten einer komplexeren Schaltungsstruktur er­ reicht. Flashkonverter mit 8 Bit Auflösung und Umwandlungs­ raten bei etwa 100 MHz bilden zur Zeit die Grenze im Hin­ blick auf integrierte Schaltungstechnologie. Analog-/Digi­ talwandler (ADCs) vom Teilbereich-Typ bilden einen Kompro­ miß zwischen den Schnellcodierern und den ADCs mit aufein­ anderfolgender Annäherung. Ein typischer Teilbereich-ADC ist der bei 10 MHz arbeitende 12 Bit Teilbereich-Analog-/ Digitalwandler von Analog Devices Corporation, Modell Nr. CAV-1210. Teilbereich-Analog-/Digitalwandler verwenden ty­ pischerweise eine Abtast- und Halteschaltung (sample and hold circuit) oder eine Nachsteuer- und Halteschaltung (track and hold circuit), um eine Abtastspannung zu erzeu­ gen, die durch einen MSB (most significant bit) Flashcodie­ rer (Schnellcodierer) codiert wird, um ein MSB-Wort zu er­ zeugen (most significant bit word). Das MSB-Wort wird vor­ übergehend in einem Speicher gespeichert. Der abgetastete Analogeingang wird weiterhin über eine Verzögerungsschal­ tung nach vorn übertragen, und zwar zu einem Summierungs­ knotenpunkt (der auch als Subtraktionsknotenpunkt bezeich­ net werden kann). Das MSB-Wort wird dann einem Digital-/ Analogwandler (DAC), der eine hohe Genauigkeit aufweist, zugeführt, um eine hochgenaue analoge Größe zu erzeugen, die das MSB-Wort repräsentiert. Diese analoge Größe wird dann von dem nach vorn geführten Analogeingang subtrahiert, um ein Restsignal zu erhalten. Das Restsignal wird ver­ stärkt und zu einem LSB (letztes signifikantes Bit) Flash­ codierer (Schnellcodierer) geliefert. Das LSB-Wort (letztes signifikantes Bitwort) vom LSB-Flashcodierer und das zuvor erwähnte MSB-Wort werden mittels einer digitalen Fehlerkor­ rekturschaltung miteinander kombiniert, um ein gewünschtes digitales Ausgangswort zu bilden.

Die zur Zeit besten Teilbereich-ADCs weisen allerdings eine Reihe von Nachteilen auf. Sie sind sehr teuer und kosten etwa 2500 $ im Falle einer bei 10 MHz arbeitenden 12 Bit- Einrichtung. Ferner sind sie relativ groß und benötigen auf einer gedruckten Schaltungskarte etwa einen Platz von 35 Quadratinch. Ihre Genauigkeit ist wahrscheinlich kleiner als ihre 12 Bit-Auflösung, während ihre Zuverlässigkeit im Grenzwertbereich bei etwa 10 MHz relativ klein ist. Ferner müssen relativ viele externe Potentiometer individuell ein­ gestellt werden, um eine vernünftige Umwandlungsgenauigkeit zu erzielen. Diese Potentiometer tragen ebenfalls zur Ko­ stenerhöhung und zur schlechteren Bedienbarkeit des Teilbe­ reich-ADCs bei. Die Einstellung der externen Potentiometer bei einer Temperatur gewährleistet allerdings noch nicht einen störungsfreien Betrieb bei anderen Temperaturen.

Der herkömmliche Teilbereich-ADC muß daher noch in vieler­ lei Weise verbessert werden. Der Weg dorthin war bis jetzt allerdings völlig unklar. Es wurden viele Verbesserungen vorgeschlagen, insbesondere im Hinblick auf die Abtast- und Halteschaltung oder die Nachsteuer- und Halteschaltung, im Hinblick auf die Flashcodierer (Schnellcodierer), bezüglich verschiedener Kombinationen der "Breiten" für die Ausgänge des MSB-Schnellcodierers und des LSB-Schnellcodierers, Ver­ besserungen im Zusammenhang mit der Übersteuerung des Rest­ verstärkers sowie weitere Techniken und Verbesserungen be­ züglich der digitalen Fehlerkorrekturschaltung zur Rekon­ struktion des MSB-Worts und des LSB-Worts zwecks Erzeugung eines genauen digitalen Ausgangsworts mit gewünschter Auf­ lösung und Genauigkeit.

Die in einem Teilbereich-Analog-/Digitalwandler vorhandene Abtast- und Halteschaltung muß sehr genau sein. Typischer­ weise enthält eine derartige Abtast- und Halteschaltung (oder Nachsteuerungs- und Halteschaltung) eine Diodenbrüc­ kenschaltung (Schaltdioden-Abtastbrücke), die gegenüber dem analogen Eingangssignal durch einen hochgenauen Eingangs­ puffer mit offener Schleife (offene Regelschleife) isoliert ist. Ein Abtastkondensator ist mit dem Ausgang der Dioden­ abtastbrücke verbunden, die in Antwort auf einen "Abtastbe­ fehl" zu arbeiten beginnt, wobei der Ausgang der Diodenab­ tastbrücke einem Eingang eines zweiten Hochgeschwindig­ keitspuffers zugeführt wird. Typischerweise liegt die Aus­ gangsimpedanz einer Abtast- und Halteschaltung des oben be­ schriebenen Typs in einem Teilbereich-Analog-/Digitalwand­ ler bei etwa 5 Ohm, was z. B. für die von Analog Devices Corporation gefertigte Nachsteuerungs- und Halteschaltung HTS0010 gilt. Die Verstärkung der Nachsteuerungs- und Hal­ teschaltung wird durch ein externes Potentiometer einge­ stellt.

Der Erfindung liegt die Aufgabe zugrunde, einen verbesser­ ten Teilbereich-Analog-/Digitalwandler zu schaffen, der ei­ ne hohe Arbeitsgeschwindigkeit und eine hohe Genauigkeit aufweist.

Die Lösung der gestellten Aufgaben findet sich im kenn­ zeichnenden Teil des Patentanspruchs 1. Vorteilhafte Ausge­ staltungen der Erfindung sind den Unteransprüchen zu ent­ nehmen.

Nach einem bevorzugten Ausführungsbeispiel der Erfindung enthält ein Hochgeschwindigkeits-Teilbereich-Analog-/Digi­ talwandler, der eine hohe Genauigkeit und eine hohe Auflö­ sung aufweist, einen MSB (most significant bit) Flashcodie­ rer (Schnellcodierer) oder Analog-/Digitalwandler, dessen Ausgänge mit den Eingängen eines Digital-/Analogwandlers verbunden sind, der eine höhere Genauigkeit als die Auflö­ sung des Digitalworts aufweist, in welches der Analog­ eingang umgewandelt wird, einen Restverstärker mit ersten und zweiten gemultiplexten Differentialeingangsstufen (bzw. Differenzeingangsstufen), die auf ein Verstärker-Enable- Steuersignal ansprechen, wobei die erste gemultiplexte Dif­ ferentialeingangsstufe den Analogeingang des MSB-Schnellco­ dierers und den Ausgang des Digital-/Analogwandlers emp­ fängt, während die Eingänge der zweiten gemultiplexten Dif­ ferentialeingangsstufe einerseits mit Erde und andererseits mit dem Ausgang des Restverstärkers gekoppelt sind, sowie einen LSB (last significant bit) Flashcodierer (Schnellco­ dierer) oder Analog-/Digitalwandler. Beim obigen Ausfüh­ rungsbeispiel nach der Erfindung erzeugt sowohl der MSB- Schnellcodierer als auch der LSB-Schnellcodierer jeweils einen 7 Bit-Ausgang, wobei die beiden Ausgänge zu einer di­ gitalen Fehlerkorrekturschaltung geliefert und dort verrie­ gelt werden. Die letzten signifikanten 7 Bits und die si­ gnifikantesten 7 Bits, die jeweils durch den LSB-Schnellco­ dierer und durch den MSB-Schnellcodierer erzeugt worden sind, werden zusammengefügt bzw. addiert, um ein 12 Bit- Ausgangswort zu erhalten, das den Analogeingang zum Teilbe­ reich-Analog-/Digitalwandler repräsentiert. Die gemulti­ plexten Differentialeingangsstufen verhindern eine Über­ steuerung des Restverstärkers und erlauben eine direkte Übertragung der analogen Eingangsspannung nach vorn, so daß auf diese Weise Ungenauigkeiten, die im Zusammenhang mit den sonst verwendeten Verzögerungsschaltungen beim Stand der Technik auftreten, vermieden werden. Auch läßt sich der Teilbereich-Analog-/Digitalwandler nach der vorliegenden Erfindung leichter als integrierte Schaltung in einem Fest­ körperchip realisieren, da die in Fig. 1 der US-PS 46 86 511 beschriebene Feldeffekttransistor-Restverstärker-Schal­ tungseinrichtung nicht mehr verwendet zu werden braucht.

Die Zeichnung stellt ein Ausführungsbeispiel der Erfindung dar. Es zeigen:

Fig. 1 ein Blockdiagramm eines Teilbereich-Analog-/Digi­ talwandlers (subranging analog-to-digital conver­ ter) nach der Erfindung,

Fig. 2 ein Diagramm mit verschiedenen Wellenformen, die beim Betrieb der in Fig. 1 gezeigten Schaltung auftreten,

Fig. 3 ein Schaltungsdiagramm eines Teils des Teilbe­ reich-Analog-/Digitalwandlers nach Fig. 1,

Fig. 4 ein Blockdiagramm eines gemultiplexten Eingangs­ differenzverstärkers (Eingangsdifferentialverstär­ ker), der anstelle der in Fig. 1 mit der gestri­ chelten Linie 300 eingegrenzten Schaltung verwen­ det werden kann, und

Fig. 4A ein detaillierteres Schaltdiagramm der in Fig. 4 gezeigten Schaltung.

In Fig. 1 ist mit dem Bezugszeichen 1 ein "modularer" Teil­ bereich-12 Bit-Analog-/Digitalwandler (ADC) bezeichnet, der bei einer Rate bzw. Geschwindigkeit von 10 MHz sehr genau arbeitet. Der 12 Bit-ADC 1 enthält eine Abtast- und Halte­ schaltung 3, die ein analoges Eingangssignal 2 abtastet und den abgetasteten analogen Eingang sehr genau verarbeitet, um eine stabile "abgetastete" Ausgangsspannung am Leiter 15 zu erhalten. Die abgetastete Ausgangsspannung wird an einen Analogeingang eines 7 Bit-Schnellcodierers (7 bit flash en­ coder) 17 gelegt, der z. B. ein 7 Bit-Analog-/Digitalwand­ ler ist.

Der Schnell- bzw. Flashcodierer 17 wird nachfolgend als "MSB-Schnellcodierer" 17 bezeichnet. Er erzeugt einen 7 Bit-Digitalausgang, und zwar in Abhängigkeit eines MSB- Strobesignals, das auf einem Leiter 77 mit Hilfe einer Zeitsteuerschaltung 75 erzeugt wird. Der 7 Bit-Digitalaus­ gang des MSB-Schnellcodierers 17 wird an einen 7 Bit-Digi­ tal-/Analogwandler (DAC) 36 gelegt, der eine Genauigkeit von 14 Bit aufweist.

Das durch den DAC 36 am Knotenpunkt 38 erzeugte, hochgenaue Analogsignal wird von der abgetasteten Spannung subtra­ hiert, die am Leiter 15 erzeugt wird, wobei das Ergebnis durch einen Breitband-Operationsverstärker 43 verstärkt wird, um ein Analogsignal 46 zu erhalten, das an den Analogeingang eines zweiten Schnellcodierers 48 gelegt wird. Dieser zweite Schnell- bzw. Flashcodierer 48 wird nachfolgend als "LSB Schnellcodierer" 48 bezeichnet.

Der 7 Bit-Ausgang vom MSB-Schnellcodierer 17 und der 7 Bit- Ausgang vom LSB-Schnellcodierer 48 werden an geeignete Ein­ gänge einer digitalen Fehlerkorrekturschaltung 61 angelegt, die die beiden 7 Bit-Ausgänge miteinander kombiniert, um einen 12 Bit-Digitalausgang 72 zu erzeugen, der präzise den Wert des abgetasteten analogen Eingangssignals repräsen­ tiert.

Die Abtast- und Halteschaltung 3 enthält einen Eingangspuf­ fer 4, dessen Ausgang mit einer konventionellen Diodenbrüc­ kenschaltung 5 verbunden ist. Der Eingabepuffer 4 kann ir­ gendeine geeignete Hochgeschwindigkeits-Offenschleifen-Puf­ ferschaltung sein, z. B. die Schaltung HA-5033 von Harris Semiconductor, Inc. Die Diodenbrückenschaltung 5 verbindet vier Hot-Carrier-Dioden 5A, 5B, 5C und 5D (Heiß-Ladungsträ­ ger-Dioden) in der in Fig. 1 dargestellten Weise mit den Leitern 6, 9, 7 und 11. Ein Abtast- und Haltegatter-Strobe­ signal wird über eine Leitung 16 an den Eingang einer In­ verter-/Pufferschaltung 8 gelegt, deren invertierender und nichtinvertierender Ausgang jeweils mit den Leitern 9 und 11 verbunden sind.

Ein Ausgangsknotenpunkt 7 der Diodenbrückenschaltung 5 ist mit einem Anschluß eines 40 Picofarad-Abtastkondensators 6 verbunden, dessen anderer Anschluß geerdet ist. Weiterhin ist der Leiter 7 der Diodenbrückenschaltung 5 mit einem nichtinvertierenden Eingang eines sehr genau arbeitenden Operationsverstärkers 2 verbunden, der eine hohe Verstär­ kung und eine hohe Bandbreite aufweist. Der Ausgang des Operationsverstärkers 2 ist mit dem Leiter 15 verbunden. Der Leiter 15 ist über einen Rückkopplungswiderstand 14 mit dem invertierenden Eingang des Operationsverstärkers 2 ver­ bunden. Dieser invertierende Eingang ist weiterhin über ei­ nen Widerstand 13 geerdet.

Die Abtast- und Halteschaltung 3 enthält eine Kombination aus einem Regelverstärker 2 (Operationsverstärker 2 mit ge­ schlossener Regelschleife) und der konventionellen Dioden­ brückenschaltung 5. Üblicherweise werden Offenschleifen- Puffer statt Operationsverstärker mit geschlossenem Regel­ kreis verwendet, um den Abtastkondensator gegenüber dem Ausgang einer Abtast- und Halteschaltung zu puffern, wenn eine sehr genaue Abtastung eines analogen Eingangs erfor­ derlich ist. Dies liegt daran, daß bisher keine Operations­ verstärker zur Verfügung standen, die eine hinreichend hohe Genauigkeit, Stabilität, Geschwindigkeit, Bandbreite und Eingangsimpedanz aufwiesen.

Der MSB-Schnellcodierer 17 enthält zwei 6 Bit-Schnellcodie­ rerschaltungen 21 und 22, von denen jede ein SDA5200- Schnellcodierer von Siemens sein kann. Die Analogeingänge einer jeden 6 Bit-Schnellcodiererschaltung 21, 22 sind über einen gemeinsamen Leiter 20 mit zwei 100 Ohm-Widerständen 18 und 19 verbunden. Der gegenüberliegende bzw. andere An­ schluß des Widerstands 19 ist geerdet, während der gegen­ überliegende bzw. andere Anschluß des Widerstands 18 mit dem Leiter 15 verbunden ist.

Der positive Referenzeingang des 6 Bit-Schnellcodierers 21 ist über einen Leiter 24 mit dem Ausgang eines gewöhnlichen Operationsverstärkers 25 verbunden. Der positive Eingang des Operationsverstärkers 25 ist mit jeweils einem Ende ei­ nes Widerstands 26 und eines Widerstands 27 verbunden. Das andere Ende des Widerstands 27 ist geerdet. Ferner ist das andere Ende des Widerstands 26 über einen Leiter 34 mit dem Ausgang einer 10 V Referenzschaltung 35 verbunden, die eine 10 V Referenzspannung an den Leiter 34 abgibt. Der negative Eingang des Operationsverstärkers 25 ist mit dem Leiter 24 verbunden. Der negative Referenzeingang des 6 Bit-Schnell­ codierers 21 ist über einen Leiter 30 mit dem positiven Re­ ferenzeingang des 6 Bit-Schnellcodierers 22 verbunden. Der negative Referenzeingang des 6 Bit-Schnellcodierers 22 ist über einen Leiter 31A mit dem Ausgang eines gewöhnlichen Operationsverstärkers 31 verbunden, dessen positiver Ein­ gang geerdet ist. Der negative Eingang des Operationsver­ stärkers 31 ist über einen Widerstand 33 mit dem Ausgangs­ leiter 31A verbunden. Der Operationsverstärker 25 reduziert die durch die 10 V Referenzschaltung 35 erzeugte 10 V Refe­ renzspannung am Leiter 34 auf etwa +0,625 V, wobei diese reduzierte Spannung an den positiven Referenzeingang des 6 Bit-Schnellcodierers 21 gelegt wird. Der Operationsverstär­ ker 31 invertiert diese +0,625 V Referenzspannung, um eine Referenzspannung von etwa -0,625 V zu erzeugen, die an den negativen Referenzeingang des 6 Bit-Schnellcodierers 22 ge­ legt wird. Der negative Eingang des Operationsverstärkers 31 ist ferner über einen Widerstand 32 mit dem Leiter 24 verbunden.

Ein Fehlereinstellwiderstand 28 liegt zwischen dem Leiter 24 und dem Leiter 30. Ein zweiter Fehlereinstellwiderstand 29 liegt zwischen dem Leiter 30 und dem Leiter 31A. Der Sinn der Fehlereinstellwiderstände 28 und 29 liegt darin, in Kombination mit den Widerständen 26, 27, 32 und 33 ein positives Fehlersignal den Ausgangsreferenzspannungspegeln zu überlagern, die durch die Operationsverstärker 25 und 31 sowie auf dem Leiter 30 erzeugt werden, so daß die digitale Fehlerkorrekturschaltung 75 keine negativen digitalen Zahlen zu verarbeiten braucht. Dies wird nachfolgend im einzelnen näher beschrieben.

Der Ausgang des 7 Bit-DAC 36, dessen Schaltungsaufbau in Fig. 3 gezeigt ist, ist über einen Subtraktionsknotenpunkt 38 und einen 200 Ohm-Widerstand 37 mit dem Leiter 15 am Ausgang der Abtast- und Halteschaltung 3 verbunden. Der Subtraktionsknotenpunkt 38 ist ferner mit dem Drain-An­ schluß eines MOS Feldeffekttransistors 39 verbunden (MOS FET 39). Der Gateanschluß des MOSFET 39 ist mit dem Ausgang eines invertierenden Puffers 41 verbunden, dessen Eingang mit dem Gateanschluß eines MOS-Feldeffekttransistors 40 verbunden ist. Der Sourceanschluß des MOSFET 40 ist geer­ det. Der Drainanschluß des MOSFET 40 ist mit dem Sourcean­ schluß des MOSFET 39 und mit einem Leiter 42 verbunden. Der Leiter 42 ist mit dem positiven Eingang eines Breitband- Operationsverstärkers 43 verbunden, dessen Ausgang mit ei­ nem Leiter 46 verbunden ist. Der negative Eingang des Ope­ rationsverstärkers 43 ist über einen Rückkopplungswider­ stand 45 mit dem Leiter 46 und ferner über einen Widerstand 44 mit Erde verbunden. Der Verstärker 43 weist eine Ver­ stärkung von 32 auf.

Der Eingang des invertierenden Puffers 41 ist ferner mit einer Leitung 76 verbunden, auf der ein Verstärker-Enable­ signal erscheint, das durch die Zeitsteuerschaltung 75 er­ zeugt wird. Das Verstärker-Enablesignal 76 ist durch die Wellenform 76 in Fig. 2 dargestellt. Das Abtast- und Halte- Strobesignal auf dem Leiter 16 wird durch die Wellenform 16 in Fig. 2 gezeigt. Das MSB-Strobesignal, das an die Strobe­ eingänge der 6 Bit-Schnellcodierer 21 und 22 gelegt wird und das auf dem Leiter 77 durch die Zeitsteuerschaltung 75 in Antwort auf ein Befehlumwandlungssignal 78 erzeugt wird, welches auf der Leitung 78 erscheint, ist durch die Wellen­ form 77 in Fig. 2 dargestellt. Der typische Ausgang auf ei­ nem der sieben Leiter 23, der vom MSB-Schnellcodierer 17 erzeugt wird, weist die in Fig. 2 gezeigte MSB-Datenwellen­ form 23 auf.

Das durch den Operationsverstärker 43 erzeugte, verstärkte Ausgangssignal 46 wird über einen Widerstand 49 und einen Leiter 50 an die Analogeingänge von 6 Bit-Schnellcodierern 51 und 52 des LSB-Schnellcodierers 48 gelegt. Die 6 Bit- Schnellcodierer 51 und 52 sind identisch mit den zuvor be­ schriebenen 6 Bit-Schnellcodierern 21 und 22 und in genau derselben Weise miteinander verbunden. In ähnlicher Weise wie beim MSB-Schnellcodierer 17 erzeugen Operationsverstär­ ker 53 und 55 etwa +0,625 V und etwa -0,625 V Referenzspan­ nungen am positiven Referenzeingang des 6 Bit-Schnellcodie­ rers 51 und am negativen Referenzeingang des 6 Bit-Schnell­ codierers 52. Der negative Referenzeingang des Schnellco­ dierers 51 ist über einen Leiter 81 mit dem positiven Refe­ renzeingang des Schnellcodierers 52 verbunden. Ein Fehler­ einstellwiderstand 82 liegt zwischen einem Ausgangsleiter 80 des Operationsverstärkers 53 und dem Leiter 81. Ein wei­ terer Fehlereinstellwiderstand 83 liegt zwischen dem Leiter 81 und einem Ausgang des Operationsverstärkers 55. Die Ein­ stellwiderstände 82 und 83 sowie die Widerstände 57, 58, 59 und 60 sind so eingestellt, um genau eingestellte Spannun­ gen auf den Leitern 80, 81 und 84 zu erhalten, derart, daß alle 7 Bit-Ausgänge 56 auf "Eins" liegen, wenn der Leiter 50 +0,625 V empfängt, alle auf "Null" liegen, wenn der Lei­ ter 50 -0,625 V empfängt und eine geeignete Zwischenspan­ nung eingenommen wird, und zwar mit einem Bit auf "Eins" und den restlichen Bits auf "Null", wenn der Leiter 50 0 V empfängt.

Das LSB-Strobesignal, das durch die Zeitsteuerschaltung 75 auf dem Leiter 73 in Antwort auf das Befehlumwandlungssi­ gnal 78 erzeugt wird, wird an die Strobeeingänge der Schnellcodiererschaltungen 51 und 52 gelegt. Das LSB-Daten­ signal 56 in Fig. 2 zeigt eine typische Wellenform auf ei­ nem der Leiter, die zum LSB-Bus 56 gehören, wobei das Da­ tensignal 56 am Ausgang des LSB-Schnellcodierers 48 in Ant­ wort auf das LSB-Strobesignal auf dem Leiter 73 erzeugt wird.

Entsprechend der Fig. 1 enthält die digitale Fehlerkorrek­ turschaltung 61 eine 7 Bit-Halteschaltung 62 (Verriege­ lungsschaltung), deren Eingänge mit den entsprechenden sieben MSB-Leitern 23 verbunden sind. Die Ausgänge der 7 Bit-Halteschaltung 62 sind über sieben Leiter 63 mit den sieben signifikantesten Bits einer 14 Bit-Halteschaltung 65 verbunden. Leiter 56, die mit den Ausgängen des LSB- Schnellcodierers 48 verbunden sind, sind mit den sieben letzten signifikantesten Bits der 14 Bit-Halteschaltung 65 verbunden. Die entsprechenden sieben letzten signifikanten Ausgangsbits 69 der 14 Bit-Halteschaltung 65 sind mit den sieben letzten signifikanten Biteingängen eines 12 Bit-Bi­ näraddierers verbunden. Die sieben signifikantesten Bits 70 der 14 Bit-Halteschaltung 65 sind jeweils mit einem Eingang eines jeden der sieben signifikantesten Bitpaare von Ein­ gängen des 12 Bit-Addierers 71 verbunden. Die zwei signifi­ kantesten Bits aus dem Bus 69 und die zwei letzten signifi­ kanten Bits aus dem Bus 70 überlappen sich daher, was be­ deutet, daß sie mit Eingängen derselben zwei Bits (also den Bits 6 und 7) der 12 Bit-Addierschaltung 71 verbunden sind.

Das LSB-Strobesignal auf dem Leiter 73 wird um 30 ns durch das Verzögerungselement 64 verzögert, um ein verzögertes Registrierstrobesignal auf dem Leiter 67 zu erzeugen, wel­ ches an den Strobeeingang der 14 Bit-Halteschaltung 65 ge­ legt wird. Das Registrierstrobesignal auf dem Leiter 67 wird weiter um 44 ns durch eine Verzögerungsschaltung 68 verzögert, um ein Datengültigkeitssignal auf dem Leiter 74 zu erhalten, das durch die Wellenform 74 in Fig. 2 angege­ ben ist. Das Registrierstrobesignal wird durch die Wellen­ form 67 in Fig. 2 dargestellt und wird dazu benutzt, Daten in der 14 Bit-Halteschaltung 65 zu speichern. Die auf einem Leiter im 12 Bit-Digitalausgangsbus 72 typischerweise er­ scheinenden Daten weisen die Ausgangsdatenwellenform 72 in Fig. 2 auf. Das Verstärker-Enablesignal 76, das in Antwort auf das Umwandlungsbefehlssignal 78 erzeugt wird, ist in Fig. 2 durch die Wellenform 76 angegeben.

Kurz gesagt, veranlaßt das Umwandlungsbefehlssignal 78 die Zeitsteuerschaltung 75, einen Abtast- und Halte-Strobepuls 16 zu erzeugen, wie durch die Wellenformen 78 und 16 in Fig. 2 angegeben ist. Der Wert der analogen Eingangsspan­ nung 2, die umgewandelt werden soll, wird sehr präzise auf der Leitung 15 gehalten, wie anhand der Abtast- und Halte­ ausgangswellenform 15 in Fig. 2 zu erkennen ist. Nach einer Verzögerung von etwa 38 ns werden Pulse, wie z. B. 84 in der Wellenform 23, auf verschiedenen Leitern im MSB-Bus 23 durch den MSB-Schnellcodierer 17 erzeugt. Die 7 Bits im Bus 23, die durch den 7 Bit-MSB-Schnellcodierer 17 erzeugt wer­ den, werden schließlich dazu verwendet, die sieben signifi­ kantesten Bits des 12 Bit-Binärausgangs zu erzeugen, und zwar im Ausgangsbus 72. Gleichzeitig wird der abgetastete Analogsignalpegel auf dem Leiter 15 über den 200 Ohm-Wider­ stand 37 zum Subtraktionsknotenpunkt 38 übertragen. Das 7 Bit-MSB-Wort 23 wird vorübergehend in die 7 Bit-Halteschal­ tung 62 der digitalen Fehlerkorrekturschaltung 61 geladen, und ferner an die Eingänge des 7 Bit-DAC 36 gelegt, der, wie zuvor erwähnt, eine Genauigkeit von 14 Bit aufweist. Der 7 Bit-DAC 36 entspricht praktisch dem Burr-Brown Modell DAC63. Sein Aufbau ist im einzelnen in Fig. 3 gezeigt, die nachfolgend näher erläutert wird. Der Analogausgang des 7 Bit-DAC 36 ist durch die DAC-Wellenform 38 in Fig. 2 ange­ geben.

Es werden also zwei Analogsignale an den Subtraktionskno­ tenpunkt 38 angelegt, von denen das eine die Ausgangswel­ lenform 38 des 7 Bit-DAC 36 ist, also ein Analogsignal, das sehr genau den 7 Bit-Ausgang des MSB-Schnellcodierers 17 repräsentiert, und das andere eine sehr genaue Kopie der ursprünglich abgetasteten Spannung am Leiter 15. Üblicher­ weise wird eine Spannungsdifferenz zwischen diesen beiden Signalen auftreten. Diese Spannungsdifferenz wird nachfol­ gend als Differenzsignal oder als "Residuum" bzw. Restwert bezeichnet.

In Übereinstimmung mit der Erfindung ist der Restwert bzw. das Differenzsignal sehr genau, da der DAC 36 eine 14 Bit- Genauigkeit aufweist und da die abgetastete Spannung 15, die zum Subtraktionsknotenpunkt 38 übertragen wird, sehr genau ist. Wie zu erkennen ist, wird somit ein sehr präzi­ ser Restwert erhalten, der eine geringe Amplitude aufweist und der in analoger Weise die fünf letzten signifikanten Bit des gewünschten 12 Bit-Digitalausgangs des ursprünglich analogen Eingangssignals 2 repräsentiert.

N-Kanal-MOSFETs 39 und 40 isolieren den Eingang des Breit­ bandverstärkers 43 vom Subtraktionsknotenpunkt 38, wenn der MOSFET 39 ausgeschaltet und der MOSFET 40 eingeschaltet sind, wodurch der positive Eingang des Verstärkers 43 geer­ det wird, bis die oben beschriebene Umwandlung durch den 7 Bit-DAC 36 beendet ist. Hierdurch wird verhindert, daß wäh­ rend des Abtast- und Halteprozesses irgendeine Differenz am Subtraktionsknotenpunkt 38 entsteht und den Breitband-Ope­ rationsverstärker 43 übersteuert und gegebenenfalls sät­ tigt. Es ist sehr erwünscht, eine Sättigung des Breitband- Operationsverstärkers 43 zu vermeiden. Dies gilt dann, wenn die Überlast-Erholzeit des Operationsverstärkers 43 inner­ halb der Gesamtumwandlungszeit des ADC 1 für die Analog-/ Digitalumwandlung liegt.

Nach der Erfindung ist es ferner nicht erforderlich, die Vorwärtsführungs-Verzögerungsschaltung vorzusehen, die im herkömmlichen DAV-1210 A/D-Wandler von Analog Devices Corporation verwendet wird, so daß ein bei 10 MHz arbei­ tender 12 Bit-Analog/Digitalwandler mit hoher Genauigkeit und großer Zuverlässigkeit erhalten wird. Er ist darüber hinaus kostengünstig herstellbar. Die Vorteile des Analog/ Digitalwandlers nach der Erfindung ergeben sich dadurch, daß erstens jegliche Verzerrung des Werts der abgetasteten Analogspannung am Leiter 15 verhindert wird, wenn die abge­ tastete Analogspannung zum Subtraktionsknotenpunkt 38 über­ tragen wird, und daß zweitens die hohen Kosten für die Vor­ wärtsführungs-Verzögerungsschaltung eingespart werden kön­ nen. Wie bereits erwähnt, arbeiten die meisten herkömmli­ chen und hochgenauen Teilbereich-Analog-/Digitalwandler vom Hochgeschwindigkeits-Typ mit einer Vorwärtsführungs-Verzö­ gerungsleitung zwischen dem Ausgang der Abtast- und Halte­ schaltung und dem Subtraktionsknotenpunkt, um eine Über­ steuerung der "Residuum"-Verstärkerschaltung zu vermeiden.

Das Verstärker-Enable-Signal 76 schaltet den MOSFET 39 ein und den MOSFET 40 aus, nachdem der 7 Bit-DAC 36 seine Um­ wandlung beendet hat. Dadurch wird das Restsignal zum nichtinvertierenden Eingang des Breitbandverstärkers 43 übertragen. Der Breitbandverstärker 43 verstärkt dann das Rest- oder Differenzsignal bei einem Verstärkungsfaktor, der den Wert 16 aufweist. Das erhaltene Ausgangssignal 46 weist die Wellenform 46 in Fig. 2 auf. Das Verstärker- Enable-Signal 76 besitzt dagegen die Wellenform 76 in Fig. 2.

Nachdem 30 ns für die Einstellung des Breitbandverstärker- Ausgangssignals 46 vergangen sind, wird durch die Zeitsteu­ erschaltung 75 das LSB-Strobesignal 73 erzeugt, durch das der LSB-Schnellcodierer 48 veranlaßt wird, das sehr genau verstärkte Restsignal in ein 7 Bit-LSB-Wort umzuwandeln, das auf dem Bus 56 erscheint. Dieses 7 Bit-LSB-Wort wird in die letzten signifikanten 7 Bit der 14 Bit-Halteschaltung 65 geladen. Das in der Halteschaltung 62 gespeicherte 7 Bit-MSB-Wort wird darüber hinaus in die sieben signifikan­ testen Bits der 14 Bit-Halteschaltung 65 geladen.

Die 12 Bit-Addierstufe 71 fügt dann in einfacher Weise das so überlappende 7 Bit-MSB-Wort mit dem 7 Bit-LSB-Wort zu­ sammen, um ein genaues 12 Bit-Ausgangswort auf dem Bus 72 zu erzeugen. Beide Wörter werden also zusammenaddiert.

Die Widerstände 26, 27, 28, 29, 32 und 33 sind so einge­ stellt, daß ein Wert von +39 mV zu den Ausgängen der Opera­ tionsverstärker 25 und 31 des MSB-Schnellcodierers 17 hin­ zuaddiert wird. Andernfalls würden die oben erwähnten +0,625 V an den positiven Referenzeingang des Schnellcodie­ rers 21 und die -0,625 mV an den negativen Referenzeingang des Schnellcodierers 22 gelangen. Diese Fehlerspannungs­ addition wird durch Lasertrimmen der zuvor erwähnten Wider­ stände 28 und 29 erreicht, um sicherzustellen, daß jeder Fehler, der durch den MSB-Schnellcodierer 17 hervorgerufen wird, in einen positiven und nicht in einen negativen Span­ nungsbereich fällt, so daß der positive Fehler durch eine Additionsoperation ausgelöscht werden kann, welche durch die 12 Bit-Addierstufe 71 ausgeführt wird. Die Widerstände 26 und 27 sind ebenfalls lasergetrimmt, um eine Spannung zu erzeugen, die gleich der Summe aus +0,625 V und +0,039 V ist, welche an den positiven Referenzspannungseingang des 6 Bit-Schnellcodierers 21 gelegt wird. Auch die Widerstände 32 und 33 sind lasergetrimmt, um den Operationsverstärker 31 zu veranlassen, eine Spannung zu erzeugen, die gleich der Summe aus -0,625 V und +0,039 V ist, welche an den ne­ gativen Referenzspannungseingang des 6 Bit-Schnellcodierers 22 gelangt. Die Widerstände 28 und 29 sind lasergetrimmt, um eine Spannung auf der Leitung 30 zu erzeugen, derart, daß die Digitalausgänge der 6 Bit-Schnellcodierer 21 und 22 geeignete Digitalausgänge erzeugen, die einen Fehler von +0,039 V enthalten, wenn an ihrem Eingang 20 Werte von +0,625 V, -0,625 V und 0 V anliegen.

Widerstände 57, 58, 59, 60, 82 und 83 vom LSB-Schnellcodie­ rer 48 sind so eingestellt, daß korrekte Digitalausgänge des LSB-Schnellcodierers erhalten werden, wenn eine Span­ nung von +0,625 V, 0 V und -0,625 V am Leiter 46 anliegt. Dies führt dazu, daß der Operationsverstärker 53 etwa +0,625 V zum positiven Referenzeingang des Schnellcodierers 51 liefert, während der Operationsverstärker 55 etwa -0,625 V zum negativen Referenzeingang des Schnellcodierers 52 liefert. Der Grund für diese Einstellungen wird später ge­ nauer beschrieben.

Nachdem der Grundaufbau in Fig. 1 beschrieben worden ist, werden nachfolgend unter Bezugnahme auf die Fig. 2 die si­ gnifikantesten Wellenformen im einzelnen erläutert, die während des Betriebs des Analog-/Digitalwandlers 1 auftre­ ten. Das analoge Eingangssignal 2 wird zunächst zur Abtast- und Halteschaltung 3 gegeben, die ein abgetastetes Signal auf dem Leiter 15 innerhalb von 33 ns erzeugt. Durch Ver­ wendung der Abtast- und Halteschaltung läßt sich das Aper­ turzittern (aperture jitter) des ADC 1 auf etwa 25 Picose­ kunden reduzieren, was nicht möglich ist, wenn das analoge Eingangssignal direkt auf den Leiter 15 gegeben wird. Die Diodenbrückenschaltung 5 wird verwendet, um den benötigten Abtastschalter zu realisieren, da sie als beste Lösung zur Erzielung einer extrem hohen Genauigkeit und einer extrem hohen Verarbeitungsgeschwindigkeit erscheint, um eine 10 MHz-Umwandlungsrate vom ADC 1 zu erhalten. Durch Verwendung des zuvor erwähnten Operationsverstärkers mit extrem hoher Genauigkeit, hoher Verarbeitungsgeschwindigkeit und hoher Stabilität und durch Trimmen der Widerstände 13 und 14 zwecks Erzielung einer Verstärkung von exakt 1 wird eine sehr kleine Ausgangsimpedanz von etwa 0,25 Ohm für den Ope­ rationsverstärker 2 erreicht, so daß er den 200 Ohm-Vor­ wärtsspeisewiderstand 37 und das MSB-Schnellcodierer-Ein­ gangswiderstandsnetzwerk 18, 19 mit einem niedrigen kombi­ nierten Widerstand von etwa 100 Ohm antreiben kann, und zwar bei vernachlässigbarer Ungenauigkeit aufgrund der Last des Operationsverstärkers 2.

Aufgrund der Tatsache, daß sich der Abtastkondensator 6 nicht im Rückkopplungszweig des Verstärkers befindet, braucht der Ausgangsverstärker 2 mit geschlossener Regel­ schleife nur mit einer 7 Bit-Genauigkeit eingestellt zu werden, bevor der MSB-Schnellcodierer (flash encoder) ge­ strobt wird. Solange der Ausgangsverstärker 2 mit geschlos­ sener Regelschleife auf eine 12 Bit-Genauigkeit eingestellt ist, und zwar während der Zeit, in der der LSB-Schnellco­ dierer 48 gestrobt wird, korrigiert die digitale Korrektur­ schaltung 61 den vergrößerten Einstellfehler. Daher können zusätzliche 60 ns toleriert werden, um den Verstärker 2 mit geschlossener Regelschleife auf eine 12 Bit-Genauigkeit einzustellen. In ähnlicher Weise bewirkt ein Leckstrom des Abtastkondensators 6 nur einen Offset-Fehler, der ebenfalls durch die digitale Fehlerkorrekturschaltung 61 korrigiert wird, der jedoch nicht zu einem Linearitätsfehler führt.

Nachdem die ursprüngliche Akquisitionszeit oder Analogein­ gangs-Abtastzeit von 33 ns verstrichen ist, verstreichen zusätzlich weitere 18 ns, bevor der MSB-Schnellcodierer 17 durch das MSB-Strobesignal 77 gestrobt wird. Der MSB- Schnellcodierer 17 liefert die sieben signifikantesten Bits zum Eingang der 12 Bit-Addierstufe 71. Mit anderen Worten bestimmt der MSB-Schnellcodierer 17 die anfängliche grobe Annäherung an das Eingangssignal. Die genannten beiden 6 Bit-Schnellcodierer 21 und 22 werden verwendet, um die ge­ forderte Auflösung, Genauigkeit und den geforderten Bereich zu liefern und um eine befriedigende Zusammenstellung des auszugebenden 12 Bit-Digitalworts zu gewährleisten.

Wie bereits zuvor beschrieben, wird die anfängliche grobe Annäherung an das abgetastete Analogeingangssignal 15 in ein sehr genaues Analogsignal zurückverwandelt, das von dem nach vorn geführten und abgetasteten digitalen Analogein­ gangssignal subtrahiert wird. Wie die Fig. 3 zeigt, ist der 7 Bit-DAC 36 eine Einrichtung, die ECL (emitter couplec logic) kompatibel ist, wobei der 7 Bit-DAC 36 eine 14 Bit- Genauigkeit aufweist, und zwar bei einer Einstellzeit von 25 ns. Das Schalten der MOSFET-Gatterschaltung 39, 40 in Antwort auf das Verstärker-Enablesignal 76 dient zur Über­ lastverhinderung des Breitbandverstärkers 43 während der Zeit, zu der die Abtast- und Halteschaltung 3 ein neues Analogsignal verarbeitet und der MSB-Schnellcodierer 17 noch Daten der vorhergehenden Probe hält. Entsprechend der Erfindung liefert die Isolation des Eingangs des Breitband­ verstärkers 43 vom Subtraktionsknotenpunkt 38 bis 1) die Umwandlung durch den DAC 36 beendet ist, und 2) die Daten­ akquisition durch die Abtast- und Halteschaltung 3 beendet ist, zwei wesentliche Vorteile. Der erste Vorteil ist darin zu sehen, daß die abgetastete Spannung auf dem Leiter 15 direkt nach vorn zum Subtraktionsknotenpunkt 38 geführt wird, und zwar ohne Verzerrung oder Verzögerung, so daß diese Spannung ganz genau das abgetastete Analogsignal 15 selbst darstellt. Der zweite Vorteil besteht darin, daß nur die Restspannung an den Eingang des Breitbandverstärkers 43 gelangt, so daß der Breitbandverstärker 43 niemals über­ steuert wird und somit niemals in den Sättigungszustand ge­ langt. Hierdurch ist es nicht erforderlich, eine zusätzli­ che Einstellzeit für den Umwandlungsprozeß vorzusehen, die sonst erforderlich wäre, um den Breitbandverstärker 43 wie­ der aus seinem übersteuerten Zustand herauszuführen (Erhol­ zeit des Breitbandverstärkers 43).

Das Restsignal wird, nachdem es durch den Breitbandverstär­ ker 43 mit der Verstärkung von 16 multipliziert worden ist, zum Analogeingang des LSB-Schnellcodierers 48 geliefert. Der LSB-Schnellcodierer 48 ist identisch zum MSB-Schnellco­ dierer 17, um die Herstellbarkeit der Einrichtung zu ver­ bessern. Eine Ausnahme besteht lediglich darin, daß das Wi­ derstands-Eingangsnetzwerk 18, 19 des MSB-Schnellcodierers 17 beim LSB-Schnellcodierer 48 nicht vorhanden ist. Somit kann dieselbe Referenzspannung verwendet werden, ohne daß es erforderlich ist, die Verstärkung des Verstärkers 43 zu verdoppeln. Der Verstärker 43 kann bei der niedrigeren Ver­ stärkung, die dann erlaubt ist, eine größere Bandbreite aufweisen, was zu einer kleinen Einstellzeit von 25 ns führt. Dies ist wichtig, um eine kleine Gesamtumwandlungs­ zeit des ADC 1 zu erhalten. Nachdem sowohl die Daten vom MSB-Schnellcodierer 17 als auch vom LSB-Schnellcodierer 48 in die 14 Bit-Halte- bzw. Verriegelungsschaltung 65 der di­ gitalen Fehlerkorrekturschaltung 61 geliefert worden sind, werden die beiden 7 Bit-MSB- und LSB-Wörter zu einem 12 Bit-Wort zusammengestellt, bei dem sich die beiden mittle­ ren Bits durch Überlappung zweier Bits der jeweiligen 7 Bit-Wörter ergeben.

Die Zeitsteuerschaltung 75 liefert die Zeitsteuersignale in Übereinstimmung mit den in Fig. 2 gezeigten Wellenformen. Genauer gesagt wird der Umwandlungsprozeß dadurch eingelei­ tet, daß das Befehlsumwandlungssignal 78 einen hohen Si­ gnalpegel einnimmt. Zur selben Zeit wird das Abtast- und Halte-Strobesignal 16 auf einen hohen Signalpegel gebracht, um die Abtast- und Halteschaltung 3 in einen "Haltebe­ triebszustand" zu bringen. Nach einer Verzögerung von 18 ns, die erforderlich ist, um die Abtast- und Halteschaltung 3 einzustellen (Einschwingzeit), wird ein 8 ns Puls 85 des MSB-Strobepulses 77 erzeugt, um die abgetastete Spannung 15 in den MSB-Schnellcodierer 17 übernehmen zu können. Eine weitere Verzögerungszeit von 22 ns ist vorgesehen, damit die gehaltenen bzw. verriegelten Daten zur Steuerung des 7 Bit-DAC 36 genutzt werden können. Etwa zur selben Zeit, zu der die neuen Digitaldaten an den Eingängen vom DAC 36 lie­ gen, wird der Breitbandverstärker 43 durch das Verstärker- Enablesignal 76 in seinen aktiven Betriebszustand geschal­ tet. Nach Einstellen bzw. Einschwingen des Ausgangs des Verstärkers 43 wird ein weiterer 8 ns Strobepuls 86 auf der Leitung 73 erzeugt, um den Ausgang des LSB-Schnellcodierers 48 zu halten bzw. zu verriegeln und um das LSB-Wort auf dem Leiter 56 in die 14 Bit-Halte- bzw. Verriegelungsschaltung 65 zu bringen. Sobald die MSB-Daten 23 und die LSB-Daten 56 in digitaler Form im 14 Bit-Verriegelungsschaltkreis 65 ge­ speichert sind, wird die Abtast- und Halteschaltung 3 zu­ rück in ihren Abtastbetriebszustand gebracht. Der Puls auf dem Leiter 67 wird vom LSB-Codierstrobepuls 73 abgeleitet, um 30 ns verzögert und zum 14 Bit-Halteschaltkreis 65 ge­ bracht. Der endgültige Datengültigkeitspuls 74 wird er­ zeugt, um anzuzeigen, daß die Daten auf dem Bus 72 stabil sind, wobei diese Daten das abgetastete analoge Eingangs­ signal in Form eines digitalen 12 Bit-Ausgangsworts reprä­ sentieren.

Wie zuvor erwähnt, werden die Widerstände 26, 27, 28, 29, 32 und 33 während des Herstellungsprozesses lasergetrimmt, um 39 mV zu den Ausgängen eines jeden Operationsverstärkers 25 und 31 sowie zum Leiter 30 hinzuzuaddieren. Der 39 mV- Betrag ergibt sich anhand der Bestimmung des maximal mögli­ chen positiven Fehlers, der möglicherweise im MSB-Schnell­ codierer 17 entsteht, und anhand der Bestimmung des maxima­ len negativen Fehlers, der möglicherweise durch den MSB- Schnellcodierer 17 erzeugt wird, wobei beide Fehler addiert werden. Eine Addition dieser Gesamtfehlerspannung zu dem positiven als auch zu dem negativen Referenzeingang des MSB-Schnellcodierers 17 bewirkt, daß jeder Fehler, der mög­ licherweise durch den MSB-Schnellcodierer 17 erzeugt wird, in den positiven Fehlerspannungsbereich fällt, der durch eine positive Digitalgröße repräsentiert wird, die sich dann durch die digitale Fehlerkorrekturschaltung 61 korri­ gieren läßt, ohne negative digitale Zahlen verarbeiten zu müssen, was sonst zu einer Vergrößerung der digitalen Feh­ lerkorrekturschaltung 61 führen würde.

Das Problem der digitalen Fehlerkorrektur von Fehlern, die entweder in einen positiven oder negativen Spannungsbereich fallen können, ist ein allgemeines Problem bei der Ausle­ gung von Teilbereich-Analog-/Digitalwandlern. Dieses Pro­ blem konnte bisher nicht in zufriedenstellender Weise ge­ löst werden. Bei dem in Fig. 1 gezeigten Teilbereich-ADC 1 nach der Erfindung enthält das digitale Ausgangswort 72 nur zwei Fehlerterme, nämlich den durch den Digital-/Ana­ logwandler 36 eingeführten Fehler und den durch den LSB-Co­ dierer 48 eingeführten Fehler. Fehler, die durch den MSB- Schnellcodierer 17 eingeführt werden, erscheinen nicht am endgültigen Ausgang. Auch kleinere Abtastfehler oder Fehler aufgrund von Leckerscheinungen beim Abtastkondensator 6 er­ scheinen nicht am Ausgang, solange der Verstärker 2 mit ge­ schlossener Regelschleife innerhalb der Abtast- und Halte­ schaltung 3 mit einer 12 Bit-Genauigkeit arbeitet, und zwar während der Zeit, in der der LSB-Strobepuls auf dem Leiter 73 erzeugt wird. Dies muß als überraschendes Resultat ange­ sehen werden, das zu einer Vereinfachung der digitalen Feh­ lerkorrekturschaltung führt. Es wird bewußt ein Fehler in den MSB-Schnellcodierer 17 eingegeben, was zur Folge hat, daß sich der Aufbau der digitalen Fehlerkorrekturschaltung vereinfacht, ohne daß dadurch irgendwelche Ungenauigkeiten im digitalen 12 Bit-Ausgangswort entstehen, das durch den ADC 1 erzeugt wird.

Wie oben beschrieben, weist der 7 Bit-DAC 36 eine 14 Bit- Genauigkeit auf. Die meisten kommerziell erhältlichen DACs haben etwa dieselbe Genauigkeit wie die Auflösung. Bei den­ jenigen allerdings, die in Teilbereich-Analog-/Digitalwand­ lern verwendet werden sollen, muß die Genauigkeit sehr viel größer sein als die Auflösung. Ein geeigneter und kommer­ ziell erhältlicher DAC ist z. B. der bereits zuvor erwähnte DAC63 von der Burr-Brown Corporation. Der 7 Bit-DAC 36, der beim vorliegenden Ausführungsbeispiel zum Einsatz kommt, unterscheidet sich etwas von dem zuvor erwähnten DAC63 von Burr-Brown und wird daher im einzelnen unter Bezugnahme auf die Fig. 3 näher beschrieben.

Ein DAC/Verstärkermodul 47 in Fig. 3 enthält eine 10 V-Re­ ferenzspannungsschaltung 35, die einen Operationsverstär­ ker, eine Zenerdiode und ein Paar von Emitterfolgerausgän­ gen aufweist. Einer der Emitterfolgerausgänge liefert 1,5 mA als Referenzstrom zu einem Steuerverstärker 88 des 7 Bit-DAC 36. Der Verstärker-Enable-Inverter ist eine emit­ tergekoppelte Logikstufe, deren einer Eingang mit dem Ver­ stärker-Enable-Leiter 76 verbunden ist, und die an ihrem anderen Eingang eine Referenzspannung von -1,3 V empfängt. Die beiden invertierenden und nichtinvertierenden Ausgänge der emittergekoppelten Logikstufe 41 sind jeweils mit Gate­ elektroden von MOSFETs 39 und 40 verbunden.

Die oben beschriebene Schaltung mit dem Inverter 41, den MOSFETs 39 und 40 und dem Breitbandverstärker 43 befindet sich in Fig. 1 innerhalb des Bereichs, der durch die ge­ strichelte Linie 300 eingegrenzt ist. Diese Schaltung kann durch einen gemultiplexten Differentialeingangsverstärker mit Rückkopplungswiderständen ausgetauscht werden, der bei­ spielsweise eine SWOP-Verstärker (switchable input opera­ tional amplifier) sein kann.

In Fig. 4 ist mit dem Bezugszeichen 350 ein SWOP-Verstärker bezeichnet, der erste und zweite auswählbare Differential­ eingangsstufen 351 und 352 sowie eine Ausgangsstufe 353 aufweist, die wahlweise mit der einen oder der anderen der Eingangsstufen 351 und 352 gekoppelt werden kann. Ein Aus­ gangsknotenpunkt der Ausgangsstufe 353 ist mit einem Leiter 46 verbunden. Der invertierende Eingang der Differential­ eingangsstufe 351 ist über einen Rückkopplungswiderstand R_{F 1} mit dem Ausgangsleiter 46 und über einen Widerstand R_{IN 1} mit dem Abtast- und Halte-Ausgangsleiter 15 verbunden. Der nichtinvertierende Eingang der Differentialeingangsstu­ fe 351 ist einerseits über einen Widerstand 341 geerdet und andererseits direkt mit dem Ausgangsleiter 38 des Digital-/ Analogwandlers verbunden. Der nichtinvertierende Eingang der Differentialeingangsstufe 352 ist geerdet, während der invertierende Eingang der Differentialeingangsstufe 352 ei­ nerseits über einen Widerstand R_{IN 2} ebenfalls geerdet und andererseits über einen Rückkopplungswiderstand R_{F 2} mit dem Ausgangsleiter 46 verbunden ist. Der Summierwiderstand 37 in Fig. 1 kann dadurch fortgelassen werden. Die Spannungs­ differenz zwischen dem Ausgangsleiter 15 zum Verfolgen und Halten der abgetasteten Spannung und dem DAC-Ausgangsleiter 38 braucht daher nicht länger über einen Widerstand abzu­ fallen. Statt dessen wird die Spannungsdifferenz den Diffe­ rentialeingängen der auswählbaren Eingangsstufe 351 des SWOP-Verstärkers 350 zugeführt.

Der Aufbau eines SWOP-Verstärkers 350 ist beispielsweise in dem Artikel "Multiplexed Inputs on Op Amp Simplify a Variety of Circuits", EDN, 12. Januar 1984, Seiten 257 bis 264 durch Miterfinder Anderson beschrieben. Der detallierte Schaltungsaufbau wird nachfolgend unter Bezugnahme auf die Fig. 4A näher erläutert. In diesem Zusammenhang wird noch auf das US-Patent Nr. 45 91 740, ausgegeben am 27. Mai 1986 verwiesen, das den Titel "MULTIPLE INPUT PORT CIRCUIT HAV­ ING TEMPERATURE ZERO VOLTAGE OFFSET BIAS MEANS" aufweist. Die wichtigsten Widerstandswerte in der Schaltung nach Fig. 4A sind der nachfolgenden Tabelle zu entnehmen.

Widerstand
Ohm
341
200
RIN 1	200
RF 1	3200
RIN 2	200
RF 2	3200

Entsprechend der Fig. 4A werden durch die Zeitsteuerschal­ tung 75 zwei Verstärker-Enable-Signale 76A und 76B mit kom­ plementärer Logik erzeugt, und zwar anstelle des einzigen Verstärker-Enable-Signals 76 in Fig. 1. Das AMP ENABLE-Si­ gnal 76 im Zeitdiagramm nach Fig. 2 kann beispielsweise das Verstärker-Enable-Signal 76A für die Ausführungsform gemäß Fig. 4A sein. Die Schaltung 302 in Fig. 4A ist eine Diffe­ rentialkanal-Auswählschaltung (Differenzkanal-Auswählschal­ tung) und enthält zwei emittergekoppelte PNP-Transistoren 303 und 304, deren Emitter gemeinsam mit einer Stromquelle 305 verbunden sind. Die Kollektoren der Transistoren 303 und 304 sind jeweils über Widerstände 306 und 307 mit der Anode einer der Dioden 308 verbunden, deren Kathode mit der Anode der anderen Diode 308 verbunden ist, deren Kathode an einem Potential -V_CC liegt.

Die auswählbare Differentialeingangsstufe 351 enthält emit­ tergekoppelte NPN-Transistoren 310 und 311, deren Emitter gemeinsam mit dem Kollektor eines NPN-Auswähltransistors 312 verbunden sind. Der Emitter des Auswähltransistors 312 ist über den Leiter 317 mit einer Stromquelle 321 verbun­ den. Die Basis des Auswähltransistors 312 ist mit dem Kol­ lektor des Transistors 304 verbunden. Die Basisanschlüsse der emittergekoppelten Transistoren 303 und 304 der Aus­ wählschaltung 302 sind jeweils mit den Verstärker-Enable- Leitern 76A und 76B verbunden.

Die auswählbare Differentialeingangsstufe 352 enthält emit­ tergekoppelte NPN-Transistoren 323 und 324, deren Emitter gemeinsam mit dem Kollektor eines NPN-Auswähltransistors 322 verbunden sind. Der Emitter des Auswähltransistors 322 ist über einen Leiter 317 mit dem Emitter des Auswähltran­ sistors 312 und mit der Stromquelle 321 verbunden. Die Ba­ sis des Auswähltransistors 322 ist mit dem Kollektor des Transistors 303 verbunden.

Die Basis des Transistors 310 ist einerseits mit dem Aus­ gangsleiter 38 des DAC und andererseits über einen Wider­ stand 341 mit Erde verbunden. Der Eingangs- oder Basisan­ schluß des Transistors 311 ist über den Widerstand R_{IN 1} mit dem Ausgangsleiter 15 der Spur bzw. Abtast- und Halteschaltung 3 verbunden und andererseits über einen Rückkopplungswiderstand R_{F 1} mit dem Ausgangsleiter 46. Der Eingangs- oder Basisanschluß des Transistors 323 ist geerdet, während der Eingangs- oder Basisanschluß des Transistors 324 über einen Widerstand R_{IN 2} geerdet und andererseits über einen Rückkopplungswiderstand R_{F 2} mit dem Ausgangsleiter 46 verbunden ist.

Die Ausgangs- oder Ladeschaltung, die den beiden Eingangs­ stufen 351, 352 des SWOP-Verstärkers 350 zugeordnet ist, enthält eine Konstantstromquelle 315, die über den Leiter 313 mit dem Kollektoren der Transistoren 310 und 323 ver­ bunden ist. Ferner enthält sie eine Konstanstromquelle 316, die über den Leiter 314 mit den beiden Kollektoren der Transistoren 311 und 324 verbunden ist. Die Konstantstrom­ quellen 315 und 316 dienen als Hochimpedanzlasten für die Transistoren 310 und 311. Der Leiter 313 ist weiterhin mit dem Emitter eines PNP-Kaskodentransistors 326 verbunden, dessen Basisanschluß eine Vorspannung V_B empfängt, deren Wert +2,5 V beträgt. Der Kollektor des Transistors 326 ist über einen Leiter 340 mit der Basis eines NPN-Emitterfol­ gertransistors 330 verbunden, dessen Emitter über die Lei­ tung 46 mit einer Konstantstromquelle 331 verbunden ist. Der Leiter 340 ist ferner über einen Kompensationskondensa­ tor C_c geerdet und außerdem mit dem Kollektor eines NPN- Transistors 332 verbunden.

Der Leiter 314 ist mit dem Emitter des PNP-Kaskodentransi­ stors 327 verbunden, dessen Basis eine Spannung V_B emp­ fängt. Der Kollektor des Kaskodentransistors 327 ist mit der Basis des Transistors 332 und mit dem Kollektor eines NPN-Transistors 333 verbunden. Der Emitter des Transistors 333 ist über einen Widerstand 335 mit dem Potential -V_CC verbunden. Die Basis des Transistors 333 ist mit der Basis eines Transistors 334 verbunden, dessen Emitter über einen Widerstand 336 ebenfalls am Potential -V_CC liegt. Der Kol­ lektor und die Basis des Transistors 334 sind mit dem Emit­ ter des Transistors 332 verbunden. Die Transistoren 332, 333 und 334 bilden eine konventionelle Stromspiegelschal­ tung, deren Eingang mit dem Kollektor des Transistors 327 verbunden ist, während der Ausgang dieser Stromspiegel­ schaltung mit dem Leiter 340 verbunden ist.

Der Betrieb der Schaltung wird nachfolgend näher beschrie­ ben, und zwar unter der Annahme, daß der Strom durch die Konstantstromquelle 321 3 mA beträgt und daß der Strom, der durch jede der Konstantstromquellen 315 und 316 geliefert wird, 4 mA beträgt. Liegen dann die Basisanschlüsse der Eingangstransistoren 310 und 311 auf identischen Spannun­ gen, so fließen durch jeden der Transistoren 310 und 311 1,5 mA, während 2,5 mA durch die Leiter 313 und 314 und über die Emitter und Kollektoren der Kaskodentransistoren 326 und 327 in die Kollektoren der Stromspiegeltransistoren 333 und 334 jeweils fließen, wobei auch angenommen ist, daß der Auswähltransistor 312 eingeschaltet ist, während der Aus­ wähltransistor 322 ausgeschaltet ist. Jede Differenz zwi­ schen den Spannungen der Leiter 15 und 38, positiv oder ne­ gativ, erzeugt dann ein entsprechendes Ungleichgewicht hin­ sichtlich der Größe des Stroms, der durch die Transistoren 310 und 311 fließt, und daher auch hinsichtlich der Größe des Stroms, der durch die Kollektoren der Transistoren 333 und 332 fließt. Dieser Zustand verursacht eine entsprechen­ de Änderung der Spannung am Leiter 340 und daher auch am Ausgangsleiter 46, der eine verstärkte Kopie der Spannungs­ differenz erzeugt, die zwischen dem Leiter 15 der Abtast- und Halteschaltung und dem DAC-Ausgangsleiter 38 besteht. Ist die Rückkopplungsverbindung unterbrochen, so ist die Offenschleifen-Verstärkung sehr hoch. Aufgrund dieser Tat­ sache arbeitet der Verstärker 300 sehr genau.

Die Verstärkung bei geschlossener Schleife bzw. Rückkopp­ lungsschleife der SWOP-Verstärkerschaltung 350 gemäß Fig. 4A ist gleich R_{F 1}/R_{IN 1}, wenn die Differentialeingangsstufe 351 ausgewählt ist, und gleich R_{F 2}/R_{IN 2}, wenn die Differen­ tialeingangsstufe 352 ausgewählt ist. Die Offenschleifen- Verstärkung dieser Schaltung ist sehr hoch und ergibt sich aus dem Wert g_m des Transistors 310, multipliziert mit der Impedanz des Leiters 340. Wird die Differentialeingangsstu­ fe 351 ausgewählt, so wird die Differenz zwischen der Span­ nung am Ausgangsleiter 15 und der Spannung am Ausgangslei­ ter 38 verstärkt, um ein entsprechend verstärktes Restsi­ gnal am Ausgangsleiter 46 zu erhalten.

Der Schaltungsbetrieb läuft analog zu demjenigen unter Fig. 1 diskutierten Betrieb, wenn der MOSFET 39 eingeschaltet ist und der MOSFET 40 ausgeschaltet ist. Ist die Differential­ eingangsstufe 352 ausgewählt, so sind der NPN-Auswähltran­ sistor 322 eingeschaltet, der Auswähltransistor 312 ausge­ schaltet und die Transistoren 310 und 311 ebenfalls ausge­ schaltet. Aufgrund der Rückkopplung über R_{F 2} wird der Lei­ ter 46 sehr nahe bei der Erdspannung gehalten, die an die Basis des Transistors 323 gelangt. Hierdurch wird die SWOP- Verstärkerschaltung in einem abgeglichenen bzw. symmetri­ schen Zustand gehalten, während die Differentialeingangs­ stufe 352 ausgewählt ist und sich der Ausgang des Digital-/ Analogwandlers 36 während seines Betriebs ändert. Andern­ falls würde die Differenz zwischen dem DAC-Ausgang 38 und dem Ausgangsleiter 15 aus dem Bereich des Verstärkers her­ auslaufen. Wird dann die Differentialeingangsstufe 351 aus­ gewählt, werden alle Ströme im Verstärker ausgeglichen bzw. symmetrisiert, so daß die Differenzspannung, die zwischen den Leitern 38 und 15 liegt, von einem symmetrisierten bzw. ausgeglichenen Zustand ausgeht und nicht von einem über­ steuerten Zustand. Hierdurch werden jegliche Verzögerungen oder thermische Fehlanpassungen vermieden, die andernfalls erhalten werden, wenn der Verstärker nach Übersteuerung ei­ ne Erholphase durchläuft.

Der in Fig. 4A gezeigte Verstärker ist sehr schnell und weist darüber hinaus den Vorteil auf, daß keiner der Tran­ sistoren übersteuert oder gesättigt wird. Diese Schaltung läßt sich ferner leicht in einer monolithischen bzw. inte­ grierten Schaltungseinrichtung realisieren, ohne daß es er­ forderlich ist, diskrete MOSFETs 39 und 4 zu verwenden, wie dies noch beim integrierten Hybridschaltkreis gemäß der Hauptanmeldung der Fall war.

Der oben beschriebene Teilbereich-Analog-/Digitalwandler 1 weist den Vorteil auf, daß keine Ungenauigkeiten mehr in­ folge von Verzögerungsschaltungen entstehen, die das abge­ tastete Analogsignal nach vorn zum Subtraktionsknotenpunkt führen, wie dies noch beim konventionellen Teilbereich-ADC der Fall war. Es lassen sich somit eine verbesserte Genau­ igkeit und Linearität erzielen. Die Verwendung des Verstär­ kers mit gemultiplexten Differentialeingangsstufen ermög­ licht es, die beschriebene direkte Führung des abgetasteten Analogsignals nach vorn zum Subtraktionsknotenpunkt in ei­ ner monolithischen integrierten Schaltung vorzusehen, so daß jegliche Fehler infolge von Verzögerungselementen, die sonst für diesen Zweck eingesetzt werden, vermieden werden.

Claims (7)

1. X-Bit Teilbereich-Analog-/Digitalwandler mit X als ganze Zahl, umfassend:

• (a) eine Einrichtung (3) zur Erzeugung eines ersten Analog­ signals,
• (b) eine erste Analog-/Digitalwandlereinrichtung (17) zur Erzeugung eines ersten Y-Bit Binärworts mit Y als ganze Zahl kleiner als X, das das erste Analogsignal reprä­ sentiert,
• (c) eine Digital-/Analogwandlereinrichtung (36), die das erste Y-Bit Binärwort zur Erzeugung eines zweiten Ana­ logsignals empfängt und eine Genauigkeit von wenigstens X Bit aufweist, wobei eine Differenz zwischen dem er­ sten Analogsignal und dem zweiten Analogsignal exakt durch die X-Y letzten signifikanten Bits eines X-Bit Binäräquivalents des ersten Analogsignals repräsentiert wird,
• (d) eine Einrichtung zur Verstärkung der Differenz mit einem vorbestimmten Faktor zwecks Erzeugung eines verstärkten Differenzsignals,
• (e) eine zweite Analog-/Digitalwandlereinrichtung (48) zur Erzeugung eines ersten Z-Bit Binärworts mit Z als ganze Zahl kleiner X, das das verstärkte Differenzsignal repräsentiert, und
• f) eine Einrichtung (61) zum Kombinieren des Y-Bit Binärworts mit dem Z-Bit Binärwort zur Erzeugung eines X-Bit Binärworts, das präzise das erste Analogsignal repräsentiert

dadurch gekennzeichnet, daß die Einrichtung zur Verstärkung der Differenz folgendes umfaßt:

• i) eine erste auswählbare Differentialeingangsschaltung (351), die einen ersten Eingang zum Empfang des zweiten Analogsignals und einen zweiten Eingang zum Empfang des ersten Analogsignals aufweist,
  ii) eine zweite auswählbare Differentialeingangsschaltung (352), die einen dritten Eingang aufweist, der mit einem Referenzspannungsleiter verbunden ist, sowie einen vierten Eingang,
  iii) eine Ausgangsschaltungseinrichtung (353), die mit der ersten und zweiten umschaltbaren Differentialeingangsschaltung (351, 352) verbunden ist, zwecks Erzeugung eines verstärkten Differenzsignals, wenn die erste auswählbare Differentialeingangsschaltung (351) ausgewählt ist, und zwecks Erzeugung eines Zwischenausgangssignalpegels, wenn die zweite auswählbare Differentialeingangsschaltung (352) ausgewählt ist, und
  iv) eine Auswähleinrichtung, die auf ein Verstärker- Enable-Signal anspricht, um
  1) die erste auswählbare Differentialeingangsschal­ tung (351) mit der Ausgangsschaltungseinrichtung (353) zu verbinden und die zweite auswählbare Differential­ eingangsschaltung (352) von der Ausgangsschaltungsein­ richtung (353) zu trennen, und zwar in Antwort auf ei­ nen ersten Pegel des Verstärker-Enable-Signals, sowie
  2) die zweite auswählbare Differentialeingangsschal­ tung (352) mit der Ausgangsschaltungseinrichtung (353) zu verbinden und die erste auswählbare Differentialein­ gangsschaltung (351) von der Ausgangsschaltungseinrich­ tung (353) zu trennen, und zwar in Antwort auf einen zweiten Pegel des Verstärker-Enable-Signals.

2. X-Bit Teilbereich-Analog-/Digitalwandler nach An­ spruch 1, gekennzeichnet durch eine Rückkopplungseinrich­ tung zur Rückkopplung des verstärkten Differenzsignals zum zweiten und zum vierten Eingang.

3. X-Bit Teilbereich-Analog-/Digitalwandler nach An­ spruch 1, dadurch gekennzeichnet, daß die erste auswählbare Differentialeingangsschaltung (351) einen ersten (310) und einen zweiten Transistor (311) enthält, deren Emitter mit­ einander verbunden sind, einen dritten Transistor (312), dessen Kollektor mit den Emittern des ersten und zweiten Transistors, dessen Emitter mit einer ersten Stromquelle (321) und dessen Basis mit der Auswähleinrichtung verbunden sind, die Basis des ersten Transistors (310) das zweite Analogsignal empfängt, die Basis des zweiten Transistors (311) das erste Analogsignal empfängt, die Kollektoren des ersten und des zweiten Transistors mit der Verstärkungsein­ richtung gekoppelt sind, die zweite auswählbare Differen­ tialeingangsschaltung (352) einen vierten (323) und einen fünften Transistor (324) aufweist, deren Emitter miteinan­ der und mit dem Kollektor eines sechsen Transistors (322) verbunden sind, dessen Emitter mit dem Emitter des dritten Transistors (312), und dessen Basis mit der Auswähleinrich­ tung verbunden sind, die Kollektoren des vierten (323) und des fünften Transistors (324) jeweils mit den Kollektoren des ersten (310) und des zweiten Transistors (311) verbun­ den sind, die Basis des vierten Transistors (323) mit einem Referenzspannungsleiter verbunden ist, die Basis des fünf­ ten Transistors (324) über den vierten Eingang und einen ersten Rückkopplungswiderstand einen Zwischenausgangssi­ gnalpegel empfängt, und die Basis des zweiten Transistors (311) mit dem zweiten Eingang und einem zweiten Rückkopp­ lungswiderstand verbunden ist, um das erste Analogsignal zu empfangen.

4. X-Bit Teilbereich-Analog-/Digitalwandler nach An­ spruch 3, dadurch gekennzeichnet, daß die Auswähleinrich­ tung einen siebten Transistor (303) und einen achten Tran­ sistor (304) enthält, deren Emitter miteinander und mit ei­ ner zweiten Stromquelle (305) verbunden sind, deren Basis­ anschlüsse ein Verstärker-Enable-Signal und ein logisches Komplement des Verstärker-Enable-Signals jeweils empfangen, und deren Kollektoren jeweils mit einer ersten Last (306) und einer zweiten Last (307) verbunden sind, wobei der Kol­ lektor des siebten Transistors (303) mit der Basis des sechsten Transistors (322) und der Kollektor des achten Transistors (304) mit der Basis des dritten Transistors (312) verbunden sind.

5. X-Bit Teilbereich-Analog-/Digitalwandler nach An­ spruch 4, dadurch gekennzeichnet, daß die Ausgangsschal­ tungseinrichtung eine dritte Stromquelle (315) aufweist, die mit den Kollektoren des ersten (310) und des vierten Transistors (323) verbunden ist, eine vierte Stromquelle (316), die mit den Kollektoren des zweiten (311) und des fünften Transistors (324) verbunden ist, einen Emitterfol­ gertransistor (330), dessen Basis mit den Kollektoren des ersten und des vierten Transistors und dessen Emitter mit einem Ausgangsanschluß (46) verbunden sind, an dem das ver­ stärkte Differenzsignal abgenommen wird, sowie eine Strom­ spiegelschaltung mit einem Eingangsleiter, der mit den Kol­ lektoren des zweiten und des fünften Transistors verbunden ist, sowie einem Ausgangsleiter, der mit den Kollektoren des ersten und des vierten Transistors verbunden ist.

6. X-Bit Teilbereich-Analog-/Digitalwandler nach An­ spruch 5, gekennzeichnet durch einen ersten Widerstand (R_{IN 1}), über den das erste Analogsignal zur Basis des zweiten Transistors (311) gekoppelt wird, wobei der erste Rückkopplungswiderstand (R_{F 1}) die Basis des zweiten Transistors (311) zum Emitter des Emitterfolger-Ausgangstransistors (330) koppelt, und durch einen zweiten Widerstand (R_{IN 2}), über den die Basis des fünften Transistors (324) mit dem Referenzpotentialleiter verbunden ist, wobei der zweite Rückkopplungswiderstand (R_{F 2}) die Basis des fünften Transistors (324) mit dem Emitter des Emitterfolger-Aus­ gangstransistors (330) koppelt.