SE507892C2 - Förfarande och anordning för att åstadkomma en konstruktion för digital-till-analogomvandling med hög prestanda - Google Patents

Description

15 20 25 30 507 892* Anta att där finns en kodövergång från 011 till 100. Ef- tersom det inte går att garantera att varje bitswitch verkar samtidigt finns olika temporära koder, såsom visas i fig. lb.

Strömspikar eller fel uppträder följaktligen vid utgången in- nan de slutgiltiga värdena har uppnåtts. Felen inför vanligt- vis distorsion.

För att reducera felenergin kan ett annat förfarande, som En 3-bitars segmenterad D/A- Till skillnad från binära viktade D/A-omvandlare finns endast strömkällsenheter i segmenterade kallas segmentering, användas. omvandlare visas i fig. 2a.

D/A-omvandlare. Nämnda 3-bitars digitala indata avkodas först till 7 utsignaler Qßo av en avkodare 1. När indatavärdet är (J = sultatet 1. När nämnda indata är lika med noll är alla utsig- lika med J finns endast J utsignaler Qw,U_0 7~1) med re- naler Qaw nollor. När där finns en kodövergäng, exempelvis från 011 till 100 såsom visas 2b, bitswitch Q, som ändrar sitt tillstånd. Följaktligen minimeras i fig. finns endast en felenergin, förutsatt att där inte finns någon mellanutsignal från avkodaren 1 vid en kodövergáng. Detta kan garanteras ge- nom användning av en láskrets vid avkodarens utgång.

Segmentering medför vissa nackdelar. Den erfordrar fler strömkällor och. bitswitchar' i förhållande till binär' vikt- ning. Hos binärt viktade CMOS D/A-omvandlare används vanligen strömkällsenheter för att öka matchningen. Detta gör att viktade D/A- omvandlare blir identiska. Emellertid, pà grund av det faktum strömkâllorna i binärt och segmenterade att betydligt fler- bitswitchar och ledningar erfordras hos segmenterade D/A-omvandlare, har segmenterade D/A-omvandlare vanligtvis smalare bandbredd och förbrukar en större chipyta.

För att konstruera D/A-omvandlare med hög prestanda utgör kombinationen av segmentering och binär viktning ett bra val.

Konstruktioner som kombinerar segmentering och binär vikt- ning har använts. Ett exempel visas i fig. 3, från J.M. Four- nier och P. Senn, "A 130-MHz 8-b CMOS video DAC for HDTV app- 10 15 20 25 30 507 892 lications", IEEE J. Sold-State Circuits, 1991, sid. 1073-1077. Emellertid har data olika fördröjning för segmen- juli tering och binärt viktade delar, vilket begränsar hastig- heten. Dessutom klockas inte bitswitchar av klocksignaler som Ett annat all- varligt problem är realiseringen. Arrangemanget organiseras i fördelas för att garantera lika fördröjning. en matris, där varje cell innefattar en strömkâlla, en bit- switch och en lokal avkodare. 6-bitars MSB-datat i nämnda referens matas från ovan och från höger till någon initial avkodningskrets och spärras se- dan med låskretsar 2. Nämnda 2-bitars LSB-data i nämnda refe- rens spärras direkt utan fördröjningsfunktionen för att jäm- ställa fördröjningen i datavägen. Följaktligen är stark hög- frekvensdrift inte möjlig. I nætrisen innefattar varje cell en strömkâlla, bitswitch. och lokal avkodare, vilket medför flera problem enligt följande: 1) matchningen av strömkällorna är dålig. Matchning är en funktion av avståndet mellan strömkâllor. Ju större avståndet är, desto sämre blir matchningen. På grund av lokala avkodare avståndet mellan strömkällorna och bitswitchar är ganska stort; 2) bruskopplingen är allvarlig, eftersom ett stort antal digitala signallinjer behöver korsa strömkâllor. Detta pro- blem blir allvarligare med ökat antal bitar för segmentering; och Om till- stàndsförändringen vid låskretsarnas utgång kan klockas, kan 3) felenergi är fortfarande mycket omfattande. styrsignalerna för bitswitcharna påtagligt skilja sig från varandra vid övergångstillfället på grund av olika ledning- slängd från làskretsarna till varje bitswitch. Detta skapar Och problemet blir allvarligare med ökat antal bitar för segmen- felenergi, vilket medför distorsion och intermodulation. tering. 10 lS 20 25 so? 892 Sammanfattning av uppfinningen Uppfinningen hänför sig huvudsakligen till konstruktionen av D/A-omvandlare för hög hastighet och stor exakthet avsedda att användas i bredbandiga telekommunikationssystem. Distor- sion och intermodulation i en D/A-omvandlare orsakas van- ligtvis av misspassningen hos referensströmmarna, och även av stora strömspikstransienter. Stora spiktransienter inträffar när alla bitar inte omkopplas samtidigt vid en stor kod- överföring. För att reducera spiktransienter har en konstruk- tion uppfunnits, där binär viktning används för de minst sig- (LsB) (MSB) , ingången till bitswitcharna utjämnas och där alla bitswitchar nifikanta bitarna och segmentering används för de mest signifikanta bitarna och där datafördröjningen från klockas av ett trädliknande klockfördelningsnät. För att yt- terligare reducera spiktransienter och öka matchningen är nya planritningar uppfunna och kretsar för CMOS-bitswitchar och strömkällor är beskrivna.

Kort figurbeskrivning Fig. la, b visar binär viktning och kodöverföring i en 3- bitars binärt viktad D/A-omvandlare. b visar segmentering och kodöverföring i. en 3- Fig. 2a, bitars segmenterad D/A-omvandlare.

Fig. 3 visar en konventionell realisering av en D/A- omvandlare.

Fig. 4a, b visar en konstruktion med en högpresterande D/A-omvandlare, vilken kombinerar segmentering för MSB och binär viktning för LSB, i enlighet med uppfinningen.

Fig. 5 visar en planritning för CMOS D/A-omvandlare i en- lighet med uppfinningen. 10 15 20 25 30 so? 892 Fig. 6 visar en planritning för BiCMOS eller bipolära D/A- omvandlare i enlighet med uppfinningen.

Fig. 7a-c visar kretsar för MOS-strömkällor med tillhöran- de bitswitchar.

Detaljerad beskrivning av de föredragna utföringsformerna En konstruktion kombinerande segmentering och binär vikt- 4a och b. att reducera felenergi segmenteras m-MSB; för att reducera chipyta viktas l-LSB. De 2”-1 strömkällorna 3 för nrMSB är identiska med värde: 21:e. srrömkällerne 4 för l-Lss är binär: viktade med värdet från Io till 214Io. ning i enlighet med uppfinningen visas i fig. För Dessutom, för att re- används ett globalt klockträd 5 för att klocka alla bitswitchar 6 med hjälp av vippor, fig. 4b. ningsnät. ducera felenergin, såsom visas i Klocksignalen fördelas av ett trädliknande fördel- I syfte att kompensera fördröjningen hos den seg- menterande avkodaren 7 används en fördröjande utjämnare 8 be- stående av kedjade inverterare mellan l-LSB-ingàngarna och 1-LSB-bitswitcharna. Pà grund av den utjämnade fördröjningen bland alla indata utgör konstruktionen en bra kandidat för höghastighetsdrift.

En. ny CMOS-realisering :i enlighet med. uppfinningen, som visas i fig. 5, åtgärdar tidigare nämnda problem. Till skill- nad från de tidigare konstruktionerna är alla strömkällor 10 anordnade tätt intill varandra i den nya konstruktionen. Fria strömkâllor (dummy current sources) 9 är anordnade omkring de tätt anordnade strömkällorna 10. Inga bitswitchar eller funk- tionsblock för avkodning har införts i transistormatrisen, där matchningen är kritisk. Dessutom korsar inga digitala signaler strömkällsmatrisen.

Alla de (2m - 1 + 1) bitswitcharna 14 och deras tillhörande vippor 15 är placerade i den övre delen. Över dem finns ett klockfördelningsnät 11. Segmenteringsavkodaren. 12 för m-MSB 10 15 20 25 30 507 säz och fördröjningsutjämnaren 13 för 1-LSB är anordnade bredvid bitswitcharna 14 och vipporna 15. Fràn klockingàngen till varje bitswitch är fördröjningen exakt densamma, vilket mini- merar felenergin.

För att reducera bruskopplingen används separata källor för analoga och digitala block. Dubbla ringar används också (nbrunn och substrat) för att förhindra bruskoppling via sub- stratet. nbrunn-kontaktringen och p-substratkontaktringen om- givande strömkällorna är förspända vid analog Vdd respektive jord.

Det enda problemet är avstàndsskillnaden från strömkällor- na till deras bitswitchar. Eftersom utgångsimpedansen för strömkällorna är' mycket hög förändrar den. parasitiska mot- stàndsskillnaden på grund av ledningsskillnaden inte ström- värdet. Följaktligen föreligger ingen prestandaförsämring.

Denna realisering' har flera fördelar' i förhållande till existerande konstruktioner. Strömkällor är mer utspridda, vilket förbättrar matchningen. Där finns inga digitala signa- ler över strömkällor och separata digitala och analoga källor kan användas, vilket minskar bruskopplingen. Från klockin- gängen till varje bitswitch är fördröjningen lika, vilket yt- terligare reducerar felenergin.

För en BiCMOS- eller bipolär realisering föredras vanligt- vis R-2R-stegen för att realisera binär* viktning, eftersom passiva komponenter har en bättre matchning än aktiva kompo- nenter. En sådan planritning visas i fig. 6. En av skillna- derna är användningen av de två R-2R-stegarna 16. Binär vikt- ning utförs av R-2R-stegarna 16. R-2R-stegarnas 16 utgångar är direkt förbundna till de segmenterade utströmmarna. Ström- källor, analoga kretsar, digitala kretsar och R-2R-stegar kan ha direkta matningsledningar för att underlätta bruskopp- lingsproblem. lO 15 20 25 30 507 892 De kritiska kretsarna hos CMOS D/A-omvandlare är strömkäl- lor och bitswitchar. Strömkâllorna visas tillsammans med bitswitcharna i fig. 7. De används hos en höghastighets självupplösande D/A-omvandlare, där de 4 MSB är segmenterade och nämnda 6 LSB är binärt viktade i enlighet med fig. S.

Transistorer av p-typ används hellre än transistorer av n- Anled- ningen är följande. När utströmmen omvandlas till en spänning typ som strömkälla och cascodekopplade transistorer. av ett externt motstånd, mellan 0 och 1 V ståndet). Följaktligen kan transistorer av n-typ användas som är spänningsvariationen vid uttaget (eller mindre, beroende på det externa mot- switchar för att få en snabbare stabilisering på grund av det låga motståndet vid påkoppling. Korrekt konstruerade ström- källor av p-typ har tillräckligt hög utgångsimpedans (i me- gaohmintervallet) undvikande användningen av switchtransisto- rer som cascodekopplade transistorer (drivande switchtransis- torerna i mättnadsområdet).

I fig. 7a visas strömkällan källsenheter) transistorenheter) (64 parallellkopplade ström- och bitswitchen (4 parallellkopplade switch- 7b visas och bit- switchtransistorenheter) för 4 segmenterade MSE. I fig. strömkällan (32 parallellkopplade strömkällsenheter) switchen (2 parallellkopplade för nämnda sjätte LSB. I fig. 7c visas strömkällorna (16, 8, 4, 2 och bitswitchen för' den 5:e~1:a. LSB. I syfte att ytterligare reducera felenergin skalas switchtransistorstor- eller 1 parallellkopplade strömkällsenheter) (1 switchtransistorenhet) lekarna allteftersom strömmarna skalas, och fria transistorer används för att garantera lika kapacitiv last, såsom visas i fig. 7. Endast nämnda S LSB har identiska switchtransistorer (och fria transistorer), trots att strömmarna skiljer sig åt.

Eftersom strömmarna är mycket små blir påverkan väldigt li- ten.

Konstruktionen enligt fig. 4a, b och planritningen i fig. 5 och 6 kan realiseras i chips, såsom exempelvis ett chip med 10 507 89é en 10-bitars CMOS D/A-omvandlare, 1,5 V CMOS D/A-omvandlare eller ett chip med en 12 bitars BiCMOS D/A-omvandlare, där de två CMOS-chipen år anordnade i ett chip med en 10-bitars enlighet med planritningen i fig. 5 och BiCMOS-chipet är an- ordnat i enlighet med planritningen i fig. 6.

Under det att föregående beskrivning innefattar ett antal detaljer och egenskaper bör det observeras att dessa endast är illustrativa för uppfinningen och är inte avsedda att ut- inses lätt av en göra begränsningar. Många modifieringar fackman inom omrâdet, vilka inte avviker från uppfinningens ram och anda, såsom den definieras av de bifogade kraven och deras legala motsvarigheter.

Claims (6)

l0 15 20 25 30 507 892 P a t e n t k r a v

1. Förfarande för att anordna en konstruktion för digital- till-analogomvandling med hög prestanda genom att kombinera segmentering för MSB och binär viktning för LSB, kânnetecknat av användningen av en fördröjning för nämnda binärt viktade LSB för att utjämna en fördröjning som infördes av segmente- ringen och klockning av alla bitswitchar med ett trädliknande klockfördelningsnät. kännetecknat av en CMOS- realisering och att tätt fördela endast strömkällorna för att

2. Förfarande enligt krav 1, öka matchningen och minska felenergin och att organisera bitswitcharna och tillhörande klockkrets på ett sådant sätt att fördröjningen från klockingàngen till varje bitswitch är identisk.

3. Förfarande enligt krav 1, kännetecknat av att en BiCMOS och bipolär realisering och en tät fördelning av strömkällor- na för att öka matchningen och minska felenergin och att or- ganisera bitswitcharna och deras tillhörande klockkrets på ett varje bitswith är identisk. sådant sätt att fördröjningen från klockingàngen från

4. Anordning för att anordna en konstruktion för digital- till-analog omvandling med hög prestanda genom att kombinera segmentering för MSB och binär viktning för LSB, kännetecknad av att en fördröjningsfunktion är anordnad för de binärt vik- tade LSB för att utjämna en fördröjning som infördes av seg- (14) att klockas med ett trädliknande klockfördelningsnät (ll). menteringen och att alla bitswitchar är anordnade för

5. Anordning enligt krav 4, kännetecknad av att en CMOS- realisering är anordnad, i det att strömkällorna är tätt för- delade för att öka matchningen och minska felenergin och att bitswitchar och deras tillhörande klockkrets är organiserade sov 892 10 på ett sådant sätt att fördröjningen från klockingàngen till varje bitswitch är identisk.

6. Anordning enligt krav 4, kännetecknad av att en BiCMOS och bipolär realisering är anordnad, i det att strömkällorna är tätt fördelade för att öka matchningen och minska felener- gin och att bitswitcharna och deras tillhörande klockkrets är organiserade pà ett sådant sätt att fördröjningen från klock- ingången till varje bitswitch är identisk.