CN1136658C - 提供高性能数－模变换结构的方法及装置 - Google Patents

提供高性能数－模变换结构的方法及装置 Download PDF

Info

Publication number
CN1136658C
CN1136658C CNB971995656A CN97199565A CN1136658C CN 1136658 C CN1136658 C CN 1136658C CN B971995656 A CNB971995656 A CN B971995656A CN 97199565 A CN97199565 A CN 97199565A CN 1136658 C CN1136658 C CN 1136658C
Authority
CN
China
Prior art keywords
bit switch
clock
current source
delay
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB971995656A
Other languages
English (en)
Other versions
CN1237290A (zh
Inventor
����̷�
谭年熊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Telefonaktiebolaget LM Ericsson AB
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Telefonaktiebolaget LM Ericsson AB filed Critical Telefonaktiebolaget LM Ericsson AB
Publication of CN1237290A publication Critical patent/CN1237290A/zh
Application granted granted Critical
Publication of CN1136658C publication Critical patent/CN1136658C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0614—Continuously compensating for, or preventing, undesired influence of physical parameters of harmonic distortion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
    • H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
    • H03M1/685—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type the quantisation value generators of both converters being arranged in a common two-dimensional array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

高速高精度数模(D/A)变换器在信号处理领域有许多应用。宽带电信系统对高性能D/A变换器的需求强烈。对于在失真和交调方面要求非常严格的电信应用来说本发明设计所提供的高速高精度数模(D/A)变换器防止了失真和交调的发生。提供对于最低有效位(LSB)采用二进制加权，而对于最高有效位(MSB)采用分段，可以获得高性能数模转换结构，利用二进制加权LSB的延迟使从分段引入的延时相等，以及利用树状时钟分配网络(11)为所有位开关提供时钟脉冲(clock)。还发明了用于CMOS、BiCMOS的新平面布局，并公开了用于CMOS位开关及电流源的电路。

Description

提供高性能数-模变换结构的方法及装置
                     发明领域
本发明涉及应用于对失真和交调要求严格的电信领域的高速高精度数-模(D/A)变换器的设计。本发明尤其涉及通过组合最高有效位(MSB)的分段、最低有效位(LSB)的二进制加权和专门的电路设计技术减小失真和交调来提供高性能数-模变换结构的方法和装置。
                    发明背景
高速高精度数-模(D/A)变换器在信号处理方面应用广泛。宽带电信系统对高性能D/A变换器的需求强烈。对这种D/A变换器的失真和交调的要求非常严格。
造成失真和交调的主要原因之一是瞬态电流尖峰。为说明瞬态电流尖峰之一问题，图1a示出了一3位二进制加权D/A变换器，有三个电流值分别为I0、2I0和4I0的电流源。当数字输入b0是1时，电流I0被切换至输出端；当数字输入b1是1时，电流2I0被切换至输出端；当数字输入b2是1时，电流4I0被切换至输出端。
假定发生了从011到100的码转换。由于不能够保证每一个位开关同时工作，所以有图1b所示的不同的临时码。因此，电流尖峰、即假信号脉冲在最终值出现之前出现在输出端。这种假信号脉冲通常造成失真。
为了减小假信号脉冲的能量，可以采用称为分段的另一种技术。一3位分段D/A变换器如图2a所示。与二进制加权D/A变换器不同，在分段D/A变换器中只有单位电流源。3位的数字输入数据首先被译码器1译码成为7个输出Q6-0。当输入数据值等于J时，只有J个输出Q(J-1)-0(J＝7-1)具有为1的输出值。当输入数据等于零时，所有输出Q6-0都是零。一旦出现码转换，比如如图2b所示的从011到100的码转换，只有一个位开关Q3改变状态。因此，只要在码转换时没有来自译码器1的中间输出(这可通过在译码器输出端使用锁存器来得到保证)，就把假信号脉冲的能量减至了最小。
分段有其不足之处。与二进制加权相比，它需要更多的电流源和位开关。在二进制加权CMOS D/A变换器中，通常采用单位电流源来增加匹配。这就使二进制加权和分段D/A变换器中的电流源是一样的。但由于在分段D/A变换器中需要多得多的位开关和连线，所以分段D/A变换器通常具有较窄的带宽和占用更多的芯片面积。为了设计高性能的D/A变换器，组合分段和二进制加权是一种好的选择。
组合分段和二进制加权的结构已被采用。图3示出了一个例子，见J.M.Fourier和P.Senn发表在1991年7月的IEEE“固态电路”1073-1077页上的题为“应用于HDTV的130兆Hz8位CMOS视频D/AC”的论文。但数据在分段和二进制加权部分中具有不同的延时，限制了速度。还有，位开关不是由被分配来保证相同延时的时钟信号进行同步的。另一严重的问题是实施。电路布图被安排成矩阵形式，每一单元包含电流源、位开关和本地译码器。
该引用对比文献中的6位MSB数据从右上传送给一些初始译码电路，然后被锁存器2锁存。该引用对比文献中的2位LSB数据被直接锁存，没有被延时，以便使数据通道中的延时相等。因此非常高频率的操作是不可能的。矩阵中的各个单元包含电流源、位开关和本地译码器，这引发了以下一些问题：
1)电流源的匹配不良。匹配是电流源之间距离的函数。距离越大，匹配越差。由于本地译码器和位开关的缘故，电流源之间的距离相当大；
2)因为许多数字信号线需要跨过电流源，所以噪声引入严重。这一问题随着分段的位数的增大而更加严重；
3)假信号脉冲能量仍然非常高。虽然可同步各锁存器输出端处状态的变化，但由于从这些锁存器到每一个位开关的导线长度不同，所以这些位开关的控制信号在转换时刻会显著不同。这就形成了假信号脉冲能量，造成了失真和引入了交调。这一问题随着分段的位数的增大而更加严重。
                     发明概述
本发明主要涉及将在宽带电信系统中使用的高速高精度D/A变换器的设计。D/A变换器中的失真和交调通常是由基准电流的失配和由大的瞬态电流尖峰造成的。当在主要码转换时不同时切换所有位就会造成大的瞬态尖峰。为了减小瞬态尖峰，发明了这样一种结构，在该结构中，对于最低有效位(LSB)采用二进制加权，而对于最高有效位(MSB)采用分段，使从输入端至各位开关的数据延时相等，以及利用树状时钟分配网络为所有位开关提供时钟脉冲(clock)。为了进一步减小瞬态尖峰和提高匹配，发明了新的平面布局，并公开了用于CMOS位开关及电流源的电路。
                     附图概述
图1a、1b说明在一3位二进制加权D/A变换器中的二进制加权和码转换。
图2a、2b说明在一3位分段D/A变换器中的分段和码转换。
图3是D/A变换器的传统实施方式。
图4a、4b表示本发明的组合了对于MSB的分段和对于LSB的二进制加权的高性能D/A变换器结构。
图5是本发明的CMOS D/A变换器的平面布局。
图6是本发明的BiCMOS或双极D/A变换器的平面布局。
图7a-7c是与位开关相关的MOS电流源的电路。
              最佳实施例的详细描述
本发明组合分段和二进制加权的结构如图4a和4b所示。为了减小假信号脉冲能量，分段m个MSB；为了减小芯片面积，二进制加权l个LSB。这些m个MSB的2m-1个电流源3都具有相同的值2lI0。这些l个LSB的电流源4是二进制加权的，具有从I0至2l-1I0的值。还有，为了减小假信号脉冲能量，如图4b所示，使用了一总时钟树5，用触发器来同步全部位开关6。用树状分配网络分配时钟信号。为了补偿分段译码器7的延时，在这些l个LSB输入和l个LSB位开关之间设置了由链式反相器组成的延时均衡器8。由于在全部输入数据之间的被均衡延时的缘故，该结构适合于高速操作。
图5所示的本发明新的CMOS实施将克服上述问题。与所有先前的设计不同，在该新的设计中致密地把全部电流源10集中在一起。虚设电流源9设置在密集排列的电流源10的附近。在匹配关系重大的晶体管矩阵中不插入位开关或译码器功能块。没有数字信号跨过电流源矩阵。
全部(2m-1+l)个位开关14及它们相关的触发器15设置在上半部。时钟分配网络11在它们之上。m个MSB的分段译码器12和l个LSB的延时均衡器13设置在位开关14和触发器15的旁边。从时钟输入端至每一个位开关的延时完全相同，将假信号脉冲能量减至最小。
为了减少噪声的引入，用单独的电源给模拟和数字方框供电。还使用双接触环(在n阱和衬底上)来防止经由衬底的噪声引入。环绕电流源的n阱接触环和p衬底接触环被分别施加模拟Vdd和地偏压。
仅有的问题是从电流源至它们的位开关的距离差。由于电流源的输出阻抗非常高，所以由连线长度不同造成的寄生电阻的不同将不改变电流值。因此性能将不会被降低。
本实施优于已有的设计。电流源的设置更加紧密，提高了匹配。没有数字信号跨过电流源并可以使用单独的数字和模拟供电，减少了噪声的引入。从时钟输入端至每一个位开关的延时都是一样的，进一步减小了假信号脉冲能量。
对于BiCMOS或双极实施，通常R-2R电阻阶梯网络最适合用来实现二进制加权，原因是无源元件的匹配比有源元件的好。图6示出了这种阶梯网络的平面布局。差别之一是采用了两个R-2R电阻阶梯网络16。用这两个R-2R电阻阶梯网络来实现二进制加权，它们的输出端都直接与分段输出电流连接。电流源、模拟电路、数字电路和R-2R电阻阶梯网络都可以有不同的电源线，以便减轻噪声引入问题。
CMOS D/A变换器中的关键电路是电流源和位开关。与位开关在一起的电流源如图7所示。它们在按照图5对4个MSB进行分段和对6个LSB进行二进制加权的高速高精度D/A变换器中使用。
用p型晶体管而不是用n型晶体管作为电流源和栅-阴晶体管，理由如下：当用外部电阻把输出电流变换为电压时，输出端的电压摆幅在0和1V(或根据外部电阻的不同甚至更小)之间，因此，由于n型晶体管的接通电阻较小，所以可用其作为开关以使稳定时间更短。设计合理的p型电流源有足够高的输出阻抗(在兆欧姆范围内)，不必用开关晶体管作为栅-阴晶体管(开关晶体管工作在饱和区)。
图7a示出4分段MSB的电流源(并联的64个单位电流源)和位开关(并联的4个单位开关晶体管)，图7b示出第6个LSB的电流源(并联的32个单位电流源)和位开关(并联的2个单位开关晶体管)。图7c示出第5至第1个LSB的电流源(并联的16、8、4、2或1个单位电流源)和位开关(1个单位开关晶体管)。为了进一步减小假信号脉冲能量，如图7所示，按照电流的大小成比例地确定开关晶体管的尺寸，并用虚设晶体管来保证相等的容性负载。虽然这些电流不同，但只有5个LSB具有相同的开关晶体管(和虚设晶体管)。由于这些电流非常小，所以影响也非常小。
图4a、4b的结构和图5、6的平面布局可以在芯片中被实施成例如10位CMOS D/A变换器芯片、10位1.5-V CMOS D/A变换器芯片或12位BiCMOS D/A变换器芯片，即这两种CMOS芯片按照图5的平面布局进行设计，而该BiCMOS芯片按照图6的平面布局进行设计。
虽然以上描述包括了许多细节和规格，但应懂得这一切仅为了说明本发明，不应看作是对本发明的限制。许多改进对本领域普通技术人员来说是显而易见的，这些改进不违背本发明的精髓、不超出本发明的范围，本发明的精髓和范围由所附权利要求及它们的等同物限定。

Claims (7)

1.一种提供高性能数-模变换结构的方法，其特征在于包括以下步骤：
对数字信号的最高有效位进行分段；
对该数字信号的最低有效位进行二进制加权；
使上述分段和二进制加权的延时相等；以及
用树状时钟分配网络来为全部位开关提供时钟，控制所述位开关的接通和关断。
2.权利要求1的方法，其特征在于CMOS实施和只紧密地布置电流源来提高匹配和减小假信号脉冲能量，以及设计位开关及其相关提供时钟电路，使得从时钟输入端至每一个位开关的延时都相等。
3.权利要求1的方法，其特征在于BiCMOS和双极实施以及紧密地布置电流源来提高匹配和减小假信号脉冲能量，以及设计位开关及其相关同步电路，使得从时钟输入端至每一个位开关的延时都相等。
4.一种提供高性能数-模变换结构的装置，其特征在于包括：
第一组并联的电流源，用于对数字信号的最高有效位进行分段；
第二组并联的电流源，用于该数字信号的最低有效位进行二进制加权；
第一组位开关，分别与第一组电流源串联；
第二组位开关，分别与第二组电流源串联；
树状时钟分配网络，与所述位开关相连，提供时钟，控制所述位开关的接通和关断，使上述分段和二进制加权的延时相等。
5.权利要求4的装置，其特征在于被用CMOS来实施，电流源被紧密地布置以提高匹配和减小假信号脉冲能量，以及位开关及其相关提供时钟的电路被设计成使得从时钟输入端至每一个位开关的延时都相等。
6.权利要求4的装置，其特征在于被用BiCMOS和双极来实施，电流源被紧密地布置以提高匹配和减小假信号脉冲能量，以及位开关及其相关提供时钟的电路被设计成使得从时钟输入端至每一个位开关的延时都相等。
7.权利要求4的装置，其特征在于位开关和电流源用CMOS电路实现，其中用p型晶体管作为电流晶体管和用n型晶体管作为位开关，还在于按照电流的大小成比例地确定位开关的尺寸和增加虚设开关来为位开关驱动器保证相同的负载。
CNB971995656A 1996-11-04 1997-10-07 提供高性能数－模变换结构的方法及装置 Expired - Fee Related CN1136658C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
SE9604024A SE507892C2 (sv) 1996-11-04 1996-11-04 Förfarande och anordning för att åstadkomma en konstruktion för digital-till-analogomvandling med hög prestanda
SE96040241 1996-11-04

Publications (2)

Publication Number Publication Date
CN1237290A CN1237290A (zh) 1999-12-01
CN1136658C true CN1136658C (zh) 2004-01-28

Family

ID=20404481

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB971995656A Expired - Fee Related CN1136658C (zh) 1996-11-04 1997-10-07 提供高性能数－模变换结构的方法及装置

Country Status (11)

Country Link
US (1) US5933107A (zh)
EP (1) EP0934629B1 (zh)
JP (1) JP3815797B2 (zh)
KR (1) KR20000053011A (zh)
CN (1) CN1136658C (zh)
AU (1) AU4971797A (zh)
CA (1) CA2271061A1 (zh)
DE (1) DE69720237T2 (zh)
SE (1) SE507892C2 (zh)
TW (1) TW370742B (zh)
WO (1) WO1998020616A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000036747A (ja) * 1998-07-17 2000-02-02 Nec Corp 信号値表現方法
US6236238B1 (en) * 1999-05-13 2001-05-22 Honeywell International Inc. Output buffer with independently controllable current mirror legs
DE10006507C2 (de) * 2000-02-15 2002-07-18 Infineon Technologies Ag Kalibrierbarer Digital-/Analogwandler
DE10038372C2 (de) 2000-08-07 2003-03-13 Infineon Technologies Ag Differentieller Digital/Analog-Wandler
KR100727885B1 (ko) * 2003-05-20 2007-06-14 학교법인 인하학원 새로운 글리치 에너지 억제 회로와 새로운 2차원적 전류셀스위칭 순서를 이용한 10비트 디지털/아날로그 변환기
US7345609B2 (en) * 2003-06-27 2008-03-18 Nxp B.V. Current steering d/a converter with reduced dynamic non-linearities
ES2298485T3 (es) 2003-11-21 2008-05-16 Carestream Health, Inc. Aparato de radiologia dental.
US7002499B2 (en) * 2004-01-21 2006-02-21 Hrl Laboratories, Llc Clocked D/A converter
US7474243B1 (en) * 2007-09-13 2009-01-06 Infineon Technologies Ag Semiconductor device including switch that conducts based on latched bit and next bit
JP6058918B2 (ja) * 2012-06-06 2017-01-11 ラピスセミコンダクタ株式会社 電流出力制御装置、電流出力制御方法、デジタル制御発振装置、デジタルｐｌｌ、周波数シンセサイザ、デジタルｆｌｌ、及び半導体装置
US8643520B1 (en) * 2012-11-27 2014-02-04 Hong Kong Applied Science & Technology Research Institute Company Ltd. Digital-to-analog converter (DAC) current cell with shadow differential transistors for output impedance compensation
US9191025B1 (en) * 2014-09-30 2015-11-17 Stmicroelectronics International N.V. Segmented digital-to-analog converter
CN105448963B (zh) * 2015-12-04 2019-06-04 上海兆芯集成电路有限公司 晶体管以及电流源装置
KR102553262B1 (ko) 2017-11-17 2023-07-07 삼성전자 주식회사 기준 전압 생성기 및 이를 포함하는 메모리 장치
CN115033044B (zh) * 2021-03-05 2024-03-15 龙芯中科技术股份有限公司 电流源模块、稳压方法、数模转换器及设备
US20240322838A1 (en) * 2023-03-24 2024-09-26 Qualcomm Incorporated Load matching for a current-steering digital-to-analog converter

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57125517A (en) * 1981-01-28 1982-08-04 Victor Co Of Japan Ltd Da conversion circuit
JPS59163912A (ja) * 1983-03-08 1984-09-17 Toshiba Corp Ｃ−ｒ型ｄａ変換器
US4763107A (en) * 1985-08-23 1988-08-09 Burr-Brown Corporation Subranging analog-to-digital converter with multiplexed input amplifier isolation circuit between subtraction node and LSB encoder
US4947168A (en) * 1988-05-23 1990-08-07 Hughes Aircraft Company Subranging analog-to-digital converter with calibration
US5070331A (en) * 1990-03-15 1991-12-03 Analog Devices, Incorporated High resolution D/A converter operable with single supply voltage
JP3085803B2 (ja) * 1992-11-26 2000-09-11 株式会社東芝 差動電流源回路
FR2733650B1 (fr) * 1995-04-28 1997-07-18 Sgs Thomson Microelectronics Convertisseur numerique/analogique de precision

Also Published As

Publication number Publication date
DE69720237T2 (de) 2004-01-08
DE69720237D1 (de) 2003-04-30
TW370742B (en) 1999-09-21
EP0934629A1 (en) 1999-08-11
AU4971797A (en) 1998-05-29
JP3815797B2 (ja) 2006-08-30
JP2001505732A (ja) 2001-04-24
US5933107A (en) 1999-08-03
KR20000053011A (ko) 2000-08-25
SE9604024D0 (sv) 1996-11-04
SE507892C2 (sv) 1998-07-27
SE9604024L (sv) 1998-05-05
CN1237290A (zh) 1999-12-01
WO1998020616A1 (en) 1998-05-14
EP0934629B1 (en) 2003-03-26
CA2271061A1 (en) 1998-05-14

Similar Documents

Publication Publication Date Title
CN1136658C (zh) 提供高性能数－模变换结构的方法及装置
US6392573B1 (en) Method and apparatus for reduced glitch energy in digital-to-analog converter
Wu et al. A 130 nm CMOS 6-bit full Nyquist 3 GS/s DAC
US20080088493A1 (en) Resistor Ladder Interpolation for PGA and DAC
Ritter et al. Design considerations for a 6 bit 20 GS/s SiGe BiCMOS flash ADC without track-and-hold
CN1829085A (zh) 三态脉冲密度调制器
WO1998020616B1 (en) A method and device to provide a high-performance digital-to-analog conversion architecture
JP3037766B2 (ja) ディジタル−アナログ変換器
US6784818B2 (en) Analog to digital converter with interpolation of reference ladder
Cremonesi et al. A 100-MHz CMOS DAC for video-graphic systems
CN1220330C (zh) 数模转换器
KR100626548B1 (ko) 차동 라인 구동기
EP0393728A2 (en) Current switching digital-to-analog converter
US20060092066A1 (en) Delay equalized Z/2Z ladder for digital to analog conversion
Weiss A 1 Gs/s 8-bit GaAs DAC with on-chip current sources
US6977527B1 (en) Method and apparatus for suppressing spurious values in a differential output current
JPH0851337A (ja) 集積遅延回路
Cui et al. A 10-bit Current-steering DAC in 0.35-μm CMOS Process
US5034630A (en) Logic circuit for use in D/A converter having ECL-type gate structure
US5448238A (en) Method and apparatus for digital to analog conversion using GaAs HI2 L
US6496133B1 (en) Resistor string integrated circuit and method for reduced linearity error
WO1992019045A1 (en) Precision digital-to-analog converter
US7084694B2 (en) Switching circuit for switching constant current source using MOS transistor
CN1430813A (zh) 数模变换器以及用于降低数模变换器中的谐波失真的方法
van Bavel A 325 MHz 3.3 V 10-bit CMOS D/A converter core with novel latching driver circuit

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: INFINEON TECHNOLOGIES AG

Free format text: FORMER OWNER: ELLISON TELEPHONE CO., LTD.

Effective date: 20040827

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20040827

Address after: Munich, Germany

Patentee after: Infennian Technologies AG

Address before: Stockholm

Patentee before: Ericsson Telephone AB

REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1024117

Country of ref document: HK

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040128

Termination date: 20161007