JPH0851337A

JPH0851337A - 集積遅延回路

Info

Publication number: JPH0851337A
Application number: JP7079024A
Authority: JP
Inventors: Mohamed Bedouani; ベドウアニ・モアメド
Original assignee: Bull SA
Current assignee: Bull SA
Priority date: 1994-04-13
Filing date: 1995-04-04
Publication date: 1996-02-20
Also published as: EP0677924A1; US5592116A; CA2146196A1; FR2718903B1; FR2718903A1

Abstract

(57)【要約】【目的】小型かつ信頼性の高い構造を有し、極めて広
い範囲の遅延をもたらすのに適した、良好な線形をもつ
調整可能な遅延回路を提供する。【構成】異なる遅延をもたらし１つの共通入力部をも
つ２つの増幅器（１１ａ、１１ｂ）と、２つの増幅器間
の位相ずれを変化させるため２つの増幅器のそれぞれの
端子に接続された制御手段（１２）とを含む集積遅延回
路（１０）は特に、ガリウムヒ素などのIII −Ｖ族半導
体内への集積に適用される。

Description

【発明の詳細な説明】

【０００１】

【産業上の分野】本発明は、例えば１ギガビット／秒以
上の通信速度に特に対応し、ガリウムヒ素（ＧａＡｓ）
のようなIII −Ｖ族半導体への集積に特に適した遅延回
路に関する。この分野においては、遅延回路は、電界効
果トランジスタ特にＭＥＳＦＥＴ（金属−半導体電界効
果トランジスタ）型電界効果トランジスタで構成するこ
とが可能であり、その場合ＢＤＣＦＬ論理回路（バッフ
ァ付き直結ＦＥＴ論理回路）を含むＤＣＦＬ型論理回路
（直結ＦＥＴ論理回路）に特に好適である。遅延回路は
また、例えばＡｌＧａＡｓ／ＧａＡｓ型のガリウムヒ素
とアルミニウムなどの三成分半導体に集積されたＨＥＭ
Ｔ型電界効果トランジスタ（高電子移動度トランジス
タ）で構成することも可能である。また本発明は、バイ
ポーラトランジスタ差動増幅器、より好ましくはＳＣＦ
Ｌ論理回路（ソース結合ＦＥＴ論理回路）によるＭＥＳ
ＦＥＴ型トランジスタ差動増幅器にも適用される。本発
明による遅延回路は線形的調整が簡単であり、特に超高
速伝送システムおよび高速伝送を使用する情報処理シス
テムに適用される。

【０００２】

【従来の技術及び発明が解決しようとする課題】一つの
端子が、増幅器によってもたらされる電流の調整による
遅延の変化の制御ブロックに接続されている増幅器を含
む遅延回路はよく知られておりかつ使用されている。こ
れら回路の制御ブロックはＲＣ回路で構成されているこ
とが多く、遅延の調整はＲＣ回路の抵抗値および／また
は容量を変えることによって行われる。例えばＭＯＳ
（金属酸化膜半導体）型の電界効果トランジスタ集積回
路においては、抵抗および容量は通常はトランジスタに
よって構成される。

【０００３】このような遅延回路の欠点は、ＲおよびＣ
の値の変化に対し遅延の変化の曲線が指数関数的である
ということである。したがって遅延の調整が線形である
ためには、ＲＣの積が大きな値であることが必要である
が、その場合非常に小さな遅延とは相容れない。他方、
ＲおよびＣの変化に対し外部回路を無感応にするため
は、入力と出力のバッファ回路間にＲＣ回路が挿入され
なければならない。さらに電界トランジスタ製造技術で
は、各種集積回路のトランジスタの特性においてばらつ
きが生じる。これらのばらつきは、電流の調整時に求め
られる信頼性および精度の妨げとなる。

【０００４】ヨーロッパ特許出願ＥＰ−０４４１６８４
号に記載されている高周波フェーズラッチ回路および、
ヨーロッパ特許出願ＥＰ−Ａ−０４６６５９１号、ＥＰ
−Ａ−０４６６５９２号、ＥＰ−Ａ−０４６６５９３号
に記載されている高速デジタル通信装置のようないくつ
かの場合においては、現在、調節可能な極めて短時間の
遅延が必要欠くべからざるものとなっている。例えば上
記回路および上記装置では、数ピコ秒きざみで調節が可
能な遅延が必要となることがある。また、遅延の変化が
線形であることが、制御を簡単にし性能を著しく向上さ
せるための条件である。さらに、これら遅延回路はきわ
めて小型であることと、電界効果トランジスタで構成さ
れる技術、より詳細には、III −Ｖ族半導体に集積され
る技術のように急速に進歩する技術に対応するものでな
ければならない。後者の応用においては、ＤＣＦＬ論理
回路は、電源電位間に直列に接続された２つのトランジ
スタのみで構成された極めて簡単で極めて高速な論理ゲ
ートを実現できるという利点と、通常２Ｖといった低電
圧の供給をうけ電力消費量が少ないという利点をもたら
す。一方、立ち上がり時間が立ち下がり時間と大きく異
なるため、切り換え時間が非対称であるという欠点があ
る。ＢＤＣＦＬ論理回路は、電源電位間にさらにトラン
ジスタを２つ直列に接続するだけでこの欠点を解消する
ものである。これら２つの論理回路をＤＣＦＬ型論理回
路と呼ぶことにする。

【０００５】ＣＭＯＳ（相補型金属酸化膜半導体）型遅
延回路といった相補型トランジスタ遅延回路が知られて
いる。しかしながらこれらの回路はＤＣＦＬ型論理回路
に置き換えることはできない。なぜなら、この論理回路
は相補トランジスタで構成された論理回路ではないから
である。また、出願人はそのヨーロッパ特許出願ＥＰ−
Ａ−０４９３１４９号およびＥＰ−Ａ−０４９３１５０
号においてすでに、ほぼ線形の遅延を得ることが可能
な、差動増幅器で構成される遅延回路について記載して
いる。これら遅延装置は、単結晶ケイ素内に集積された
ＥＣＬ論理回路（エミッタ結合論理回路）またはＣＭＬ
論理回路（電流モード論理回路）のバイポーラ技術に好
適である。しかしながらこれらの回路はＤＣＦＬ型論理
回路に置き換えることはできない。なぜなら同論理回路
は差動構造を持っていないからである。

【０００６】本発明は、極めて細かなピッチできわめて
短い遅延をもたらすことができ、III −Ｖ族半導体への
集積に対応することができ、より詳細にはＤＣＦＬ型論
理回路に好適であり、極めて小型かつ信頼性の高い構造
を持つことが可能で、極めて広い範囲の遅延をもたらす
のに適した、良好な線形をもつ調整可能な遅延回路の実
現を可能にする解決法をもたらすものである。

【０００７】

【課題を解決するための手段】本発明は、種々の遅延を
もたらし共通の入力部をもつ２つの増幅器と、２つの増
幅器間の位相ずれ変化させるため２つの増幅器のそれぞ
れ２つの端子に接続された制御手段とを含むことを特徴
とする、内蔵遅延回路を対象とする。

【０００８】本発明は、例として示し添付図面を参照し
て行う以下の説明から明らかになろう。

【０００９】

【実施例】図１はＤＣＦＬ／ＢＤＣＦＬ混合論理回路の
ＭＥＳＦＥＴトランジスタからなる遅延回路１０の第一
実施様態を示す図である。図示されている遅延回路１０
は、２つの増幅器１１ａおよび１１ｂと、遅延制御ブロ
ック１２と、出力バッファ１３とを含む。２つの増幅器
１１ａおよび１１ｂは、回路１０からの入力信号ＩＮを
受け取る共通入力部と、それぞれの出力部ＡおよびＢと
を有している。２つの増幅器１１ａおよび１１ｂは少な
くとも１つのＤＣＦＬインバータから成る。ＤＣＦＬイ
ンバータは、増制御トランジスタＥと、負荷抵抗として
作用させるため電源がゲートに接続されている減トラン
ジスタＤとから成る。２つのトランジスタＤおよびＥの
送受区間は２つの電源電位ＶｄｄおよびＶｓｓ間に直列
に接続される。図示例においては、Ｖｄｄはアースを表
わしＶｓｓ＝−２V であり、増幅器１１ａは連続する２
つのインバータＤＣＦＬから成り、増幅器１１ｂはカス
ケード接続の１０個のインバータＤＣＦＬから成る。制
御トランジスタＥはそのゲートでインバータからの入力
信号を受け取り、その受信部に出力信号を送る。例え
ば、トランジスタＤおよびＥの寸法の決定は次のように
して行われた。トランジスタの幅および電気長をＷ、Ｌ
とし、対応するトランジスタの名称を指数として上記の
呼称に付け加えた。比β＝（Ｗ_E／Ｌ_E）／（Ｗ_D／Ｌ
_D）はほぼ１０であった。

【００１０】図示例の遅延デジタル制御ブロック１２
は、制御信号によって作動するそれぞれのスイッチに接
続された段Ｒ−２Ｒを従来の方法で含む反復抵抗回路網
Ｒ−２Ｒ（抵抗はしご形回路網）から成る。より正確に
は、回路網１２の段Ｒ−２Ｒは、増幅器１１ａおよび１
２ａのそれぞれの出力部ＡおよびＢと、デジタル制御信
号Ｃにより選択的に制御されるそれぞれのスイッチ１２
ｂとに接続されている。スイッチ１２ｂはエンリッチメ
ント電界効果トランジスタから成り、その制御ゲートは
デジタル制御信号Ｃを受け取り、その発信部は、増幅器
１１ａの出力部Ａに共通に内部接続されている。最終段
Ｒ−２Ｒは増幅器１１ｂの出力部Ｂに接続された抵抗Ｒ
を持っているのに対し、第一段は後記する理由により単
に段Ｒ−Ｒである。回路１０の全体遅延について３２ス
テップのデジタル設定を得るため、回路網１２は５段の
Ｒ−２Ｒを含み、制御信号Ｃは、トランジスタ１２ｂの
それぞれのゲートに印加されるｉ、ｊ、ｋ、ｌ、ｍの５
つに分配される５つの制御ビットから成る。それぞれの
スイッチトランジスタは、そのゲートを高電位Ｖｄｄに
することにより通電が可能となる。スイッチトランジス
タ１２ｂは、回路網１２の中の連続する段Ｒ−２Ｒを通
過する電流がほぼ１／２、１／４、１／８、１／１６、
１／３２に等しくなるよう、寸法が決められる。これら
の値はスイッチトランジスタにそれぞれ電気幅５Ｗ、４
Ｗ、３Ｗ、２Ｗ、Ｗを与えることにより得られる。なぜ
ならＭＥＳＦＥＴトランジスタ直列抵抗はゲート幅に反
比例するからである。

【００１１】図示例においてはインバータは１つのみで
あるが、出力バッファ１３は少なくとも１つのインバー
タＢＤＣＦＬから成る。インバータＢＤＣＦＬは、イン
バータＤＣＦＬの構造をもつ入力層と、受信部が電源電
位Ｖｄｄに接続されゲートが入力層の制御トランジスタ
Ｅの受信部に接続されている制御用増トランジスタＥの
直列接続と、発信部がゲートと電源電位Ｖｓｓに接続さ
れ受信部が出力信号ＯＵＴをもたらす受信部に接続され
ている、抵抗負荷の役割を果たすディプレッショントラ
ンジスタＤとから成る出力層とから成る。実際には、イ
ンピーダンスの整合上の理由から、出力層のトランジス
タの比βはほほ１桁である。図示例においては入力層の
トランジスタは比β＝５であった。入力層の制御トラン
ジスタＥのゲートは、スイッチ１２ｂの共通端子と回路
網１２の出力端子Ａとに直接接続されている。

【００１２】遅延回路１０については、３２ステップの
制御信号Ｃを少しずつ変化させることによって入力信号
ＩＮと出力信号ＯＵＴとの間に得られる連続する遅延を
示す図２のグラフを参照しながら説明する。ビットｉ−
ｍが低レベルにあって論理値０をもっているとき、全て
のスイッチ１２ｂは開いており、その結果、増幅器１１
ｂと出力バッファ１３の回路網１２を絶縁する。したが
って信号ＩＮは増幅器１１ａと出力バッファ１３のみを
通過する。信号ＩＮと信号ＯＵＴの間の遅延は、回路１
０の最小遅延に相当し、これは図２の例においては１１
５ピコ秒である。全てのビットｉ−ｍが論理値１をもつ
と全てのスイッチ１２ｂが電流を通すようになり、その
結果増幅器１１ｂの出力部Ｂの回路網１２の全ての段が
接続される。最終段Ｒ−Ｒは最終段より１つ前の段の抵
抗２ＲとともにＲに等しい抵抗を形成し、その結果第一
段まで反復しながら遡ると、Ｒに等しい回路網１２の等
価抵抗が見い出される。増幅器１１ｂの出力部Ｂから最
大の電流を出力させ、増幅器１１ｂによってもたらされ
る最も長い遅延であって、増幅器１１ａの一定遅延が加
えられる遅延を決定するのは回路網Ｒの最小抵抗であ
る。制御信号Ｃのステップ３２に対応する最大遅延は図
示例においては２０３ピコ秒になる。図２では、変化は
直線に近く、Ｃの値が５から１７のとき若干曲がってお
り、Ｃの値が３および４のときそのへこみが大きいよう
に見える。ステップは３ｐｓ程度の細かさである。回路
網１２の利点は、増幅器１１ａによって固定される最小
値Ｔｍｉｎと、一定値Ｔｍｉｎと増幅器１１ｂと回路網
１２とがもたらしうる最大遅延とによって決定される最
大値Ｔｍａｘ間で単調でほぼ直線の遅延制御がもたらさ
れることにある。一般的に、制御信号ＣがＮ個の制御ビ
ット（Ｃ＝｛０、．．．、２^N- ¹｝）から成るとする
と、遅延は、それぞれが（Ｔｍａｘ−Ｔｍｉｎ）／２^N
の価値をもつステップによって線形的に制御される。換
言すれば、Ｃ＝｛０、．．．、２^N-1｝である漸進遅延
Ｔ＝Ｔｍｉｎ＋（Ｔｍａｘ−Ｔｍｉｎ）Ｃ／２^Nが得ら
れる。実際には、図１の曲線内にみられる軽度な歪みは
主に、Ｃがその２つの極限値間で変化する時、回路網１
２の等価抵抗が常に一定ではないことによる。他方、増
幅器１１ａおよび１１ｂはＤＣＦＬ論理回路から成るた
め、それにより短い遅延を得ることができるともに簡単
で非常に小型な構造を得ることができる一方、切り換え
時間の非対称性はＢＤＣＦＬ論理回路の出力バッファ１
３により補正される。また、回路網１２内では、制御信
号Ｃの５つの制御ビットｉ−ｍをそれぞれを制御するこ
とによって予め決められたそれぞれの電流値（１／２、
１／４、１／８、１／１６、１／３２）を段が通過させ
る。このようにして制御信号Ｃは加重線形モードのデジ
タル制御となる。もちろん、当業者であれば回路網１２
の別の制御および別の構造を応用できることは言うまで
もない。特に増幅器はその全てをＤＣＦＬまたはＢＤＣ
ＦＬ論理回路で構成することができ、ステップの細かさ
は制御信号Ｃのビット数により調整することが可能であ
る。６ビットであれば６４が得られる。さらに、回路網
１２は非線形変化型にも適合させることが可能である。

【００１３】図３、図４はＤＣＦＬ論理回路ＭＥＳＦＥ
Ｔトランジスタから成る、本発明による遅延回路１０の
別の実施様態を示す図である。増幅器１１ａは１つだけ
のインバータＤＣＦＬから成り、増幅器１１ｂはカスケ
ード接続の５個のインバータから成る。回路網１２も同
様に５段Ｒ−Ｒ２から成り、出力バッファ１３は１つだ
けのインバータＤＣＦＬから成る。しかしながら、回路
網１２および、増幅器と出力バッファ１３の出力部Ａお
よびＢへの接続は変更をうけている。回路網１２は、こ
こでは回路網の段の各分岐２Ｒと増幅器１１ｂの出力部
Ｂ間に接続されている５つのスイッチトランジスタ１２
ｂを含む。回路網は同様に各分岐２Ｒと増幅器１１ａの
出力部Ａ間に接続されている別の５つのスイッチトラン
ジスタ１２ａを含む。回路網は５つの段Ｒ−２Ｒから成
り、第一段Ｒ−２Ｒの自由抵抗Ｒを出力部ＡまたはＢの
いずれかに接続する付加抵抗Ｒ１であって、ここでは後
記する理由により出力部Ａに接続する付加抵抗Ｒ１、を
含む。スイッチトランジスタ１２ａおよび１２ｂとそれ
ぞれの段Ｒ−２Ｒとの接続部は出力バッファ１３の入力
部にまとめられている。制御信号Ｃは、トランジスタ１
２ｂのゲートに印加される５つの制御ビットｉ−ｍと、
ビットｉ−ｍを補完しトランジスタ１２ａのゲートに印
加される制御ビットｉ^*−ｍ^*とを含む。

【００１４】作動の際、全てのビットｉ−ｍが低レベル
にあり論理値０（Ｃ＝０）の時、スイッチ１２ｂは全て
閉じておりその結果、長時間遅延増幅器１１ｂは隔離さ
れる。補完ビットｉ^*−ｍ^*は論理値１をもっておりそ
の結果、スイッチ１２ａは信号を通過させ全段Ｒ−２Ｒ
を短時間遅延増幅器１１ａの出力部Ａに接続する。した
がって回路１０の最小遅延Ｔｍｉｎはこの状態に相当す
る。この状態においては、回路網１２の等価抵抗は８８
Ｒ／８７、すなわちほぼＲの値に等しい。反対に、全て
のビットｉ−ｍが論理値１（Ｃ＝３２）の時、スイッチ
１２ａが全て閉じておりその結果、遅延増幅器１１ａは
隔離されるが、スイッチ１２ｂは信号を通過させ、回路
網１２の全段を長時間遅延増幅器１１ｂの出力部Ｂに接
続する。したがってこの状態は、遅延回路１０によって
もたらされる最大遅延Ｔｍａｘに相当する。この二者の
間の状態、例えば最上位ビットｉが１に変化するがその
他のビットが０（Ｃ＝１６）のままである場合には、対
応するスイッチ１２ｂのみが信号を通過させ対応するス
イッチ１２ａのみが遮断される。Ｃ＝１５の時はこれと
反対の状態になる。回路網１２の抵抗をＲと等価な状態
に保つため抵抗Ｒ１＝Ｒを付加した。その作動原理は前
記の説明により理解されよう。回路網はほぼＲに等しい
抵抗を維持し、回路網内では、２つの増幅器１１ａおよ
び１１ｂから補完するかたちで出力される一定電流Ｉが
流れる。これにより、図３からもわかるように極めて良
好な線形性が確保される。同図によれば、遅延は、およ
そ２０７から２９２の間を３２ステップで変化するの
で、各ステップは２から３ｐｓ程度である。

【００１５】図５は、ＢＤＣＦＬ論理回路のＭＥＳＦＥ
Ｔトランジスタから成る、本発明による遅延回路１０の
別の実施様態を示す図である。図５の略図による遅延回
路１０は図３の回路と同様なもので、２つの増幅器１１
ａおよび１１ｂと、１０個の制御ビットｉ−ｍおよびｉ
^*−ｍ^*から成るデジタル制御信号Ｃをうけとるスイッ
チ１２ａおよび１２ｂを具備した回路網１２と、出力バ
ッファ１３とを含む。図３の回路との差異としては、増
幅器１１ａおよび１１ｂと出力バッファ１３が、図１の
回路１０の出力バッファ１３の構造と同じ構造を持つＢ
ＤＣＦＬインバータから成ることがあげられる。図示さ
れている増幅器１１ａおよび１１ｂはそれぞれ１つのイ
ンバータから成るが、伝播時間はそれぞれ異なる。図示
例においては、２つのインバータの入力層のトランジス
タは、出力層ではＷ_D／Ｌ_D＝２／１およびＷ_E／Ｌ_E
＝１０／１で、増幅器１１ａ内ではＷ_D／Ｌ_D＝２．４
／１およびＷ_E／Ｌ_E＝２．８であったが、増幅器１１
ｂ内ではＷ_D／Ｌ_D＝５．６／１およびＷ_E／Ｌ_E＝６
／１であった。入力増幅器１１ａおよび１１ｂの出力端
子ＡおよびＢは、およそ０．８Ｖの出力電圧を阻止する
ためカソードが電位Ｖｓｓである電位Ｖｓｓに、２つの
ダイオードを介してそれぞれ接続されていると同時に、
スイッチ１２ａおよび１２ｂのそれぞれの端子に接続さ
れている。出力バッファ１３はカスケード接続の２つの
インバータＢＤＣＦＬを含む。ＢＤＣＦＬ論理回路の使
用により、立ち上がり時間および立ち下がり時間とも遅
延はほぼ同一である。

【００１６】図６は、本発明による第四の実施様態に関
する。図６においては遅延回路１０はＳＣＦＬ論理回路
で構成される。回路１０の構造は図３の構造と同様であ
るが、ここでは差動構造に対応しており、２つの追加入
力ＩＮおよびＩＮ^*と、２つの差動増幅器１１ａ、１１
ｂと、１０個の制御ビット（ｉ−ｍ、ｉ^*−ｍ^*）から
成るデジタル制御信号Ｃによって制御される６段Ｒ−２
Ｒ反復回路網１２と、２つの追加出力バッファ１３およ
び１３^*とを含む。同回路はさらに、直列に接続されそ
れぞれが２つの追加出力バッファ１３および１３^*を具
備した、２つの一定遅延バッファ増幅器１４および１４
^*を含む。この論理回路においては、可変ゲイン増幅器
１１ａおよび１１ｂと一定遅延増幅器１４ａおよび１４
ｂは差動増幅器に類似しており、共通の発信部をもつ２
つの対称減トランジスタＤおよびＤ^*からなる既知の構
造をもつ。２つのトランジスタＤおよびＤ^*の受信部
は、ダイオードを介して電源電位Ｖｄｄに接続されるよ
うひとまとめにされた２つの負荷抵抗に接続されてい
る。対応するそれぞれのバッファ１３および１３^*は、
１つのディプレッショントランジスタＤと、少なくとも
１つのダイオードと、１つのエンリッチメントトランジ
スタＥと、電位Ｖｄｄ、Ｖｓｓ間に直列に連続して接続
された１つの抵抗とから成る。増幅器１１ａおよび１１
ｂ内では、トランジスタＤおよびＤ^*の受信部が、バッ
ファ１３および１３^*のトランジスタＤのそれぞれのゲ
ートに接続されている。２つのバッファ１３および１３
^*のダイオード、例えば図示例ではトランジスタＥの受
信部に近いダイオードのカソードでは追加出力ＯＵＴお
よびＯＵＴ^*がもたらされている。図示されている回路
網１２は、共通基準電圧Ｖｒｅｆにより制御される１つ
のエンリッチメントトランジスタＥによってそれぞれが
形成される６つの定電流発信部Ｓと、スイッチ１２ａに
ついては信号ｉ^*−ｍ^*で制御され、スイッチ１２ｂに
ついては信号ｉ−ｍで制御されるエンリッチメントトラ
ンジスタで形成される５対のスイッチ１２ａ、１２ｂと
を含む。トランジスタ１２ａ、１２ｂの各対の発信部
は、対応する電源トランジスタＳを介して回路網１２の
それぞれの分岐２Ｒに接続されているが、受信部はそれ
ぞれ、信号を通過させるため図示されていない一定電圧
で制御されるトランジスタであってなくすことのできる
２つのトランジスタ１２’ａ、１２’ｂを介して増幅器
１１ａおよび１１ｂの共通発信部に接続されている。第
６段の分岐２Ｒは、回路網１２にほぼ一定の等価抵抗を
もたらすため電源トランジスタＳにより電源電位Ｖｄｄ
に接続されている。共通基準電位Ｖｒｅｆはまた、増幅
器１４ａおよび１４ｂの電源トランジスタのゲートおよ
び全てのバッファ１３および１３^*のトランジスタＥの
ゲートにも印加される。

【００１７】作動原理は図１の回路１０の作動原理と同
様である。可変ゲイン増幅器１１ａはトランジスタＤお
よびＤ^*のゲート上で追加入力信号ＩＮおよびＩＮ^*を
受け取るが、同信号は固定ゲイン入力増幅器１４ａの入
力部にも印加される。一定遅延バッファ増幅器１４ａに
よってもたらされる中間出力信号Ｐ１およびＰ１^*は、
第二の一定遅延バッファ増幅器１４ｂのトランジスタＤ
およびＤ^*のそれぞれのゲートに印加される。バッファ
増幅器１４ｂによってもたらされる中間出力信号Ｐ２お
よびＰ２^*は、第二増幅器１１ｂのそれぞれのトランジ
スタＤおよびＤ^*のゲートに印加される。中間トランジ
スタ１２’ａおよび１２’ｂが信号を通過させると仮定
すると、図３および図５の回路１０の場合と同様に、制
御ビットｉ−ｍおよびｉ^*−ｍ^*の状態によって、追加
入力信号ＩＮ、ＩＮ^*と追加出力信号ＯＵＴの間の遅延
が決定される。ビットｉ−ｍが０の状態でビットｉ^*−
ｍ^*が１の状態の時、増幅器１１ｂは阻止され、同増幅
器についての最大遅延となると同時に回路１０にとって
は最小の遅延となる最小負荷抵抗により増幅器１１ａが
作動する。反対にビットｉ−ｍが１の状態の時には、増
幅器１１ａが阻止され、増幅器１１ｂとバッファ増幅器
１４ａおよび１４ｂが、増幅器１１ｂについての最小遅
延となると同時に回路１０にとっては最大の遅延となる
最大負荷抵抗により作動する。中間状態は極めて線形的
に変化することがわかっている。

【００１８】結論として、本発明は一般的に、異なる遅
延をもたらし、１つの共通入力部をもつ２つの増幅器１
１ａ、１１ｂと、２つの増幅器間の位相ずれを変化させ
るため２つの増幅器のそれぞれの端子に接続された制御
手段１２とを含む集積遅延回路１０を対象とすることは
種々の実施様態から明らかである。各図示例において増
幅器１１ａは高速で増幅器１１ｂは低速である。

【００１９】制御手段は選択された制御の種類に適合さ
せることができる。デジタル制御を行うためには、制御
手段１２は好ましくは、反復回路網の段を選択するため
デジタル制御信号Ｃによって制御されるスイッチを含む
反復回路網Ｒ−２Ｒを含む。スイッチは図１に図示され
ているスイッチ１２ｂのように単体とするか、あるいは
１２ａ、１２ｂというように対とし、２つの増幅器の前
記端子に接続することも可能である。制御手段はまた選
択された変化の種類に適合させることもできる。反復回
路網Ｒ−２Ｒでほぼ線形の変化を得るため、Ｎが回路網
内の段の連番を示すとき、反復回路網の段内にほぼ１／
２^Nに等しい電流をもたらすようスイッチの寸法が決め
られている。好ましくは、制御手段がほぼ一定の等価抵
抗を維持するか、そうでなければ制御信号の変化にかか
わらずほぼ同等の等価抵抗値を制御手段にもたらすた
め、分岐Ｒ−Ｒ１のような手段を設けることができる。
前記の説明より、この回路はＤＣＦＬおよび／またはＢ
ＤＣＦＬ論理回路電界効果トランジスタをもつIII −Ｖ
族半導体への集積に極めて好適であることがわかってお
り、その場合、制御手段が２つの増幅器の出力端子に接
続されている。しかし、さらに、２つの増幅器を電源要
素としての制御手段を含む差動増幅器であって、遅延回
路の出力部は２つの増幅器の共通端子で構成される差動
増幅器とすることができる。その場合、ＳＣＦＬ論理回
路電界効果トランジスタ（ＭＥＳＦＥＴ、ＨＥＭＴ）を
もつIII −Ｖ族半導体に集積ことができる。また、たと
えばＣＭＯＳ製の電界効果トランジスタまたはバイポー
ラトランジスタをもつ単結晶III−Ｖ族半導体に集積こ
とも可能である。本発明は前記に定義した遅延回路に関
する。

【００２０】他方、図１より増幅器１１ａはなくすこと
ができることがわかる。しかしながら作動原理は前記に
説明した作動原理とは全く異なったものになるであろ
う。その場合、回路網１２は増幅器１１ｂのゲインを変
化させる手段となり、作動は従来の遅延回路によるもの
となろう。この作動は、１つの増幅器１１ａまたは１１
ｂをもつか２段階の遅延変化を得るためトランジスタ１
２’ａおよび１２’ｂのゲートに対し追加制御を行うこ
とにより交互に制御される２つの増幅器をもつ、図６に
示されている遅延回路１０からも実現することができ
る。もちろん、段数を増すため既知の方法で他の増幅器
を追加することも可能である。

【図面の簡単な説明】

【図１】線形的に調整可能でＤＣＦＬ／ＢＤＣＦＬ混合
論理回路から成る遅延回路の、本発明による構造の略図
である。

【図２】図１に図示されている遅延回路から得られた遅
延の変動を示すグラフである。

【図３】線形的に調整可能でＤＣＦＬ論理回路でできて
いる遅延回路の、本発明による変形の略図である。

【図４】図３に図示されている遅延回路から得られた遅
延の変動を示すグラフである。

【図５】線形的に調整可能でＢＤＣＦＬ論理回路ででき
ている遅延回路の、本発明による別の変形の略図であ
る。

【図６】線形的に調整可能で差動構造をもつ遅延回路
の、本発明による別の変形の略図である。

【符号の説明】

１０遅延回路１１ａ，１１ｂ増幅器１２位相ずれ制御手段１３出力バッファ

Claims

【特許請求の範囲】

【請求項１】１つの共通入力部を有し異なる遅延をも
たらす２つの増幅器（１１ａ、１１ｂ）と、２つの増幅
器のそれぞれの端子に接続され、２つの増幅器間の位相
ずれを変化させるための制御手段（１２）とを含むこと
を特徴とする、集積遅延回路（１０）。
【請求項２】制御手段（１２）が、反復回路網の段を
選択するためにデジタル制御信号（Ｃ）によって制御さ
れるスイッチを含む反復回路網Ｒ−２Ｒを含むことを特
徴とする、請求項１に記載の回路。
【請求項３】スイッチが対にされ増幅器の各端子に接
続されることを特徴とする、請求項２に記載の回路。
【請求項４】Ｎが回路網内の段の順序を示すものとし
て、反復回路網の段内にほぼ１／２^Nに等しい電流をも
たらすようにスイッチの寸法が設定されることを特徴と
する、請求項２または３に記載の回路。
【請求項５】制御信号の変化にかかわらずほぼ同等の
等価抵抗値を制御手段にもたらす手段（Ｒ−Ｒ１）を含
むことを特徴とする、請求項１から４のいずれか一項に
記載の回路。
【請求項６】ＤＣＦＬおよび／またはＢＤＣＦＬ論理
回路電界効果トランジスタをもつIII −Ｖ族半導体に集
積され、制御手段が２つの増幅器の出力端子に接続され
ていることを特徴とする、請求項１から５のいずれか一
項に記載の回路。
【請求項７】２つの増幅器が、電源要素としての制御
手段を含み、遅延回路の出力部が２つの増幅器の共通端
子で構成される差動増幅器であることを特徴とする、請
求項１から５のいずれか一項に記載の回路。
【請求項８】ＳＣＦＬ論理回路電界効果トランジスタ
をもつIII −Ｖ族半導体に集積されることを特徴とす
る、請求項７に記載の回路。
【請求項９】単結晶半導体に集積され、バイポーラト
ランジスタを含むことを特徴とする、請求項７に記載の
回路。
【請求項１０】請求項１から９のいずれか一項に記載
の遅延回路を含むことを特徴とする、集積回路。