DE19800776C1 - Verzögerungsschaltung - Google Patents

Description

Die Erfindung betrifft eine Verzögerungsschaltung für digita­ le Signale, deren Verzögerungszeit einstellbar ist gemäß dem Oberbegriff des Anspruchs 1.

Eine solche Schaltung ist aus der EP 0 647 025 A1 bekannt. Diese hat jedoch den Nachteil, daß bei Sperren aller parallel geschalteter Transistoren, die zur Einstellung der Verzöge­ rungszeit dienen, der Ausgang der Verzögerungsschaltung floa­ tet, das heißt, kein festes Potential aufweist, so daß der Verzögerungsschaltung nachgeschalteten Schaltungseinheiten unter Umständen ein nicht definiertes Potential zugeführt wird.

Der Erfindung liegt die Aufgabe zugrunde, eine Verzögerungs­ schaltung für digitale Signale mit veränderbarer Verzöge­ rungszeit anzugeben, die einfach aufgebaut ist und bei der der geschilderte Nachteil vermieden wird.

Diese Aufgabe wird mit einer Verzögerungsschaltung gemäß An­ spruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand von abhängigen Ansprüchen.

Bei der erfindungsgemäßen Verzögerungsschaltung ist zwischen dem ersten Versorgungspotential und dem Signalausgang eine Reihenschaltung vorgesehen, die wenigstens einen fünften und einen sechsten Transistor des ersten Leitungstyps aufweist, wobei der erste Steuereingang mit einem Steueranschluß des fünften und der zweite Steuereingang mit einem Steueranschluß des sechsten Transistors verbunden ist.

Dies hat den Vorteil, daß das Potential am Signalausgang im­ mer dann den Wert des ersten Versorgungspotentials annimmt, wenn über die Steuereingänge sowohl der dritte als auch der vierte Transistor gesperrt ist und daher ein am Signaleingang anliegendes Signal nicht an den Signalausgang weitergegeben wird. Da der fünfte und der sechste Transistor vom zum drit­ ten und vierten Transistor entgegengesetzten Leitungstyp sind, sind sie bei gesperrtem dritten und vierten Transistor (die Verzögerungsschaltung ist dann deaktiviert) leitend ge­ schaltet, so daß das erste Versorgungspotential mit dem Signalausgang verbunden ist. Dies hat den Vorteil, daß der Signalausgang bei gesperrtem dritten und vierten Transistor einen bestimmten Potentialpegel (im wesentlichen den des er­ sten Versorgungspotentials) aufweist, so daß der Verzöge­ rungsschaltung nachgeschaltete Schaltungseinheiten bei deak­ tivierter Verzögerungsschaltung diesen definierten Potential­ pegel empfangen. Ohne die Reihenschaltung des fünften und sechsten Transistors würde das Potential am Signalausgang da­ gegen bei deaktivierter Verzögerungsschaltung floaten, so daß nachgeschalteten Schaltungseinheiten ein undefiniertes Poten­ tial zugeführt würde.

Je nachdem, ob über die Steuereingänge weder der dritte noch der vierte Transistor leitend geschaltet ist oder einer von beiden oder beide gleichzeitig, wird ein am Si­ gnaleingang anliegendes digitales Signal durch die Verzöge­ rungsschaltung unterschiedlich lange verzögert. Ist weder der dritte noch der vierte Transistor leitend, dauert die Verzö­ gerungszeit der Verzögerungsschaltung so lange, bis wenig­ stens einer von beiden leitend geschaltet wird.

Besonders günstig ist es, wenn weitere, dem dritten Transi­ stor jeweils parallel geschaltete, Transistoren vorgesehen werden, die mit je einem Steuereingang verbunden sind. Dies hat den Vorteil, daß die Verzögerungszeit in weiten Grenzen verändert werden kann.

Die Transistoren können beispielsweise Feldeffekttransistoren sein. Der dritte Transistor kann entweder zwischen dem ersten und dem zweiten Transistor angeordnet sein, oder zwischen dem zweiten Transistor und dem zweiten Versorgungspotential.

Günstig ist es, wenn der vierte Transistor im wesentlichen dieselbe Dimensionierung, das heißt dasselbe Weiten-zu- Längen-Verhältnis seines leitenden Kanals, aufweist wie der dritte Transistor. Hieraus resultiert ein übereinstimmendes Schaltverhalten der beiden Transistoren, wodurch eine präzise Steuerbarkeit der Verzögerungsschaltung erzielt wird. Die beiden Transistoren können dann nämlich durch gleichzeitig sich ändernde Signale an den Steuereingängen gleichzeitig leitend bzw. nichtleitend geschaltet werden.

Besonders vorteilhaft ist es, wenn dem dritten Transistor nicht nur allein der vierte Transistor, sondern eine Reihen­ schaltung des vierten Transistors mit einem hochohmigen Wi­ derstand parallel geschaltet ist. Hierdurch ist ein größerer zeitlicher Unterschied der Verzögerung bei Hinzuschalten oder Abschalten der Reihenschaltung erzielbar, als wenn der hochohmige Widerstand nicht vorgesehen ist. Wenn der dritte und der vierte Transistor im leitenden Zustand einen mög­ lichst geringen Widerstand aufweisen, wird das Zeitverhalten im wesentlichen durch die parallel geschalteten, hochohmigen Widerstände bestimmt, sofern der dritte Transistor nicht lei­ tend ist. Somit läßt sich die Verzögerungszeit in weiten Grenzen verändern.

Der hochohmige Widerstand kann beispielsweise durch einen als Widerstand geschalteten Transistor realisiert sein.

Nach einer Weiterbildung ist jeder der Steuereingänge mit ei­ nem Ausgang je einer Halteschaltung verbunden, deren Eingang über je ein erstes Schaltelement mit je einem Steuersignal verbunden ist. Die Halteschaltung dient dazu, daß der jeweils letzte Zustand des Steuersignals gespeichert wird, auch wenn das erste Schaltelement geöffnet wird. Dies ermöglicht bei­ spielsweise eine einmalige Programmierung der Verzögerungs­ schaltung während einer Initialisierungsphase, ohne daß die Steuersignale dauerhaft angelegt werden müßten.

Wenn ein Schaltungsknoten jeder Halteschaltung über ein zwei­ tes Schaltelement mit einem festen Potential verbunden ist und das zweite Schaltelement einen Steuereingang aufweist, der mit einem Aktivierungssignal verbunden ist, läßt sich durch Schließen des zweiten Schaltelementes die zweite Halte­ schaltung unabhängig vom Steuersignal in einen definierten Ausgangszustand bringen, so daß die Verzögerungsschaltung ei­ ne vordefinierte Verzögerungszeit aufweist.

Das erste und das zweite Schaltelement können beispielsweise mittels Transistoren realisiert sein.

Die Erfindung wird im folgenden anhand von in den Figuren dargestellten Ausführungsbeispielen näher erläutert. Es zei­ gen:

Fig. 1 und Fig. 2 zwei Ausführungsbeispiele der Verzöge­ rungsschaltung, und

Fig. 3 eine Erweiterung für eine der beiden in den Fig. 1 und 2 dargestellten Verzögerungsschaltungen.

Fig. 1 zeigt ein erstes Ausführungsbeispiel der Verzöge­ rungsschaltung. Sie weist einen von zwei Versorgungspotentia­ len VCC, Masse versorgten CMOS-Inverter auf, dessen Eingang einen Signaleingang IN und dessen Ausgang einen Signalausgang OUT der Verzögerungsschaltung bildet. Der CMOS-Inverter weist einen ersten Transistor T1 vom p-Kanal-Typ und einen zweiten Transistor T2 vom n-Kanal-Typ auf. Die Drain des ersten Tran­ sistors T1 ist über einen dritten Transistor T3 vom n-Kanal- Typ mit der Drain des zweiten Transistors T2 verbunden. Dem dritten Transistor T3 ist eine Reihenschaltung parallel ge­ schaltet, die einen vierten Transistor T4 vom n-Kanal-Typ so­ wie einen hochohmigen Widerstand R aufweist, der durch einen n-Kanal-Transistor realisiert ist, dessen Gate mit dem ersten Versorgungspotential VCC verbunden ist. Die in Fig. 1 darge­ stellte Verzögerungsschaltung weist eine große Anzahl derar­ tiger, parallel geschalteter Reihenschaltungen auf, die alle einen vierten Transistor T4 und einen hochohmigen Widerstand R aufweisen, von denen in Fig. 1 jedoch nur zwei dargestellt sind. Die vierten Transistoren T4 und die Widerstände R sind jeweils identisch dimensioniert. Außerdem sind die vierten Transistoren T4 und der dritte Transistor T3 identisch dimen­ sioniert, das heißt, auch sie weisen ein übereinstimmendes Weiten-zu-Längen-Verhältnis auf. Hieraus ergibt sich, daß das Schaltverhalten des dritten Transistors T3 und der vierten Transistoren T4 bei zeitgleicher Ansteuerung über ihre Gates übereinstimmt. Sind beispielsweise vier Parallelschaltungen mit vierten Transistoren T4 auf Widerständen R vorhanden, lassen sich über die dann insgesamt fünf Steuersignale 32 verschiedene Verzögerungszeiten einstellen.

Zwischen dem ersten Versorgungspotential VCC und dem Signal­ ausgang OUT ist eine Reihenschaltung angeordnet, die einen fünften Transistor T5 und ebenso viele sechste Transistoren T6 aufweist wie vierte Transistoren T4 vorhanden sind. Darge­ stellt sind jedoch nur zwei der sechsten Transistoren T6. Der fünfte Transistor T5 und die sechsten Transistoren T6 sind vom p-Kanal-Typ. Das Gate des dritten Transistors T3 und das Gate des fünften Transistors T5 sind mit einem ersten Steuer­ eingang S1 verbunden. Jeder der vierten Transistoren T4 und je einer der sechsten Transistoren T6 sind gatemäßig mit je einem anderen Steuereingang S2, S3 verbunden. Dem Signalaus­ gang OUT ist ein Inverter I nachgeschaltet.

Die Funktion der in Fig. 1 dargestellten Verzögerungsschal­ tung ist die folgende: Über die Steuereingänge S1 bis S3 er­ folgt eine Einstellung der Verzögerungszeit der Verzögerungs­ schaltung. Liegt an allen Steuereingänge Massepotential an, sind der dritte Transistor T3 und die vierten Transistoren T4 gesperrt, und Signaländerungen am Signaleingang IN wirken sich nicht auf den Signalausgang OUT aus. Gleichzeitig sind der fünfte Transistor T5 und die sechsten Transistoren T6 leitend geschaltet, so daß am Signalausgang OUT sich ein de­ finierter Potentialpegel einstellt, der im wesentlichen dem ersten Versorgungspotential VCC entspricht. Diese Einstellung der Verzögerungsschaltung entspricht einer unendlichen Verzö­ gerungszeit. Ein am Signaleingang IN anliegendes Signal wird erst dann an den Signalausgang OUT in invertierter Form wei­ tergegeben, wenn wenigstens an einem der Steuereingänge 51 bis 53 ein Potential mit hohem Pegel (entsprechend dem ersten Versorgungspotential VCC) anliegt.

Da der dritte Transistor T3 und die vierten Transistoren T4 im leitenden Zustand sehr niederohmig sind, funktioniert die Verzögerungsschaltung bei einem hohen Pegel am ersten Steuer­ eingang S1 und bei niedrigen Pegeln an den übrigen Steuerein­ gängen S2, S3 (dann sind alle Parellelschaltungen zum dritten Transistor T3 gesperrt) wie ein normaler CMOS-Inverter, der lediglich den ersten Transistor T1 und den zweiten Transistor T2 aufweist. Je mehr der vierten Transistoren T4 über ihre entsprechenden Steuereingänge S2, S3 dem dritten Transistor T3 parallel geschaltet werden, desto geringer wird der resul­ tierende Gesamtwiderstand zwischen dem Signalausgang OUT und der Drain des zweiten Transistors T2. Somit ergibt sich jedes Mal ein anderes zeitliches Verhalten der Verzögerungsschal­ tung.

Sofern wenigstens an einem der Steuereingänge S1 bis S3 ein hoher Pegel anliegt, ist die gesamte Reihenschaltung aus dem fünften Transistor T5 und den sechsten Transistoren T6 ge­ sperrt, so daß das Signal am Signalausgang OUT nun nicht mehr durch diese Reihenschaltung beeinflusst wird.

Fig. 2 zeigt ein zweites Ausführungsbeispiel der erfindungs­ gemäßen Verzögerungsschaltung, das sich vom Ausführungsbei­ spiel in Fig. 1 nur hinsichtlich der Anordnung des dritten Transistors T3 und der vierten Transistoren T4 unterscheidet. Statt zwischen dem ersten Transistor T1 und dem zweiten Tran­ sistor T2 wie in Fig. 1, sind sie in Fig. 2 zwischen der Source des zweiten Transistors T2 und Masse angeordnet. Die Funktionsweise dieses Ausführungsbeispiels entspricht genau derjenigen des Ausführungsbeispiels aus Fig. 1.

Fig. 3 zeigt eine Ergänzungsschaltung für eine der in den Fig. 1 und 2 dargestellten Verzögerungsschaltungen. Für jeden der Steuereingänge S1 bis S3 in den Fig. 1 und 2 ist eine Ergänzungsschaltung gemäß Fig. 3 vorgesehen. Fig. 3 bezieht sich auf eine Ergänzungsschaltung für den ersten Steuereingang S1. Sie weist eine Halteschaltung auf, die durch zwei gegenparallel geschaltet Inverter I1, I2 reali­ siert ist. Der Ausgang des ersten Inverters I1 und der Ein­ gang des zweiten Inverters I2 sind mit einem ersten Schal­ tungsknoten A und der Ausgang des zweiten Inverters I2 und der Eingang des ersten Inverters I1 mit einem zweiten Schal­ tungsknoten B verbunden. Der zweite Schaltungsknoten B ist mit dem ersten Steuereingang S1 verbunden. Der zweite Schal­ tungsknoten B ist außerdem über ein Transfergate SW1 mit ei­ nem Steuersignal A1 verbunden. Das Transfergate SW1 ist über ein Kontrollsignal CTR steuerbar. Der erste Schaltungsknoten A ist über einen n-Kanal-Transistor SW2 mit Masse verbunden, dessen Gate über ein Aktivierungssignal AKT steuerbar ist.

Die Funktionsweise der Ergänzungsschaltung aus Fig. 3 ist folgende: Der n-Kanal-Transistor SW2 und das Transfergate SW1 sind so dimensioniert, daß bei einem hohen Pegel des Aktivie­ rungssignals AKT der Zustand der Halteschaltung ausschließ­ lich durch den n-Kanal-Transistor SW2 bestimmt ist, und daß sich auch bei leitendem Transfergate SW1 der Zustand des Steuersignals A1 nicht auf die Halteschaltung auswirkt. Ist der n-Kanal-Transistor SW2 leitend, liegt am ersten Schal­ tungsknoten A Masse an und am zweiten Schaltungsknoten B stellt sich daraufhin ein hoher Pegel ein.

Ist die Drain des n-Kanal-Transistors SW2 statt mit dem er­ sten Schaltungsknoten A mit dem zweiten Schaltungsknoten B verbunden, wie dies in Fig. 3 gestrichelt angedeutet ist, ergeben sich bei leitendem n-Kanal-Transistor SW2 für die beiden Schaltungsknoten A, B genau umgekehrte Pegelverhält­ nisse.

Bei Inbetriebnahme der Verzögerungsschaltung hat das Aktivie­ rungssignal AKT zunächst einen hohen Pegel, so daß sich am ersten Steuereingang S1 ein vorgegebener Pegel einstellt, der allein von der Verschaltung der Halteschaltung mit dem n- Kanal-Transistor SW2 abhängt. Da für jeden der Steuereingänge S1 bis S3 in den Fig. 1 und 2 eine entsprechende Ergän­ zungsschaltung gemäß Fig. 3 vorgesehen ist, und bei jeder von ihnen entweder der erste Schaltungsknoten A oder der zweiten Schaltungsknoten B mit einem entsprechenden n-Kanal- Transistor SW2 verbunden ist, kann als Default-Einstellung für die Verzögerungsschaltung, die sie beim hohen Pegel des Aktivierungssignals AKT annimmt, jede beliebige mit ihr er­ zielbare Verzögerungszeit vorgesehen sein. Eine Festlegung der Default-Einstellung kann z. B. während der Herstellung der Verzögerungsschaltung mittels einer Bondoption erfolgen.

Nimmt das Aktivierungssignal AKT nach dem hohen Pegel einen niedrigen Pegel an, hält die Halteschaltung zunächst den vor­ definierten Default-Zustand, solange das Transfergate SW1 ge­ sperrt ist. Bei einem niedrigen Pegel des Aktivierungssignals AKT wirkt sich bei leitendem Transfergate SW1 der Zustand des Steuersignals A1 direkt auf das Potential am ersten Steuer­ eingang S1 aus. Da jedem Steuereingang S1 bis S3 ein entspre­ chendes Steuersignal A1 zugeordnet ist, kann also bei einem niedrigen Pegel des Aktivierungssignals AKT eine beliebige Programmierung der Verzögerungszeit der Verzögerungsschaltun­ gen in Fig. 1 bzw. Fig. 2 erfolgen. Sobald aber das Akti­ vierungssignal AKT wieder einen hohen Pegel einnimmt, wird das Potential am ersten Schaltungsknoten A über den n-Kanal- Transistor SW2 auf Masse gezogen, so daß ein Rücksetzen der Verzögerungsschaltung in die Default-Einstellung erfolgt.

Während also das Aktivierungssignal AKT zum Versetzen der Verzögerungsschaltung in den Default-Zustand mit vorbestimm­ ter Verzögerungszeit dient, dient das Kontrollsignal CTR der beliebigen Programmierung der Verzögerungszeit in Abhängig­ keit der Steuersignale A1. Sowohl das Aktivierungssignal AKT als auch das Kontrollsignal CTR werden jeder der den Steuer­ eingängen S1 bis S3 zugeordneten Ergänzungsschaltungen zuge­ führt. Das Kontrollsignal CTR kann beispielsweise ein Testsi­ gnal sein, in dessen Abhängigkeit eine integrierte Schaltung, deren Bestandteil die erfindungsgemäße Verzögerungsschaltung ist, in eine Testbetriebsart versetzt wird, in dem sich dann über die Steuersignale A1 das Zeitverhalten der Verzögerungs­ schaltung beliebig einstellen läßt.

Claims (7)

1. Verzögerungsschaltung für digitale Signale mit einstellba­ rer Verzögerungszeit

• 1. mit einer zwischen zwei Versorgungspotentialen (VCC, Masse) angeordneten Reihenschaltung der gesteuerten Strecken we­ nigstens eines ersten Transistors (T1) eines ersten Lei­ tungstyps sowie eines zweiten (T2) und eines dritten (T3) Transistors eines zweiten Leitungstyps,
• 2. bei der Steueranschlüsse des ersten (T1) und des zweiten (T2) Transistors mit einem Signaleingang (IN) der Verzöge­ rungsschaltung verbunden sind,
• 3. bei der ein vom ersten Versorgungspotential (VCC) abgewand­ ter Anschluß des ersten Transistors (T1) mit einem Signal­ ausgang (OUT) der Verzögerungsschaltung verbunden ist,
• 4. die einen dem dritten Transistor (T3) parallel geschalteten vierten Transistor (T4) vom zweiten Leitungstyp aufweist,
• 5. bei der ein erster Steuereingang (S1) mit einem Steueran­ schluß des dritten Transistors (T3) und ein zweiter Steuer­ eingang (52) mit einem Steueranschluß des vierten Transi­ stors (T4) verbunden ist,
• 6. bei der über die Steuereingänge (S1, S2) eine Einstellung der Verzögerungszeit der Verzögerungsschaltung erfolgt,

dadurch gekennzeichnet,

• 1. daß sie zwischen dem ersten Versorgungspotential (VCC) und dem Signalausgang (OUT) eine Reihenschaltung aus wenigstens einem fünften (T5) und einem sechsten (T6) Transistor des ersten Leitungstyps aufweist,
• 2. und daß der erste Steuereingang (S1) mit einem Steueran­ schluß des fünften Transistors (T5) und der zweite Steuer­ eingang (S2) mit einem Steueranschluß des sechsten Transi­ stors (T6) verbunden ist.

2. Verzögerungsschaltung nach Anspruch 1, bei der der dritte Transistor (T3) zwischen dem ersten (T1) Transistor und dem zweiten Transistor (T2) angeordnet ist.

3. Verzögerungsschaltung nach Anspruch 1, bei der der dritte Transistor (T3) zwischen dem zweiten Tran­ sistor (T2) und dem zweiten Versorgungspotential (Masse) an­ geordnet ist.

4. Verzögerungsschaltung nach einem der vorstehenden Ansprü­ che, bei der der vierte Transistor (T4) im wesentlichen dieselbe Dimensionierung wie der dritte Transistor (T3) aufweist.

5. Verzögerungsschaltung nach einem der vorstehenden Ansprü­ che, bei der eine Reihenschaltung eines hochohmigen Widerstands (R) und des vierten Transistors (T4) parallel zum dritten Transistor (T3) geschaltet ist.

6. Verzögerungsschaltung nach einem der vorstehenden Ansprü­ che, bei der die Steuereingänge (S1, S2) mit einem Ausgang je ei­ ner Halteschaltung (I1, I2) verbunden sind, deren Eingang über je ein erstes Schaltelement (SW1) mit je einem Steuersi­ gnal (A1) verbunden ist.

7. Verzögerungsschaltung nach Anspruch 6, bei der ein Schaltungsknoten (A; B) der Halteschaltung (I1, I2) über ein zweites Schaltelement (SW2) mit einem festen Po­ tential (Masse) verbunden ist und bei der das zweite Schaltelement (SW2) einen Steuerein­ gang aufweist, der mit einem Aktivierungssignal (AKT) verbun­ den ist.