DE102021116450B3

DE102021116450B3 - Verzögerungsstufe, Verzögerungsschaltung und Verfahren

Info

Publication number: DE102021116450B3
Application number: DE102021116450.8A
Authority: DE
Inventors: Oleg VITRENKO
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2021-06-25
Filing date: 2021-06-25
Publication date: 2022-10-20
Anticipated expiration: 2041-06-26

Abstract

Es werden Verzögerungsstufen, Verzögerungsschaltungen mit derartigen Verzögerungsstufen sowie entsprechende Verfahren dargestellt. Eine Verzögerungsstufe weist einen ersten Eingang (13), einen zweiten Eingang (14), einen ersten Ausgang (15) und einen zweiten Ausgang (16) auf. Der erste Eingang 13 ist mit einem Steueranschluss eines ersten Transistors (17) verbunden, und der zweite Eingang (14) ist mit einem Steueranschluss eines zweiten Transistors (18) verbunden. Ein dritter Transistor (19) ist zwischen den ersten Ausgang (15) und einen Lastanschluss des zweiten Transistors (18) geschaltet, und ein vierter Transistor (110) ist zwischen den zweiten Ausgang (16) und einen Lastanschluss des ersten Transistors (17) geschaltet.

Description

TECHNISCHES GEBIET
Die vorliegende Anmeldung betrifft Verzögerungsstufen, Verzögerungsschaltungen und entsprechende Verfahren
HINTERGRUND
Verzögerungsschaltungen werden bei verschiedenen Anwendungen benutzt, um Signale zu verzögern. Dies kann beispielsweise benötigt werden, um unterschiedliche Signallaufzeiten auszugleichen. Eine übliche Art, derartige Verzögerungsschaltungen zu implementieren, ist es, einen CMOS-Inverter oder mehrere hintereinander geschaltete CMOS-Inverter zu verwenden. Eine Verzögerung der Verzögerungsschaltung ergibt sich dann daraus, dass parasitäre Kapazitäten der für die Inverter verwendeten Transistoren geladen oder entladen werden müssen, wenn ein Signalwechsel eines Eingangssignals vorliegt, was zu entsprechenden Verzögerungen führt. Je mehr derartige Inverter hintereinander geschaltet werden, desto größer ist die Verzögerung der Verzögerungsschaltung.
Die Gate-Source-Spannung aktiver Transistoren (das heißt eingeschalteter Transistoren) beträgt dabei üblicherweise im Wesentlichen eine volle Versorgungsspannung, zum Beispiel VDD. Dies führt unter anderem zu einem vergleichsweise hohen Stromverbrauch. Gerade bei mobilen Anwendungen, die mittels einer wiederaufladbaren Batterie betrieben werden, ist jedoch ein möglichst niedriger Stromverbrauch wünschenswert.
Die DE 198 00 776 C1 offenbart eine verzögerungsstufe mit vier Transistoren.
Die US 5 081 380 A offenbart kaskadierte Verzögerungsschaltungen.
KURZFASSUNG
Es werden eine Verzögerungsschaltung nach Anspruch 1 oder 5, ein Verfahren zum Verzögern eines Signals nach Anspruch 10 sowie ein Herstellungsverfahren nach Anspruch 11 bereitgestellt. Die Unteransprüche definieren weitere Ausführungsformen.
Es wird eine Verzögerungsschaltung bereitgestellt, aufweisend:

einen Signaleingang,
einen Signalausgang,
N Verzögerungsstufen wie unten erläutert, wobei N ≥ 1 ist und wobei:
- - der Signaleingang mit dem ersten Eingang und dem zweiten Eingang einer ersten Verzögerungsstufe der N Verzögerungsstufen gekoppelt ist,
- - für jede m-te Verzögerungsstufe außer einer N-ten Verzögerungsstufe der N Verzögerungsstufen der erste Ausgang der m-ten Verzögerungsstufe mit dem ersten Eingang einer m+1-ten Verzögerungsstufe und der zweite Ausgang der m-ten Verzögerungsstufe mit dem zweiten Eingang der m+1-ten Verzögerungsstufe gekoppelt ist, und
- - der erste Ausgang der N-ten Verzögerungsstufe mit einem Steuereingang eines ersten Ausgangstransistors gekoppelt ist, der zweite Ausgang der N-ten Verzögerungsstufe mit dem Steuereingang eines zweiten Ausgangstransistors gekoppelt ist, wobei ein erster Lastanschluss des ersten Ausgangstransistors mit der ersten Versorgungsspannung zu koppeln ist, wobei ein erster Lastanschluss des zweiten Ausgangstransistors mit der zweiten Versorgungsspannung zu koppeln ist und wobei ein zweiter Lastanschluss des ersten Ausgangstransistors und ein zweiter Lastanschluss des zweiten Ausgangstransistors mit dem Signalausgang gekoppelt sind.

Gemäß einer ersten Alternative weisen die Verzögerungsstufen jeweils auf:

einen ersten Transistor, wobei ein Steuereingang des ersten Transistors mit einem ersten Eingang der Verzögerungsstufe gekoppelt ist, ein erster Lasteingang des ersten Transistors mit einer ersten Versorgungsspannung zu koppeln ist, und ein zweiter Lastanschluss des ersten Transistors mit einem ersten Ausgang der Verzögerungsstufe gekoppelt ist,
einen zweiten Transistor, wobei ein Steuereingang des zweiten Transistors mit einem zweiten Eingang der Verzögerungsstufe gekoppelt ist, ein erster Lasteingang des zweiten Transistors mit einer zweiten Versorgungsspannung zu koppeln ist, und ein zweiter Lastanschluss des zweiten Transistors mit einem zweiten Ausgang der Verzögerungsstufe gekoppelt ist,
einen dritten Transistor, wobei ein erster Lastanschluss des dritten Transistors mit dem ersten Ausgang gekoppelt ist und ein zweiter Lastanschluss des dritten Transistors mit dem zweiten Lastanschluss des zweiten Transistors gekoppelt ist, und
einen vierten Transistor, wobei ein erster Lastanschluss des vierten Transistors mit dem zweiten Ausgang gekoppelt ist und ein zweiter Lastanschluss des vierten Transistors mit dem zweiten Lastanschluss des ersten Transistors gekoppelt ist.

Gemäß einer zweiten Alternative weisen die Verzögerungsstufen jeweils auf:

einen ersten Transistor, wobei ein Steuereingang des ersten Transistors mit einem ersten Eingang der Verzögerungsstufe gekoppelt ist, ein erster Lasteingang des ersten Transistors mit einer ersten Versorgungsspannung zu koppeln ist, und ein zweiter Lastanschluss des ersten Transistors mit einem ersten Ausgang der Verzögerungsstufe gekoppelt ist,
einen zweiten Transistor, wobei ein Steuereingang des zweiten Transistors mit einem zweiten Eingang der Verzögerungsstufe gekoppelt ist, ein erster Lasteingang des zweiten Transistors mit einer zweiten Versorgungsspannung zu koppeln ist, und ein zweiter Lastanschluss des zweiten Transistors mit einem zweiten Ausgang der Verzögerungsstufe gekoppelt ist,
eine erste Einrichtung zum Erzeugen eines Spannungsabfalls, die zwischen dem ersten Ausgang und dem zweiten Lastanschluss des zweiten Transistors gekoppelt ist, und
eine zweite Einrichtung zum Erzeugen eines Spannungsabfalls, die zwischen dem zweiten Ausgang und dem zweiten Lastanschluss des ersten Transistors gekoppelt ist.

Gemäß einem zweiten Aspekt wird ein Verfahren zum Verzögern eines Signals bereitgestellt, umfassend:

Zuführen des Signals an den Signaleingang der obigen Verzögerungsschaltung, und Abgreifen eines verzögerten Signals von dem Signalausgang der Verzögerungsschaltung.
Gemäß einem dritten Aspekt wird ein Verfahren zur Herstellung der obigen Verzögerungsschaltung bereitgestellt.

Die obige Kurzfassung dient lediglich als kurzer Überblick über manche Ausführungsformen und ist nicht als einschränkend auszulegen.
Figurenliste

1 ist ein Schaltungsdiagramm einer Verzögerungsstufe zur Verwendung in Ausführungsbeispielen.
2 ist ein Schaltungsdiagramm einer Verzögerungsschaltung gemäß einem Ausführungsbeispiel.
3 ist ein Diagramm zur Veranschaulichung der Funktionsweise der Verzögerungsschaltung der 2.
4 ist ein Diagramm, welches die Verzögerungsschaltung der 2 mit einer herkömmlichen Verzögerungsschaltung vergleicht.
5 bis 8 sind Schaltungsdiagramme von Verzögerungsschaltungen gemäß mancher Ausführungsbeispiele.
9 zeigt ein Flussdiagramm zur Veranschaulichung eines Verfahrens zum Verzögern eines Signals.
10 zeigt ein Flussdiagramm zur Veranschaulichung eines Verfahrens zur Herstellung von Verzögerungsschaltungen.

DETAILLIERTE BESCHREIBUNG
Im Folgenden werden verschiedene Ausführungsbeispiele detailliert erläutert. Diese Ausführungsbeispiele dienen lediglich der Veranschaulichung und sind nicht als einschränkend auszulegen. Während spezifische Merkmale (Komponenten, Schritte, Vorgänge, Bauteile etc.) beschrieben werden, können bei anderen Ausführungsbeispielen manche dieser Merkmale weggelassen werden oder durch alternative Merkmale ersetzt werden. Neben den explizit gezeigten und beschriebenen Merkmalen können auch weitere Merkmale, beispielsweise in herkömmlichen Verzögerungsschaltungen verwendete Merkmale, bereitgestellt sein.
Merkmale verschiedener Ausführungsbeispiele können miteinander kombiniert werden, solange nichts anderes angegeben ist. Variationen und Abwandlungen, die für eines der Ausführungsbeispiele beschrieben werden, sind auch auf andere Ausführungsbeispiele anwendbar und werden daher nicht wiederholt erläutert.
Im Folgenden werden Verzögerungsstufen und Verzögerungsschaltungen beschrieben. Eine Verzögerungsschaltung enthält dabei eine oder mehrere Verzögerungsstufen, und die Anzahl der Verzögerungsstufen bestimmt (neben den Eigenschaften der Verzögerungsstufe selbst), wie stark ein Eingangssignal verzögert wird. Die Verzögerungsstufen enthalten dabei Transistoren.
Allgemein werden Transistoren als einen Steueranschluss und zwei Lastanschlüsse aufweisend beschrieben. Durch Anlegen eines entsprechenden Signals an den Steueranschluss kann eine Leitfähigkeit des Transistors zwischen den Lastanschlüssen gesteuert werden. Ein Transistor wird dabei als aus oder inaktiv bezeichnet, wenn er im Wesentlichen eine elektrische Isolation (gegebenenfalls bis auf unvermeidbare geringfügige Leckströme) zwischen den Lastanschlüssen bereitstellt, und als ein oder aktiv beschrieben, wenn er eine niederohmige Verbindung mit einem sogenannten Ein-Widerstand Ron zwischen den Lastanschlüssen bereitstellt. Transistoren können auch nur teilweise eingeschaltet und somit nicht vollständig eingeschaltet sein, so dass ein verglichen mit dem vollständig eingeschalteten Zustand erhöhter Widerstand zwischen den Lastanschlüssen vorliegt.
Transistoren können beispielsweise als Feldeffekttransistoren wie Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), als Bipolartransistoren oder als Bipolartransistoren mit isoliertem Gate (IGBT; insulated gate bipolar transistor) implementiert werden. Im Falle von Feldeffekttransistoren wie MOSFETs entspricht der Gate-Anschluss dem Steueranschluss und die Source- und Drain-Anschlüsse entsprechen den Lastanschlüssen. Im Falle von Bipolartransistoren entspricht der Basisanschluss dem Steueranschluss, und die Emitter-und Kollektor-Anschlüsse entsprechen den Lastanschlüssen. Im Falle von Bipolartransistoren mit isoliertem Gate entspricht der Gate-Anschluss dem Steueranschluss, und die Emitter-und Kollektor-Anschlüsse entsprechen den Lastanschlüssen. Transistoren können auch aus mehreren Transistorzellen aufgebaut sein, um eine höhere Spannungs- oder Stromfestigkeit zu erreichen, das heißt im Wesentlichen aus mehreren parallel oder in Reihe geschalteten Einzeltransistoren bestehen.
Transistoren können verschiedene Leitfähigkeitstypen aufweisen, z.B. n-Kanal-Transistoren oder P-Kanal-Transistoren (zum Beispiel einen NMOS und PMOS) im Falle von Feldeffekttransistoren oder PNP- oder NPN-Transistoren im Falle von Bipolartransistoren.
Während in den folgend beschriebenen Ausführungsbeispielen Feldeffekttransistoren, insbesondere in CMOS (complementary MOS) -Technik implementierte Feldeffekttransistoren, als Beispiele verwendet werden, ist dies nicht als einschränkend auszulegen.
Die 1 zeigt ein Schaltungsdiagramm einer Verzögerungsstufe 10 zur Verwendung in Ausführungsbeispielen. Die Verzögerungsstufe 10 weist einen ersten Eingang 13, einen zweiten Eingang 14, einen ersten Ausgang 15 und einen zweiten Ausgang 16 auf. An dem ersten Ausgang 15 wird ein Signal fbp0 ausgegeben, und an dem zweiten Ausgang 16 wird ein Signal fbn0 ausgegeben.
Die Verzögerungsstufe 10 weist weiter einen PMOS-Transistor 17 als Beispiel für einen ersten Transistor und einen NMOS-Transistor 18 als Beispiel für einen zweiten Transistor auf. Ein Gate-Anschluss des PMOS-Transistors 17 ist mit dem ersten Eingang 14 verbunden, ein Source-Anschluss des PMOS-Transistors 17 ist mit einer ersten Versorgungsspannung 11, beispielsweise VDD, verbunden, und ein Drain-Anschluss des ersten Transistors 13 ist mit dem ersten Ausgang 15 verbunden. Des Weiteren ist ein Gate-Anschluss des NMOS-Transistors 18 mit dem zweiten Eingang 14 verbunden, ein Source-Anschluss des NMOS-Transistors 18 ist mit einer zweiten Versorgungsspannung 12, beispielsweise Masse, verbunden, und ein Drain-Anschluss des PMOS-Transistors 18 ist mit dem zweiten Ausgang 16 verbunden.
Zusätzlich weist die Verzögerungsstufe 10 einen PMOS-Transistor 19 und einen NMOS-Transistor 110 auf. Ein Source-Anschluss des PMOS-Transistors 19, der ein Beispiel für einen dritten Transistor ist, ist mit dem ersten Ausgang 15 (und somit auch mit dem Drain-Anschluss des NMOS-Transistors 17) verbunden, und ein Drain-Anschluss des PMOS-Transistors 19 ist mit dem Drain-Anschluss des NMOS-Transistors 18 (und somit auch mit dem zweiten Ausgang 16) verbunden. Ein Drain-Anschluss des NMOS-Transistors 110 ist mit einem Drain-Anschluss des PMOS-Transistors 17 (und somit auch mit dem ersten Ausgang 15) verbunden, und ein Source-Anschluss des NMOS-Transistors 110 ist mit dem zweiten Ausgang 16 (und somit auch mit dem Drain-Anschluss des NMOS-Transistors 18) verbunden. Die Transistoren 17, 18 und/oder die Transistoren 19, 110 können Transistoren mit minimalen Abmessungen der jeweiligen verwendeten Technologie sein (sog. minimum design rule).
Im Gegensatz zu einem herkömmlichen Inverter als Verzögerungsstufe, welcher typischerweise nur einen NMOS-Transistor und einen PMOS-Transistor aufweist, deren Gate-Anschlüsse zu einem Eingang des Inverters verschaltet sind und bei dem ein Knoten zwischen den Transistoren als Ausgangsknoten dient, sind also zwei Ausgänge bereitgestellt, und es sind zwei zusätzliche Transistoren 19, 110 bereitgestellt.
Die Transistoren 19, 110 bewirken, wie weiter unten näher erläutert wird, insbesondere einen Spannungsabfall, beispielsweise um eine Transistor-Schwellenspannung Vt. Dies kann bei manchen Ausführungsbeispielen zu einer größeren Verzögerung und einem niedrigeren Stromverbrauch führen, wie weiter unten näher erläutert wird. Bei anderen Ausführungsbeispielen können auch andere Schaltungselemente zum Erzeugen eines derartigen Spannungsabfalls verwendet werden, beispielsweise Dioden, Kombinationen von Transistoren und Dioden, Kombinationen von Transistoren und dergleichen.
Eine oder mehrere derartige Verzögerungsstufen 10 können verschaltet werden, um eine Verzögerungsschaltung zu bilden. Beispiele hierfür werden nunmehr unter Bezugnahme auf die 2 bis 8 erläutert.
Die 2 zeigt eine Verzögerungsschaltung 20, welche eine einzige Stufe 10 aufweist. Die Verzögerungsschaltung 20 weist zudem einen Signaleingang 21 zum Empfangen eines Eingangssignals A und einen Signalausgang 22 zum Abgreifen eines verzögerten Signals Z auf.
Der Signaleingang 21 ist dabei mit dem ersten Eingang 13 und dem zweiten Eingang 14 der Stufe 10 und somit mit den Gate-Anschlüssen der Transistoren 17, 18 verbunden.
Der erste Ausgang 15 der Verzögerungsstufe 10 ist mit einem Gate-Anschluss eines PMOS-Ausgangstransistors 23, der als erster Ausgangstransistor dient, verbunden, und der zweite Ausgang 16 der Verzögerungsstufe 10 ist mit einem Gate-Anschluss eines NMOS-Ausgangstransistors 24, der als zweiter Ausgangstransistor dient, verbunden. Ein Source-Anschluss des PMOS-Ausgangstransistors 23 ist mit einer ersten Versorgungsspannung 25, die gleich der ersten Versorgungsspannung 11 ist, verbunden, und ein Source-Anschluss des NMOS-Ausgangstransistors 24 ist mit einer zweiten Versorgungsspannung 26, die gleich der zweiten Versorgungsspannung 12 ist, verbunden. Ein Drain-Anschluss des PMOS-Ausgangstransistors 23 ist mit einem Drain-Anschluss des NMOS-Ausgangstransistors 24 und mit dem Signalausgang 24 verbunden.
Des Weiteren sind Gate-Anschlüsse der Transistoren 19, 110 der Verzögerungsstufe 10 mit dem Signalausgang 22 und somit mit den Drain-Anschlüssen der Ausgangstransistoren 23, 24 verbunden.
Die Funktionsweise der Verzögerungsschaltung 20 der 2 wird im Folgenden anhand der 3 und 4 näher erläutert.
Die 3 zeigt Beispiele für die Signale A, fbp0, fbn0 und Z über der Zeit, welche zur Veranschaulichung der Funktionsweise dienen. Eine Kurve 30 zeigt dabei ein Eingangssignal A, welches zu einer Zeit t0 von einem niedrigen auf einen hohen Pegel schaltet, zu einer Zeit t2 von einem hohen auf einen niedrigen Pegel schaltet, und zu einer Zeit t4 wieder von dem niedrigen Pegel auf den hohen Pegel schaltet. Der hohe Pegel entspricht dabei der ersten Versorgungsspannung 11 (z.B. VDD), und der niedrige Pegel entspricht der zweiten Versorgungsspannung 12 (z.B. Masse). Eine Kurve 31 zeigt das Signal fbp0, eine Kurve 32 zeigt das Signal fbn0 und eine Kurve 33 zeigt das Ausgangssignal Z.
Vor der Zeit t0 ist wie bereits oben erläutert das Signal A auf einem niedrigen Pegel. Die Signale fbp0, fbn0 sind auf einem hohen Pegel, und das Signal Z ist auf einem niedrigen Pegel. In diesem Zustand ist der NMOS-Transistor 110 der Stufe 10 aus, und der PMOS-Transistor 19 der Stufe 10 ist ein.
Zu der Zeit t0 geht dann das Eingangssignal A auf einen hohen Pegel, wie oben erwähnt. Dies führt dazu, dass das Signal fbn0 durch den NMOS-Transistor 18, der damit eingeschaltet wird, schnell auf einen niedrigen Pegel gezogen wird. Dies führt dazu, dass der Ausgangstransistor 24, dessen Gate durch fbn0 angesteuert wird, schnell ausgeschaltet wird.
Das Signal fbp0 fällt zunächst auf einen Pegel ab, der durch die Drain-Source-Spannung des PMOS-Transistors 19 definiert wird, welche ungefähr der Schwellenspannung Vt des PMOS-Transistors 19 entspricht. Dadurch wird der Ausgangstransistor 23 nicht voll eingeschaltet, und der Pegel des Ausgangssignals Z steigt vergleichsweise langsam an.
Zu einer Zeit t1 übertrifft dann der Pegel des Ausgangssignals Z, der auch an dem Gate-Anschluss des NMOS-Transistors 110 anliegt, die Schwellenspannung des NMOS-Transistors 110. Dadurch beginnt der NMOS-Transistor 110 leitend zu werden, wodurch das Signal fbp0 schnell auf einen niedrigen Pegel fällt und somit den PMOS-Ausgangstransistor 23 voll einschaltet. Dies führt wiederum dazu, dass das Ausgangssignal Z nun vollständig auf einen hohen Pegel geht. Somit ergibt sich eine Verzögerung des Signals, welche etwas größer ist als die Zeitdifferenz t1-t0. Diese Zeitdifferenz wird nicht hauptsächlich von parasitären Kapazitäten wie bei herkömmlichen auf Inverterketten-basierenden Verzögerungsschaltungen bestimmt, sondern maßgeblich auch durch die Wirkung der Transistoren 19, 110, die unter anderem ein volles Einschalten des PMOS-Ausgangstransistors 23 verzögern.
Zur Zeit t2 geht dann das Eingangssignal A wiederum auf einen niedrigen Pegel. Dies führt dazu, dass der PMOS-Transistor 17 eingeschaltet wird und er das Signal fbp0 auf einen hohen Pegel zieht. Das Signal fbn0 steigt hingegen zunächst nur auf einen Pegel, der durch die erste Versorgungsspannung 11 minus der Drain-Source-Spannung des PMOS-Transistors 19 definiert ist, was ungefähr der ersten Versorgungsspannung 11 (zum Beispiel VDD) minus der Schwellenspannung Vt des PMOS-Transistors 19 entspricht. Dies führt dazu, dass der Pegel des Ausgangssignals Z nur langsam sinkt, da der Ausgangs-NMOS-Transistor 24 nicht vollständig eingeschaltet ist.
Zu einer Zeit t3 hat dann der Pegel des Ausgangssignals Z einen Wert unterhalb der ersten Versorgungsspannung 11 minus der Schwellenspannung Vt des PMOS-Transistors 19 erreicht. Dies führt dazu, dass der PMOS Transistor 19 zu leiten beginnt und das Signal fbn0 schnell auf einen hohen Pegel ansteigt. Dies führt wiederum dazu, dass der Ausgangs-NMOS-Transistor 24 vollständig eingeschaltet wird und er das Ausgangssignal Z auf den niedrigen Pegel entsprechend der zweiten Versorgungsspannung 26 (zum Beispiel Masse) zieht. Auch hier folgt das Ausgangssignal Z also dem Eingangssignal A mit einer Verzögerung, die etwas größer als t3 minus t2 ist. Bei entsprechender symmetrischer Dimensionierung der Transistoren ist dabei diese Verzögerung für den Fall, dass das Eingangssignal A von einem hohen Pegel auf einen niedrigen Pegel geht, innerhalb von Toleranzen gleich der Verzögerung, wenn das Eingangssignal A vom niedrigen Pegel auf den hohen Pegel geht.
Zu der Zeit t4 geht das Signal A dann wieder auf einen hohen Pegel, und die Vorgänge bei t0 und t1 wiederholen sich, das heißt die Zeit t4 entspricht im Wesentlichen der Zeit t0 und die Zeit t5 entspricht im Wesentlichen der Zeit t1.
Zur weiteren Erläuterung sind in der 4 Signale dargestellt, um die Verzögerungsschaltung 20 der 2 mit einer herkömmlichen Verzögerungsschaltung, die auf Invertern aufgebaut ist, zu vergleichen. Die herkömmliche Verzögerungsschaltung, die zu diesem Vergleich herangezogen wurde, enthält dabei drei Inverterstufen zuzüglich einer verstärkenden Ausgangs-Inverterstufe, die eine ähnliche Funktion aufweisen kann wie die Ausgangstransistoren 23, 24 der 2.
Die 4 zeigt ein Beispiel für ein Eingangssignal, entsprechend dem Signal A der 2. Eine Kurve 41 zeigt das Signal fbp0 am Gate-Anschluss des PMOS-Ausgangstransistors 23, und eine Kurve 42 zeigt das Signal fbn0 am Gate-Anschluss des NMOS-Ausgangstransistors 24 der 2. Abweichungen zu den entsprechenden Kurven der 3 ergeben sich dadurch, dass die 3 schematische Kurven zeigt, während die 4 Simulationsbeispiele darstellt.
Kurven 53 bis 55 zeigen Ausgangssignale der drei Inverterstufen der herkömmlichen Verzögerungsschaltung. Die Kurve 53 zeigt dabei ein Ausgangssignal der ersten Inverterstufe, die Kurve 54 ein Ausgangssignal der zweiten Inverterstufe und die Kurve 55 ein Ausgangssignal der dritten Inverterstufe. Wie ersichtlich wird mit jeder Stufe das Signal invertiert und verzögert, wobei die Größe der Verzögerung hier wie eingangs erläutert von parasitären Kapazitäten der verwendeten Transistoren abhängt.
Eine Kurve 56 zeigt das Ausgangssignal Z der Verzögerungsschaltung 20, und eine Kurve 57 zeigt das Ausgangssignal der herkömmlichen Verzögerungsschaltung. Wie ersichtlich ist die Flankensteilheit der Kurve 56 geringer als diejenige der Kurve 57. Um eine höhere Flankensteilheit zu erreichen, kann die Verzögerungsschaltung noch einen Puffer am Ausgang aufweisen. Eine entsprechende Verzögerungsschaltung 50 ist in der 5 dargestellt. Abgesehen von einem Puffer 51, der mit dem Signalausgang 22 verbunden ist und aus dem Ausgangssignal Z ein gepuffertes Ausgangssignal Z' erzeugt, entspricht die Verzögerungsschaltung 50 der 5 dabei der Verzögerungsschaltung 20 der 2. Ein derartiger Puffer 51 kann auch bei anderen hier beschriebenen Verzögerungsschaltungen, beispielsweise den unter Bezugnahme auf die 7 bis 9 beschriebenen Verzögerungsschaltungen, verwendet werden.
Eine Kurve 58 zeigt dann das gepufferte Ausgangssignal Z', und eine Kurve 59 zeigt ein entsprechendes gepuffertes Ausgangssignal der herkömmlichen Verzögerungsschaltung. Wie ersichtlich ist die Verzögerung bei der Verzögerungsschaltung 20 sogar etwas höher als bei der herkömmlichen Verzögerungsschaltung, obwohl weniger Transistoren benötigt werden, nämlich acht Transistoren für die herkömmliche Verzögerungsschaltung (zwei Transistoren je Inverterstufe zuzüglich der verstärkenden Ausgangs-Inverterstufe), während die Verzögerungsschaltung 20 nur sechs Transistoren benötigt, die wie erläutert zudem teilweise mit minimalen Abmessungen ausgestaltet sein können.
Eine Kurve 410 zeigt zudem den Stromverbrauch der Verzögerungsschaltung 20, und eine Kurve 411 zeigt den Stromverbrauch der herkömmlichen Verzögerungsschaltung. Wie ersichtlich ist, ist der Stromverbrauch der herkömmlichen Verzögerungsschaltung höher, so dass bei manchen Ausführungsbeispielen durch die Verwendung der Verzögerungsstufe 10 der Stromverbrauch verringert werden kann.
Zu bemerken ist, dass die Kurven der 3 und 4 lediglich der Veranschaulichung dienen und Signalverläufe je nach Implementierung, z.B. von Transistoren, variieren können.
Die Verzögerungsschaltungen 20 und 50 der 2 und 5 weisen jeweils eine Stufe 10 auf. Allgemein können N derartige Stufen verwendet werden, wobei N ≥ 1 ist und wobei im Fall N > 1 mehrere derartige Stufen 10 hintereinandergeschaltet werden. Die 6 bis 8 zeigen Beispiele für N = 2 (6), N = 3 (7) und N = 4 ( 8). Die Verzögerungsstufen sind dabei mit Großbuchstaben nummeriert, das heißt 10A, 10B in 6, 10A, 10B, 10C in 7 und 10A, 10B, 10C und 10D in 8, und auch die Bezugszeichen der einzelnen Transistoren entsprechen denen der 1, wobei jeweils der Großbuchstabe der jeweiligen Stufe (A, B, C, D) zur Unterscheidung angehängt ist.
Die Signale fbp, fbn sind ebenfalls durchnummeriert, das heißt fbp0, fbn0 für die erste Stufe, fbp1, fbn1 für die zweite Stufe etc.
Die Kopplung der Stufen ist wie folgt:

Die jeweils erste Stufe (10A in den 6 bis 8) ist mit dem Signaleingang 21 wie die Stufe 10 der 2 und 5 gekoppelt, das heißt der Signaleingang 21 ist mit dem ersten Eingang 13A und dem zweiten Eingang 14B gekoppelt.

Die jeweiligen Ausgänge 15, 16 der N-ten Stufe 10 (Stufe 10B in 6, 10C in 7 und 10D in 8) sind mit den Ausgangstransistoren 23, 24 ebenfalls wie die Stufe 10 der 2 und 6 gekoppelt. Für die 2 und 5 ist ja N = 1, so dass die erste Stufe und die N-te-Stufe eben die einzige Stufe 10 sind.
Für alle Stufen außer der N-ten-Stufe (im Falle der 2 und 5 also für keine Stufe, da es hier ja nur N = 1 ist und es somit nur N-te Stufe gleich der ersten Stufe gibt) gilt zudem die folgende Kopplung:

Der jeweilige erste Ausgang 15 der Stufe ist mit dem jeweiligen ersten Eingang 13 der folgenden Stufe gekoppelt,
zum Beispiel der erste Ausgang 15A mit dem ersten Eingang 13B, der jeweilige zweite Ausgang 16 ist mit dem jeweiligen zweiten Eingang 14 der nachfolgenden Stufe gekoppelt (beispielsweise der zweite Ausgang 16A mit dem zweiten Eingang 14 B), der Gate-Anschluss des jeweiligen PMOS-Transistors 19 ist mit dem zweiten Lastanschluss des jeweiligen PMOS-Transistors 17 der folgenden Stufe gekoppelt (beispielsweise der Gate-Anschluss des PMOS-Transistors 19A mit dem zweiten Lastanschluss des PMOS-Transistors 17B), und
der Gate-Anschluss des jeweiligen EMOS-Transistors 110 ist mit dem zweiten Lastanschluss des jeweiligen NMOS-Transistors 18 der folgenden Stufe gekoppelt (beispielsweise der Gate-Anschluss des NMOS-Transistors 110A mit dem zweiten Lastanschluss des NMOS-Transistors 18B).

Wie aus den 3 und 4 ersichtlich weist die Verzögerungsstufe 10 invertierende Eigenschaften auf, das heißt wenn das Signal A von einem niedrigen auf einen hohen Pegel geht, gehen die Signale fbp0, fbn0 (mit unterschiedlicher Verzögerung) auf einen niedrigen Pegel und umgekehrt. Zudem weisen auch die Ausgangstransistoren 23, 24 die Eigenschaften eines Inverters auf. Dies führt dazu, dass Verzögerungsschaltungen mit einer ungeraden Anzahl von Stufen 10 und den Ausgangstransistoren 23, 24 insgesamt nicht invertierend sind, das heißt von den dargestellten Beispielen sind die Verzögerungsschaltungen 20, 50 und 70 nicht invertierend. Bei einer geraden Anzahl von Verzögerungsstufen 10 und den Ausgangstransistoren 23, 24 ist die jeweilige Verzögerungsschaltung hingegen invertierend, was von den dargestellten Beispielen auf die Verzögerungsschaltungen 60 und 80 zutrifft. Zu bemerken ist, dass ein Puffer wie der Puffer 51 in manchen Fällen zusätzlich invertierende Eigenschaften aufweisen kann, das heißt die obige Betrachtung gilt für das Signal Z an dem Signalausgang 22 und kann durch einen nachfolgenden Puffer oder andere nachfolgende Schaltungsteile noch geändert werden.
Die dargestellten Verzögerungsschaltungen können dann zum Verzögern von Signalen verwendet werden. Die 9 zeigt ein Flussdiagramm eines Verfahrens gemäß einem entsprechenden Ausführungsbeispiel.
Bei 90 umfasst das Verfahren ein Anlegen eines Eingangssignals an den Signaleingang einer Verzögerungsschaltung, wie beispielsweise des Eingangssignals A an dem Signaleingang 21 der oben beschriebenen Verzögerungsschaltungen. Bei 91 umfasst das Verfahren ein Abgreifen eines entsprechenden verzögerten Signals von einem Signalausgang der jeweiligen Verzögerungsschaltung, beispielsweise des Signals Z von den Signalausgängen 22 der Verzögerungsschaltungen (gegebenenfalls noch modifiziert durch einen nachgeschalteten Puffer wie den Puffer 51).
Die 10 zeigt ein Flussdiagramm zur Veranschaulichung eines Herstellungsverfahrens für entsprechende Verzögerungsschaltungen. Das Verfahren der 10 kann dazu verwendet werden, die oben beschriebenen Verzögerungsschaltungen herzustellen, und wird unter Bezugnahme auf diese beschrieben.
Bei 1001 umfasst das Verfahren ein Bereitstellen der Transistoren für die Stufe oder die Stufen der Verzögerungsschaltung sowie für Ausgangstransistoren, beispielsweise der Transistoren 17, 18, 19 und 110 der jeweiligen Stufen sowie der Ausgangstransistoren 23 und 24. Dies kann durch Ausbilden entsprechender Strukturen in ein und/oder auf einem Halbleitersubstrat geschehen. Bei 1002 umfasst das Verfahren dann Einkoppeln der Transistoren zu den Stufen wie in 1 gezeigt sowie Einkoppeln der Stufen untereinander wie ebenfalls oben erläutert. Dies kann beispielsweise in entsprechenden Metalllagen auf dem Halbleitersubstrat erfolgen. Die Herstellung kann dabei insbesondere in CMOS-Technik erfolgen.

Claims

Verzögerungsschaltung (20; 50; 60; 70; 80), aufweisend: einen Signaleingang (21), einen Signalausgang (22), N Verzögerungsstufen (10), wobei N größer oder gleich 1 ist und wobei jede der N Verzögerungsstufen (10) Folgendes aufweist: einen ersten Transistor (17) , wobei ein Steuereingang des ersten Transistors (17) mit einem ersten Eingang (13) der Verzögerungsstufe (10) gekoppelt ist, ein erster Lasteingang des ersten Transistors (17) mit einer ersten Versorgungsspannung (11) zu koppeln ist, und ein zweiter Lastanschluss des ersten Transistors (17) mit einem ersten Ausgang (15) der Verzögerungsstufe (10) gekoppelt ist, einen zweiten Transistor (18) , wobei ein Steuereingang des zweiten Transistors (18) mit einem zweiten Eingang (14) der Verzögerungsstufe (10) gekoppelt ist, ein erster Lasteingang des zweiten Transistors (18) mit einer zweiten Versorgungsspannung (12) zu koppeln ist, und ein zweiter Lastanschluss des zweiten Transistors (18) mit einem zweiten Ausgang (16) der Verzögerungsstufe (10) gekoppelt ist, einen dritten Transistor (19), wobei ein erster Lastanschluss des dritten Transistors (19) mit dem ersten Ausgang (15) gekoppelt ist und ein zweiter Lastanschluss des dritten Transistors (19) mit dem zweiten Lastanschluss des zweiten Transistors (18) gekoppelt ist, und einen vierten Transistor (110), wobei ein erster Lastanschluss des vierten Transistors (110) mit dem zweiten Ausgang (16) gekoppelt ist und ein zweiter Lastanschluss des vierten Transistors (110) mit dem zweiten Lastanschluss des ersten Transistors (17) gekoppelt ist, wobei: - der Signaleingang (21) mit dem ersten Eingang (13) und dem zweiten Eingang (14) einer ersten Verzögerungsstufe (10) der N Verzögerungsstufen (10) gekoppelt ist, - für jede m-te Verzögerungsstufe (10) außer einer N-ten Verzögerungsstufe (10) der N Verzögerungsstufen (10) der erste Ausgang (15) der m-ten Verzögerungsstufe (10) mit dem ersten Eingang (13) einer m+1-ten Verzögerungsstufe (10) und der zweite Ausgang (16) der m-ten Verzögerungsstufe (10) mit dem zweiten Eingang (14) der m+1-ten Verzögerungsstufe (10) gekoppelt ist, und - der erste Ausgang (15) der N-ten Verzögerungsstufe (10) mit einem Steuereingang eines ersten Ausgangstransistors (23) gekoppelt ist, der zweite Ausgang (16) der N-ten Verzögerungsstufe (10) mit dem Steuereingang eines zweiten Ausgangstransistors (24) gekoppelt ist, wobei ein erster Lastanschluss des ersten Ausgangstransistors (23) mit der ersten Versorgungsspannung oder einer weiteren ersten Versorgungsspannung (25) zu koppeln ist, wobei ein erster Lastanschluss des zweiten Ausgangstransistors (24) mit der zweiten Versorgungsspannung oder einer weiteren zweiten Versorgungsspannung (26) zu koppeln ist und wobei ein zweiter Lastanschluss des ersten Ausgangstransistors (23) ein zweiter Lastanschluss des zweiten Ausgangstransistors (24) mit dem Signalausgang (22) gekoppelt sind.
Verzögerungsschaltung (20; 50; 60; 70; 80) nach Anspruch 1, wobei der erste Transistor (17) und der dritte Transistor (19) von einem ersten Leitfähigkeitstyp sind, und der zweite Transistor (18) und der vierte Transistor (110) von einem von dem ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyp sind.
Verzögerungsschaltung (20; 50; 60; 70; 80) nach Anspruch 1 oder 2, wobei der erste Transistor (17), der zweite Transistor (18), der dritte Transistor (19) und der vierte Transistor (110) CMOS-Transistoren sind.
Verzögerungsschaltung (20; 50; 60; 70; 80)nach einem der Ansprüche 1 bis 3, wobei - der erste Transistor (17) und der zweite Transistor (18), und/oder - der dritte Transistor (19) und der vierte Transistor (110) minimale Abmessungen aufweisen.
Verzögerungsschaltung (20; 50; 60; 70; 80), aufweisend: einen Signaleingang (21), einen Signalausgang (22), N Verzögerungsstufen (10), wobei N größer oder gleich 1 ist und wobei jede der N Verzögerungsstufen (10) Folgendes aufweist: einen ersten Transistor (17) , wobei ein Steuereingang des ersten Transistors (17) mit einem ersten Eingang der Verzögerungsstufe (10) gekoppelt ist, ein erster Lasteingang des ersten Transistors (17) mit einer ersten Versorgungsspannung zu koppeln ist, und ein zweiter Lastanschluss des ersten Transistors (17) mit einem ersten Ausgang der Verzögerungsstufe (10) gekoppelt ist, einen zweiten Transistor (18) , wobei ein Steuereingang des zweiten Transistors (18) mit einem zweiten Eingang der Verzögerungsstufe (10) gekoppelt ist, ein erster Lasteingang des zweiten Transistors (18) mit einer zweiten Versorgungsspannung zu koppeln ist, und ein zweiter Lastanschluss des zweiten Transistors (18) mit einem zweiten Ausgang der Verzögerungsstufe (10) gekoppelt ist, eine erste Einrichtung zum Erzeugen eines Spannungsabfalls, die zwischen den ersten Ausgang und den zweiten Lastanschluss des zweiten Transistors (18) gekoppelt ist, und eine zweite Einrichtung zum Erzeugen eines Spannungsabfalls, die zwischen den zweiten Ausgang und den zweiten Lastanschluss des ersten Transistors (17) gekoppelt ist, wobei: - der Signaleingang (21) mit dem ersten Eingang (13) und dem zweiten Eingang (14) einer ersten Verzögerungsstufe (10) der N Verzögerungsstufen (10) gekoppelt ist, - für jede m-te Verzögerungsstufe (10) außer einer N-ten Verzögerungsstufe (10) der N Verzögerungsstufen (10) der erste Ausgang (15) der m-ten Verzögerungsstufe (10) mit dem ersten Eingang (13) einer m+1-ten Verzögerungsstufe (10) und der zweite Ausgang (16) der m-ten Verzögerungsstufe (10) mit dem zweiten Eingang (14) der m+1-ten Verzögerungsstufe (10) gekoppelt ist, und - der erste Ausgang (15) der N-ten Verzögerungsstufe (10) mit einem Steuereingang eines ersten Ausgangstransistors (23) gekoppelt ist, der zweite Ausgang (16) der N-ten Verzögerungsstufe (10) mit dem Steuereingang eines zweiten Ausgangstransistors (24) gekoppelt ist, wobei ein erster Lastanschluss des ersten Ausgangstransistors (23) mit der ersten Versorgungsspannung oder einer weiteren ersten Versorgungsspannung (25) zu koppeln ist, wobei ein erster Lastanschluss des zweiten Ausgangstransistors (24) mit der zweiten Versorgungsspannung oder einer weiteren zweiten Versorgungsspannung (26) zu koppeln ist und wobei ein zweiter Lastanschluss des ersten Ausgangstransistors (23) ein zweiter Lastanschluss des zweiten Ausgangstransistors (24) mit dem Signalausgang (22) gekoppelt sind.
Verzögerungsschaltung (20; 50; 60; 70; 80) nach Anspruch 5, wobei die erste Einrichtung und die zweite Einrichtung eingerichtet sind, einen Spannungsabfall von einer Transistorschwelle zu erzeugen.
Verzögerungsschaltung (20; 50; 60; 70; 80) nach einem der Ansprüche 1 bis 4, wobei - für jede m-te Verzögerungsstufe (10) außer der N-ten Verzögerungsstufe (10) der N Verzögerungsstufen (10) ein Steueranschluss des dritten Transistors (19) der m-ten Verzögerungsstufe (10) mit dem zweiten Lastanschluss des ersten Transistors (17) der m+1-ten Verzögerungsstufe (10) gekoppelt ist und ein Steueranschluss des vierten Transistors (110) der m-ten Verzögerungsstufe (10) mit dem zweiten Lastanschluss des zweiten Transistors (18) der m+1-ten Verzögerungsstufe (10) gekoppelt ist, und - ein Steueranschluss des dritten Transistors (19) der N-ten Verzögerungsstufe (10) und ein Steueranschluss des vierten Transistors (110) der N-ten Verzögerungsstufe (10) mit dem Signalausgang (22) gekoppelt ist.
Verzögerungsschaltung (20; 50; 60; 70; 80) nach einem der Ansprüche 1 bis 7, weiter umfassend eine mit dem Signalausgang gekoppelte Pufferschaltung (51).
Verzögerungsschaltung (20; 50; 60; 70; 80) nach einem der Ansprüche 1 bis 8, wobei zum Erzeugen eines nichtinvertierten verzögerten Signals N ungerade und zum Erzeugen eines invertierten verzögerten Signals N gerade ist.
Verfahren zum Verzögern eines Signals (A), umfassend: Zuführen des Signals (A) an den Signaleingang einer Verzögerungsschaltung (20; 50; 60; 70; 80) nach einem der Ansprüche 1 bis 9, und Abgreifen eines verzögerten Signals (Z) von dem Signalausgang der Verzögerungsschaltung (20; 50; 60; 70; 80).
Verfahren zur Herstellung der Verzögerungsschaltung (20; 50; 60; 70; 80) nach einem der Ansprüche 1 bis 9, umfassend: Bereitstellen der Transistoren (17, 18, 19, 110) der N Verzögerungsstufen (10), des ersten Ausgangstransistors (23) und des zweiten Ausgangstransistors (24) , und Koppeln der Transistoren (17, 18, 19, 110) der N Verzögerungsstufen (10, des ersten Ausgangstransistors (23) und des zweiten Ausgangstransistors (24), um die Verzögerungsschaltung (20; 50; 60; 70; 80) bereitzustellen.