DE3940358C2 - - Google Patents
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Description
Die vorliegende Erfindung bezieht sich auf einen
integrierten Halbleiterschaltkreis, insbesondere auf eine
BiCMOS-Schaltung als einer Kombination aus einem CMOS-Gate
und einem bipolaren Transistor.
Die BiCMOS-Schaltung besitzt zwei vorteilhafte Merkmale:
geringe Leistungsverluste als Merkmal der CMOS-Schaltung,
während das andere Merkmal die hohe Treiberfähigkeit als
Merkmal des bipolaren Transistors darstellt. Aufgrund
dieser Merkmale sind BiCMOS-Schaltungen in einer Vielfalt
von Schaltungen verwendet worden, wie etwa Gate Arrays,
logische integrierte Schaltkreise,
Hochgeschwindigkeit-SRAMs und Hochgeschwindigkeit-DRAMs.
Fig. 22 stellt das Schaltbild eines BiCMOS-Inverters dar,
bei dem es sich um eine Grundstruktur der BiCMOS-Schaltung
handelt. Wie gezeigt, besteht der Inverter aus einem
CMOS-Inverter 1, einer Ladeschaltung 2 und einer
Entladeschaltung 3. Die Ladeschaltung 2 ist zwischen einen
Ausgangsknoten des Inverters 1 und eine Ausgangsklemme B
geschaltet. Die Entladeschaltung 3 ermöglicht die
Entladung des Ausgangsknotens B. Der Inverter 1 besteht
aus einem p-Kanal-MOS-Transistor M1 und einem
n-Kanal-MOS-Transistor M2, und beide Transistoren sind
durch die Drains miteinander verbunden. Die Ladeschaltung
2 besteht aus einem ersten npn-Bipolartransistor Q1,
dessen Kollektor an eine Hochpotentialquelle Vcc, dessen
Basis an den Ausgangsknoten A des Inverters 1 und dessen
Emitter an die Ausgangsklemme B angeschlossen ist. Die
Entladeschaltung 3 besteht aus einem zweiten
npn-Bipolartransistor Q2 sowie aus einem Paar von
n-Kanal-MOS-Transistoren M3 und M4 zur Steuerung des
Transistors Q2. Die Transistoren Q1 und Q2 sind in einer
Totem-Pole-Art zwischen die Hochpotentialquelle Vcc und
eine Niederpotentialquelle Vss eingeschaltet. Der
Source-Drain-Pfad des Transistors M3 ist zwischen die
Ausgangsklemme B und die Basis des Transistors Q2
geschaltet. Der Transistor M3 empfängt am Gate ein für den
Inverter 1 bestimmtes Eingangssignal Vin und wird durch
das Signal Vin gesteuert. Entsprechend dem Eingangssignal
Vin bildet der Transistor M3 einen Kurzschluß zwischen dem
Kollektor und der Basis des Transistors Q2. Mit anderen
Worten dient der Transistor M3 als ein
EIN-Steuer-MOS-Transistor (on-drive), der ein am Emitter
des ersten npn-Bipolartransistor Q1 liegendes Potential an
die Basis des zweiten npn-Bipolartransistors Q2 überträgt
und den Transistor Q2 einschaltet. Der Source-Drain-Pfad
des Transistors M4 ist zwischen die Basis des
Bipolartransistors Q2 und die Niederpotentialquelle Vss
geschaltet. Der Transistor M4 empfängt am Gate ein am
Ausgangsknoten A des CMOS-Inverters 1 liegendes Potential
und wird durch dieses Potential gesteuert. Entsprechend
dem Ausgangspotential des Inverters 1 bildet der
Transistor M4 einen Pfad, durch den Ladungen an der Basis
des Bipolartransistors Q2 zur Quelle Vss fließen. In
diesem Sinne dient der Transistor M4 als ein
AUS-Steuer-MOS-Transistor (off-drive) zum Abschalten des
Transistors Q2.
Die in Fig. 23 dargestellten Wellenformen dienen zur
Erläuterung der Betriebsweise des BiCMOS-Inverters. Die
Wellenformen wurden entsprechend der Forderung
aufgezeichnet, daß Vcc = 5 V und daß Vss = 0 V, und daß
das Eingangssignal Vin ein Taktsignal mit einer Amplitude
von 5 V war. Wenn das Eingangssignal Vin von 5 V oben nach
0 V unten gepulst wird, wird der Ausgangsknoten A des
CMOS-Inverters 1 durch den MOS-Transistor M1 auf die
Spannung Vcc (= 5 V) aufgeladen. Daraufhin wird der
Bipolartransistor Q1 der Ladeschaltung 2 eingeschaltet,
der EIN-Steuer-Transistor M3 abgeschaltet und der
AUS-Steuer-Transistor M4 eingeschaltet. In diesem Zustand
wird die Basisladung des Bipolartransistors Q2 durch den
MOS-Transistor M4 beseitigt, was das Abschalten des
Transistors Q2 zur Folge hat. Dementsprechend geht das
Ausgangssignal Vout Vout nach oben.
Wenn das Eingangssignal Vin nach oben geht, geht der
Ausgangsknoten A nach unten und schaltet den Transistor Q1
ab. In diesem Moment wird der Transistor M3 eingeschaltet
und der Transistor M4 ausgeschaltet. Entsprechend wird das
an der Ausgangsklemme B liegende Potential auf die Basis
des Transistors Q2 übertragen. Das Ausgangssignal Vout
geht nach unten.
Bei dem in dieser Weise arbeitenden BiCMOS-Inverter
besitzt der hohe Pegel des Ausgangssignals Vout Spitzen
bei etwa 4,3 V, also unterhalb der Spannung Vcc von 5 V,
wie aus Fig. 23 zu ersehen ist. Der Grund dafür besteht
darin, daß selbst wenn das Basispotential des Transistors
Q1 den Wert 5 V besitzt, der Transistor Q1 abschaltet,
wenn die Spannung zwischen der Basis und dem Emitter des
Transistors unter der Eigenspannung (built-in voltage)
liegt (VBE = 0,7 V). Aus Fig. 23 geht weiter hervor, daß
der untere Pegel des Ausgangssignal Vout nicht 0 V,
sondern etwa 0,7 V beträgt. Der Grund liegt darin, daß der
Transistor Q2 eingeschaltet ist, wenn er diodengeschaltet
ist und die Durchlaßspannung durch die Eigenspannung VBE
zwischen der Basis und dem Emitter begrenzt ist.
Wie aus der Kurvendarstellung der Fig. 23 zu ersehen ist,
gehen der obere Pegel und der untere Pegel des
Ausgangssignals Vout jeweils nicht auf die
voreingestellten Pegel zurück, wenn das Eingangssignal Vin
in voller Höhe angelegt wird. Bei kaskadengeschalteten
BiCMOS-Invertern beeinflußt das Ausgangssignal mit solchen
Pegeln die Operationen der zweiten Stufe des
BiCMOS-Inverters sowie der folgenden Stufen ungünstig.
Erstens fließt wegen der Ungleichförmigkeit der
Schwellenwerte der verwendeten MOS-Transistoren ein
Durchgangsstrom im CMOS-Inverter der zweiten Stufe des
BiCMOS-Inverters. Dazu sei eine Schaltung, bestehend aus
zwei Stufen eines BiCMOS-Inverters, betrachtet. In der
Schaltung weisen die Schwellenwerte (absolute Werte) der
n- und p-Kanal-MOS-Transistoren des CMOS-Inverters den
Wert Vth auf und sind einander gleich. Ist Vth < VBE,
arbeitet die Schaltung normal, wenn der Ausschlagsbereich
des Ausgangssignals des Inverters der ersten Stufe, d.h.
das Eingangssignal des Inverters der zweiten Stufe,
zwischen VBE und Vcc - VBE liegt. Ist Vth < VBE, befinden
sich beide p- und n-Kanal-MOS-Transistoren stets im
Durchlaßzustand. Entsprechend fließt ein Durchgangsstrom
im CMOS-Inverter, was zu einer Zunahme des
Leistungsverlustes im Wartemodus führt. Zweitens tritt im
Inverter der zweiten Stufe des CMOS-Inverters eine
Stoßionisation auf. Die Ursache für die Stoßionisation
liegt darin, daß wenn sich das Eingangssignal zum Inverter
der zweiten Stufe auf einem unteren Pegel befindet, eine
hohe Spannung an den Source-Drain-Pfad des
n-Kanal-Mos-Transistors gelegt wird, ehe seine Abschaltung
beendet ist. Liegt das Eingangssignal zum Inverter der
zweiten Stufe auf einem hohen Pegel, tritt aus dem
gleichen Grunde im p-Kanal-MOS-Transistor eine
Stoßionisation auf. Evtl. wirkt sich die Stoßionisation
ungünstig auf die Eigenschaften der MOS-Transistoren aus,
wie etwa als Veränderung der Schwellenwerte der
MOS-Transistoren. Weiter vergrößert die Stoßionisation den
Strom im Substrat. Wenn also eine
Substrat-Vorspannungsgeneratorschaltung auf einem Chip
angebracht wird, wird die an der
Vorspannungsgeneratorschaltung liegende Last groß und ihre
Schaltungsstruktur verwickelt, falls Stoßionisation
auftritt.
Die vorgenannten Probleme bestehen nicht nur beim
BiCMOS-Inverter, dessen Eingangsstufe aus einem
CMOS-Inverter besteht, sondern auch bei BiCMOS-Invertern,
in deren Eingangsstufe ein NICHT-UND-Gate oder ein
NICHT-ODER-Gate verwendet wird.
Es ist demgemäß ein Ziel der vorliegenden Erfindung, eine
BiCMOS-Schaltung zu schaffen, die mit Erfolg das aufgrund
der Ungleichmäßigkeit der Schwellenwerte der verwendeten
MOS-Transistoren auftretende Anwachsen des
Durchflußstromes im CMOS-Gate steuert und damit die
Leistungsverluste des CMOS-Gates verringert. Ein weiteres
Ziel der vorliegenden Erfindung besteht in der Schaffung
einer BiCMOS-Schaltung, die mit Erfolg die
Verschlechterung der Kennwerte der verwendeten
MOS-Transistoren sowie das Anwachsen des auf der
Stoßionisation beruhenden Substratstromes steuert.
Im Hinblick auf einen ersten Aspekt der vorliegenden
Erfindung wird ein Pegelverschiebungselement in den
Durchflußstrompfad eines CMOS-Gates als Eingangsstufe der
BiCMOS-Schaltung eingefügt. Durch diese Maßnahme fällt das
Potential über das Pegelverschiebungselement ab und
infolgedessen fällt auch die Spannung am Drain-Source-Pfad
des im Sperrzustand (off state) befindlichen
MOS-Transistors im CMOS-Gate ab. Entsprechend tritt im
CMOS-Gate kaum eine Stoßionisation auf, selbst wenn die
Amplitude des Ausgangssignals der vorhergehenden
BiCMOS-Stufe unter dem vollen Amplitudenausschlag liegt.
Somit kann das Anwachsen des Substratstromes gesteuert
werden. Der Durchgangsstrom im CMOS-Gate, der von der
begrenzten Amplitude des Ausgangssignals des
vorhergehenden BiCMOS herrührt, kann durch Verwendung
eines Elementes verringert werden, das wie das
Pegelverschiebungselement eine Stromdrosselungsfunktion
besitzt.
Im Hinblick auf einen weiteren Aspekt der vorliegenden
Erfindung ist der Absolutwert der Schwellenspannung des
MOS-Transistors im CMOS-Gate als Eingangsstufe der
BiCMOS-Schaltung größer als derjenige anderer
MOS-Transistoren. Diese Maßnahme erschwert das Auftreten
der Stoßionisation im CMOS-Gate. Auf diese Weise wird die
Verringerung des Substratstromes und des Durchflußstromes
herbeigeführt.
Im Hinblick auf einen dritten Aspekt der vorliegenden
Erfindung werden die Potentiale der im CMOS-Gate als
Eingangsstufe der BiCMOS-Schaltung verwendeten
Leistungsversorgungsquellen unterschiedlich gegenüber
denen der in der Ausgangsstufe der BiCMOS-Schaltung
verwendeten Versorgungsquellen eingestellt. Auch diese
Maßnahme verhindert die Stoßionisation im CMOS-Gate und
verringert entsprechend den Substratstrom und den
Durchgangsstrom.
Weitere Merkmale, Vorteile und Anwendungsmöglichkeiten der
vorliegenden Erfindung ergeben sich aus der nachfolgenden
Beschreibung von Ausführungsbeispielen in Verbindung mit
der Zeichnung.
Fig. 1 stellt eine Ersatzschaltung eines BiCMOS gemäß
einer ersten Ausführungsform der vorliegenden
Erfindung dar;
Fig. 2 stellt eine Ersatzschaltung eines BiCMOS gemäß
einer zweiten Ausführungsform der vorliegenden
Erfindung dar;
Fig. 3 stellt eine Ersatzschaltung eines BiCMOS gemäß
einer dritten Ausführungsform der vorliegenden
Erfindung dar;
Fig. 4 stellt eine Draufsicht auf die Schaltungsauslegung
eines Abschnittes mit den MOS-Transistoren M1 bis
M4 der BiCMOS-Schaltung nach Fig. 3 dar, bei der
die Kanallänge des Transistors M2 größer als
diejenige der übrigen Transistoren ist;
Fig. 5 stellt eine Ersatzschaltung eines BiCMOS gemäß
einer vierten Ausführungsform der vorliegenden
Erfindung dar;
Fig. 6 zeigt das Diagramm der Wellenform eines
Eingangsspannungssignals zur BiCMOS-Schaltung nach
Fig. 5, das zur Erklärung der Betriebsweise des
BiCMOS dient;
Fig. 7A und 7B
stellen Kurvendiagramme mit Gruppen von
Arbeitspunkten der Transistoren in einem CMOS-Gate
der BiCMOS-Schaltung der Fig. 5 dar, die in festen
Zeitabständen in der VDS-VGS-Ebene aufgezeichnet
werden, wenn das Eingangsspannungssignal der Fig.
6 an das CMOS-Gate angelegt wird;
Fig. 8A und 8B
stellen Kurvendiagramme mit Gruppen von
Arbeitspunkten der Transistoren im CMOS-Gate einer
konventionellen BiCMOS-Schaltung dar, die in
festen Zeitabständen in einer VDS-VGS-Ebene
aufgezeichnet werden, wenn das
Eingangsspannungssignal der Fig. 6 an das
CMOS-Gate angelegt wird;
Fig. 9 stellt eine Ersatzschaltung eines BiCMOS-Inverters
gemäß einer fünften Ausführungsform der
vorliegenden Erfindung dar;
Fig. 10 stellt eine Ersatzschaltung eines
kaskadengeschalteten BiCMOS-Inverters gemäß einer
sechsten Ausführungsform der vorliegenden
Erfindung dar;
Fig. 11 stellt eine Ersatzschaltung eines
BiCMOS-NICHT-UND-Gates gemäß einer siebten
Ausführungsform der vorliegenden Erfindung dar;
Fig. 12 stellt eine Ersatzschaltung eines
BiCMOS-NICHT-ODER-Gates gemäß einer achten
Ausführungsform der vorliegenden Erfindung dar;
Fig. 13 stellt eine Ersatzschaltung eines
BiCMOS-NICHT-UND-Gates gemäß einer neunten
Ausführungsform der vorliegenden Erfindung dar;
Fig. 14 stellt eine Ersatzschaltung eines
BiCMOS-NICHT-ODER-Gates gemäß einer zehnten
Ausführungsform der vorliegenden Erfindung dar;
Fig. 15 stellt eine Ersatzschaltung eines
BiCMOS-NICHT-UND-Gates gemäß einer elften
Ausführungsform der vorliegenden Erfindung dar;
Fig. 16 stellt eine Ersatzschaltung eines
BiCMOS-NICHT-ODER-Gates gemäß einer zwölften
Ausführungsform der vorliegenden Erfindung dar;
Fig. 17 stellt eine Ersatzschaltung eines
BiCMOS-NICHT-UND-Gates gemäß einer dreizehnten
Ausführungsform der vorliegenden Erfindung dar;
Fig. 18 stellt eine Ersatzschaltung eines
BiCMOS-NICHT-ODER-Gates gemäß einer vierzehnten
Ausführungsform der vorliegenden Erfindung dar;
Fig. 19 stellt eine Ersatzschaltung eines BiCMOS-Inverters
gemäß einer fünfzehnten Ausführungsform der
vorliegenden Erfindung dar;
Fig. 20 stellt eine Ersatzschaltung eines
BiCMOS-NICHT-UND-Gates gemäß einer sechzehnten
Ausführungsform der vorliegenden Erfindung dar;
Fig. 21 stellt eine Ersatzschaltung eines
BiCMOS-NICHT-ODER-Gates gemäß einer siebzehnten
Ausführungsform der vorliegenden Erfindung dar;
Fig. 22 stellt eine Äquivalentschaltung eines
konventionellen BiCMOS-Inverters dar; und
Fig. 23 zeigt Wellenformen zur Erläuterung der
Betriebsweise des in Fig. 22 dargestellten
BiCMOS-Inverters.
Nunmehr werden bevorzugte Ausführungsformen einer
BiCMOS-Schaltung gemäß der vorliegenden Erfindung unter
Bezugnahme auf die beigefügten Zeichnungen beschrieben.
Fig. 1 zeigt eine erste Ausführungsform einer
BiCMOS-Schaltung gemäß der vorliegenden Erfindung. In der
Fig. sind der Einfachheit halber gleiche Teile mit den
gleichen Symbolen der Fig. 22 bezeichnet. Der
CMOS-Inverter 1 umfaßt einen p-Kanal-MOS-Transistor M1,
der mit der Source an eine Hochpotentialquelle Vcc
angeschlossen ist, sowie einen n-Kanal-MOS-Transistor M2,
der mit der Source an eine Nieder- oder Erdpotentialquelle
Vss angeschlossen ist. Eine Ladeschaltung 2, die vom
CMOS-Inverter 1 gesteuert wird, lädt eine Last 4. Die
Ladeschaltung 2 umfaßt einen npn-Transistor Q1 als
Ladetransistor, dessen Kollektor an die
Hochpotentialquelle Vcc, dessen Emitter an eine
Ausgangsklemme B, und dessen Basis an einen Ausgangsknoten
A des CMOS-Inverters 1 angeschlossen ist. Eine
Ladeschaltung 3 zum Entladen der Last 4 umfaßt einen
npn-Transistor Q2 als Entladetransistor sowie ein Paar
von n-Kanal-MOS-Transistoren M3 und M4 zur Steuerung des
Entladetransistors Q2. Der MOS-Transistor M3 dient als
EIN-Steuertransistor zum Einschalten des
Entladetransistors Q2. Der Transistor M3 ist ein
n-Kanal-MOS-Transistor vom Typ E, der mit dem Drain an die
Ausgangsklemme B, mit dem Gate an die Eingangsklemme des
CMOS-Inverters 1 und mit der Source an die Basis des
zweiten npn-Transistors Q2 angeschlossen ist. Der
MOS-Transistor M4 dient als ein AUS-Steuer-MOS-Transistor,
der die Ladungen an der Basis des Entladetransistors Q2
abzieht, um den Entladetransistor Q2 abzuschalten. Der
MOS-Transistor M4 ist ein n-Kanal-MOS-Transistor vom Typ
E, der mit dem Drain an die Basis des Transistors Q2, mit
der Source an die Niederpotentialquelle Vss, und mit dem
Gate an den Ausgangsknoten A des CMOS-Inverters 1
angeschlossen ist. In der BiCMOS-Schaltung, die im Prinzip
wie vorerwähnt aufgebaut ist, ist ein
n-Kanal-MOS-Transistor M5, der als
Pegelverschiebungselement dient, zusätzlich zwischen die
MOS-Transistoren M1 und M2 des CMOS-Inverters 1
eingeschaltet. Der Pegelverschiebungstransistor M5 ist in
Bezug auf den Ausgangsknoten A des CMOS-Inverters 1 auf
der Seite des Transistors M2 angeordnet. An das Gate des
Transistors M5 wird eine Gleichstromvorspannung VG
angelegt. Die Gleichstromvorspannung VG ist auf einen Wert
eingestellt, der in der Lage ist, den Transistor M5 im
Durchlaßzustand zu halten. Die Vorspannung VG ist größer
als die Schwellenspannung des MOS-Transistors M5,
beispielswiese VG = Vcc.
Im Prinzip entspricht die Betriebsweise der
BiCMOS-Schaltung derjenigen der konventionellen
BiCMOS-Schaltung. Es wird hier also keine Beschreibung der
Grundbetriebsweise gegeben. Es sei vielmehr der Fall
betrachtet, daß das Eingangssignal Vin einen niedrigen
logischen Pegel besitzt, der MOS-Transistor M1 sich im
Einschaltzustand befindet, und der MOS-Transistor M2 sich
im Ausschaltzustand befindet. In diesem Falle wird, wenn
der Pegelverschiebungstransistor M5 nicht verwendet wird,
das hohe Potential Vcc durch den MOS-Transistor M1 an das
Drain des MOS-Transistors M2 übertragen. In diesem Moment
ist aber, weil der Pegelverschiebungstransistor M5
vorhanden ist, das am Drain des MOS-Transistors M2
auftretende hohe Potential nicht das hohe Potential Vcc,
sondern das Potential VG - Vth5, wobei Vth5 die
Schwellenspannung des Transistors M5 ist. Wenn das
Drainpotential des Transistors M2 den Wert VG - Vth5
überschreitet, wird der Pegelverschiebungstransistor M5
abgeschaltet. Falls VG = Vcc ist, besitzt der Hochpegel
des Drain des MOS-Transistors M2 den Wert Vcc - Vth5. In
diesem Falle ist also das Hochpotential, welches sonst an
das Drain des Transistors M2 gelegt wird, durch den
Pegelverschiebungstransistor M5 begrenzt. Dementsprechend
wird die Stoßionisation im MOS-Transistor 2 gesteuert,
selbst wenn das Potential des niedrigen logischen Pegels
des Eingangssignals Vin nahe bei der Schwellenspannung des
MOS-Transistors M2 oder darüber liegt. Das Potential des
hohen logischen Pegels des Ausgangssignals des
CMOS-Inverters 1 wird durch den
Pegelverschiebungstransistor M5 nicht beeinträchtigt. Auch
wenn das Eingangssignal Vin nach oben geht und das
Ausgangssignal des CMOS-Inverters nach unten geht, wird
sein Ausgangssignalpegel durch den
Pegelverschiebungstransistor M5 nicht beeinflußt.
Die BiCMOS-Schaltung der vorliegenden Ausführungsform kann
also die Stoßionisation im MOS-Transistor M2 des
CMOS-Inverters 1 ohne nachteiligen Einfluß auf die anderen
Kennwerte steuern. Dementsprechend wird der Substratstrom
verringert und somit Leistung gespart. Weiter verringert
die Stromdrosselung durch den Kanalwiderstand des
Pegelverschiebungstransistors M5 den Durchgangsstrom im
CMOS-Inverter 1.
Fig. 2 stellt die Ersatzschaltung eines BiCMOS
entsprechend einer zweiten Ausführungsform der
vorliegenden Erfindung dar. Bei der zweiten
Ausführungsform ist der Pegelverschiebungstransistor M6
ein p-Kanal-MOS-Transistor vom Typ E. Der Transistor M6
ist in Bezug auf den Ausgangsknoten A des CMOS-Inverters 1
auf der Seite des Transistors M1 angeordnet. Die an den
MOS-Transistor M6 angelegte Vorspannung VG besitzt
beispielsweise das Nieder- oder Erdpotential Vss.
Desgleichen wirkt bei der zweiten Ausführungsform das
gleiche Prinzip zur Steuerung der Stoßionisation im
p-Kanal-MOS-Transistor M1 des CMOS-Inverters wie bei der
ersten Ausführungsform.
Bei beiden Ausführungsformen wird der MOS-Transistor vom
Typ E als Pegelverschiebungselement verwendet, kann aber
nötigenfalls durch irgendein anderes Widerstandselement,
eine Diode, einen MOS-Transistor vom Typ D und
dergleichen, ersetzt werden. Jedes dieser letztgenannten
Elemente ist aber dem MOS-Transistor vom Typ E unterlegen.
Jedoch üben sie die Funktionen der Pegelverschiebung und
der Stromdrosselung aus, und diese Funktionen
gewährleisten auf ihre Weise die vorteilhaften Wirkungen,
wenn die Elemente in den BiCMOS einbezogen werden. Weiter
kann die Kombination der Schaltungsanordnungen nach Fig. 1
und 2 die Stoßionisation in beiden Transistoren M1 und M2
in der BiCMOS-Schaltung 1 steuern.
Fig. 3 stellt die Ersatzschaltung eines BiCMOS gemäß einer
dritten Ausführungsform der vorliegenden Erfindung dar.
Die dritte Ausführungsform führt unter Verwendung der
bekannten Schaltungsanordnung der Fig. 22 eine
vorteilhafte Wirkung herbei, die mit denen der
vorgenannten Ausführungsformen vergleichbar ist. Bei der
dritten Ausführungsform werden die Schwellenspannung Vth1
des MOS-Transistors M2 und die Schwellenspannung Vth2 der
MOS-Transistoren M3 und M4 so gewählt, daß die Beziehung
Vth1 < Vth2 erfüllt wird.
Brauchbare Methoden zur Befriedigung der genannten
Beziehung bestehen beispielsweise darin, die Gatelänge des
Transistors M2 größer als diejenige der übrigen
Transistoren M3 und M4 zu wählen, oder die
Kanalstörstellenkonzentration des Transistors M2 höher als
diejenige der Transistoren M3 und M4 anzusetzen.
Fig. 4 stellt eine Draufsicht auf das Layout eines
Abschnittes mit den MOS-Transistoren M1 bis M4 der
BiCMOS-Schaltung der Fig. 3 dar, bei der die Kanallänge
des Transistors M2 größer als diejenige der übrigen
Transistoren ist. Im vorliegenden Falle wird ein SRAM mit
der Maßregel 0,8 µm verwendet, während die Kanallänge der
MOS-Transistoren M1, M3 und M4 0,8 µm und diejenige des
MOS-Transistors M2 1,2 µm beträgt. Mit diesen Abmessungen
ist Vth = 0,9 V und Vth2 = 0,7 V.
Auch mit dieser Lösung kann die Stoßionisation im
Transistor M2 des CMOS-Inverters 1 gesteuert werden.
Bekanntlich ist die Gefahr der Stoßionisation in einem
Transistor umso kleiner, je höher die Schwellenspannung
ist. Je höher aber die Schwellenspannung des Transistors
M2 ist, umso kleiner ist der Durchgangsstrom des
Transistors und umso geringer die Größe des
Leistungsverlustes.
Für den Fall, daß die Stoßionisation im Transistor M1
gesteuert wird, besteht die beste Möglichkeit der
Steuerung darin, den Absolutwert der Schwellenspannung des
Transistors M1 zu erhöhen. Falls die Schwellenspannung der
MOS-Transistoren M1 und M2 als Absolutwert größer als die
der übrigen Transistoren gewählt wird, kann die Steuerung
der Stoßionisation und demgemäß die Verringerung des
Durchgangsstromes im CMOS-Inverters 1 noch wirksamer
erfolgen.
Fig. 5 stellt die Ersatzschaltung eines BiCMOS gemäß einer
vierten Ausführungsform der vorliegenden Erfindung dar.
Die vierte Ausführungsform kennzeichnet sich dadurch, daß
kein Pegelverschiebungselement verwendet wird und keine
Veränderung der Elementkennwerte erfolgt, daß aber die
Werte der mit den aktiven Elementen der BiCMOS-Schaltung
gekoppelten Potentialquellen wie folgt gewählt sind:
Vcc2 - Vss2 < Vccl - Vssl;
dabei stellen Vcc1 und Vss1 Hoch- und
Niederpotentialquellen in der Ausgangsschaltung mit den
ersten und zweiten npn-Transistoren Q1 und Q2 dar, während
Vcc2 und Vss2 die entsprechenden Potentialquellen des
CMOS-Inverters 1 darstellen. Es gilt mit anderen Worten:
Vcc1 ≠ Vcc2 und/oder Vss1 ≠ Vss2.
Genauer gesagt, ergibt sich, wenn die Schwellenspannung des
n-Kanal-MOS-Transistors des CMOS-Inverters 1 den Wert Vth,
und das Eigen-Potential zwischen der Basis und dem Emitter des
Transistors den Wert VBE
besitzt, und das kleinere von Vth und VBE den Wert V₁ hat, die folgende Beziehung:
Vss1 < Vss2 ≦ Vss1 + V1 (1)
Diese Beziehung kann auch durch Anlegen des
Potentials Vss1 an die Source des Transistors M2 im
CMOS-Inverter 1 mit Hilfe eines
Pegelverschiebungselementes realisiert werden, das einen
geringeren Potentialabfall erzeugen kann als das Potential
V1. Zwischen den hohen Potentialen Vcc1 und Vcc2 besteht
folgende Beziehung:
Vcc1 - VBE ≦ Vcc2 < Vcc1 (2).
Diese Beziehung kann auch durch Anlegen des
Potentials Vcc1 an die Source des Transistors M1 im
CMOS-Inverters 1 mit Hilfe eines
Pegelverschiebungselementes realisiert werden.
Wie aus der Beziehung (1) hervorgeht, kann durch Erhöhen
des niedrigen Potentials Vss2 des CMOS-Inverters 1 die
Gate-Source-Spannung und die Drain-Source-Spannung des
Transistors M2, selbst wenn das Potential eines niedrigen
logischen Pegels des Eingangssignals Vin größer als das
wahre Potential ist, niedriger eingestellt werden als die
betreffenden Spannungen bei der konventionellen Schaltung,
und zwar durch Erhöhen des niedrigen Potentials Vss2 des
CMOS-Inverters 1. Dies zeigt klar, daß die Stoßionisation
zufriedenstellend gesteuert werden kann. Das sich aus der
Erhöhung des niedrigen Potentials Vss2 einstellende
Ergebnis ist dem durch Erhöhen der Schwellenspannung des
Transistors M2 sich einstellenden Ergebnis äquivalent.
Dementsprechend wird der Durchgangsstrom verringert. Wie
aus der Beziehung (2) hervorgeht, steuert die Verminderung
des hohen Potentials Vcc2 unter das Potential Vcc1 die
Stoßionisation im Transistor M1 und setzt somit den
Durchgangsstrom herab. Der Lösungsansatz der Beziehung (2)
verringert jedoch das Potential eines hohen logischen
Pegels des Ausgangssignals Vout der BiCMOS-Schaltung.
Falls beispielsweise Vcc2 = Vcc1 - ΔV ist, beträgt das
Potential eines hohen logischen Pegels des Ausgangssignals
der BiCMOS-Schaltung: Vout = Vcc1 - (VBE + ΔV).
Um einen nicht ganz einwandfreien Betrieb der Schaltung zu
verhindern, wird der Lösungsansatz der Beziehung (2)
vorzugsweise auf die Endstufe einer Schaltung angewandt,
die aus kaskadengeschalteten BiCMOS-Schaltungen besteht,
weil in der Endstufe eine Verringerung des Potentials des
hohen logischen Pegels dann erlaubt ist, wenn sie
innerhalb eines vorbestimmten Bereiches erfolgt.
In Fig. 6 ist die Wellenform eines
Eingangsspannungssignals der in Fig. 5 dargestellten
BiCMOS-Schaltung zur Erläuterung der Betriebsweise des
BiCMOS wiedergegeben. Beim Eingangssignal Vin handelt es
sich um das Ausgangssignal Vout der vorhergehenden Stufe
des BiCMOS-Inverters, wenn einige BiCMOS-Inverter seriell
kombiniert werden.
Die Fig. 7A und 7B zeigen Kurven mit Gruppen von
Arbeitspunkten der p- und n-Kanal-MOS-Transistoren M1 und
M2 des CMOS-Gates 1 der BiCMOS-Schaltung nach Fig. 5,
wobei die Arbeitspunkte in festen Zeitabständen in der
VDS-VGS-Ebene für den Fall aufgezeichnet sind, daß das
Eingangsspannungssignal gemäß Fig. 6 an das CMOS-Gate 1
angelegt ist. Die in den Fig. 7A und 7B dargestellte
Wellenform wurde unter der Voraussetzung aufgezeichnet,
daß Vss1 = 0, Vss2 = VBE und Vcc2 = Vcc1 - VBE ist. Die
den Fig. 7A und 7B entsprechenden Kurven einer
konventionellen BiCMOS-Schaltung sind in den Fig. 8A und
8B dargestellt. Bei der vorliegenden Ausführungsform der
Erfindung ist beim p-Kanal-MOS-Transistor M1 das Potential
VGS = 0, wenn das Eingangssignal Vin einen hohen logischen
Pegel besitzt. Weist das Eingangssignal einen niedrigen
logischen Pegel auf, ist VGS = 0 im n-Kanal-MOS-Transistor
M2. Demgemäß ergeben sich weder für den p-Kanal-Transistor
noch für den n-Kanal-Transistor die Nachteile einer
Stoßionisation. Selbst wenn das Eingangssignal Vin auf
einem mittlerem Pegel zwischen "H" und "L" liegt, sind die
Stoßionisation und der Durchlaßstrom bei dieser
Ausführungsform kleiner als bei der konventionellen
Schaltung, weil die Absolutwerte von VGS und VDS kleiner
sind.
Die obigen Ausführungsformen werden wie folgt
kategorisiert:
- a) Zwischen die p- und n-Kanal-MOS-Transistoren des CMOS-Gates wird ein Pegelverschiebungselement eingefügt.
- b) Die Schwellenspannung des MOS-Transistors bzw. der MOS-Transistoren im CMOS-Gate ist im Absolutwert höher als diejenige der übrigen MOS-Transistoren in der BiCMOS-Schaltung.
- c) Die Potentiale der Hoch- und Niederpotentialquellen Vcc und Vss der Eingangsstufe oder des CMOS-Inverters der BiCMOS-Schaltung werden unabhängig von und unterschiedlich gegenüber jenen der Ausgangsschaltung gewählt. Es ist klar, daß die vorliegende Erfindung durch geeignete Kombinationen der Ausführungsformen a) bis c) verkörpert werden kann. Einige dieser bevorzugten Kombinationen werden im folgenden beschrieben.
Fig. 9 zeigt das Ersatzschaltbild eines BiCMOS gemäß einer
fünften Ausführungsform der vorliegenden Erfindung. Die
fünfte Ausführungsform entspricht der Kombination der
Ausführungsformen nach den Fig. 1, 3 und 5. Wie gezeigt,
ist ein n-Kanal-MOS-Transistor M5 vom Typ E, der sich
beständig im Durchlaßzustand befindet, zwischen die p- und
n-Kanal-MOS-Transistoren M1 und M2 im CMOS-Gate 1
eingefügt. Die Schwellenspannung Vth1 des MOS-Transistors
M2 im CMOS-Inverter 1 ist höher als die Schwellenspannung
Vth2 der MOS-Transistoren M3 und M4 in der
Entladungsschaltung 3 eingestellt. Die Hoch- und
Niederpotentiale Vcc2 und Vss2 der CMOS-Schaltung 1 und
die entsprechenden Potentiale Vcc1 und Vss1 der
Ausgangsschaltung sind entsprechend der Vorschrift für die
Ausführungsform nach Fig. 5 gewählt. Dementsprechend kann
die Steuerung der Stoßionisation und die Verringerung des
Substrat- und des Durchlaßstromes erreicht werden.
Bei den oben erwähnten Ausführungsformen wurde eine
einstufige BiCMOS-Schaltung beschrieben. Wie anfangs
gesagt, ergibt sich gemäß der vorliegenden Erfindung die
Wirkung, daß wenn eine Mehrzahl von BiCMOS-Schaltungen in
Kaskade geschaltet sind, das Eingangsspannungssignal der
zweiten und der folgenden Stufen der BiCMOS-Schaltungen
klein wird. Daraus kann gefolgert werden, daß die oben
aufgeführten Lösungsansätze a) bis c) gemäß der
vorliegenden Erfindung auch auf die zweite und die
folgenden Stufen der BiCMOS-Schaltungen anwendbar sind.
Fig. 10 stellt das Ersatzschaltbild eines BiCMOS
entsprechend einer sechsten Ausführungsform der
vorliegenden Erfindung dar. Bei der sechsten
Ausführungsform ist ein Paar von BiCMOS-Invertern INV1 und
INV2 in Kaskade geschaltet. Die Schaltungsweise der ersten
Stufe des BiCMOS-Inverters INV1 ist die gleiche wie
diejenigen der Fig. 22. Die Schaltungsanordnung der Stufe
des BiCMOS-Inverters INV2 entspricht derjenigen der Fig.
1. Mit dieser Schaltungsstruktur werden die mit der
begrenzten Amplitude des an den zweiten BiCMOS-Inverter
INV2 gehenden Eingangssignals Vin auftretenden Probleme
erfolgreich gelöst.
Obwohl die vorgenannten Ausführungsformen der
CMOS-Inverter für das CMOS-Gate verwendet werden, ist
klar, daß das CMOS-Gate beispielsweise auch mit einem
CMOS-NICHT-UND-Gate oder mit einem CMOS-NICHT-ODER-Gate
aufgebaut werden kann.
Fig. 11 stellt die Ersatzschaltung eines BiCMOS
entsprechend einer siebten Ausführungsform der
vorliegenden Erfindung dar. Bei der siebten
Ausführungsform ist das CMOS-Gate 11 aus einem
BiCMOS-NICHT-UND-Gate mit zwei Eingängen aufgebaut. Wie
gezeigt, besteht das NICHT-UND-Gate 11 aus einem Paar von
n-Kanal-MOS-Transistoren M21 und M22, die in Reihe
geschaltet sind und aus einem weiteren Paar von
p-Kanal-MOS-Transistoren M11 und M12, die
parallelgeschaltet sind. Zum Einschalten des zweiten
npn-Transistors Q2 als Entladetransistor dient ein Paar
von MOS-Transistoren M31 und M32, deren Gates
empfangsseitig mit zwei Eingangssignalen Vin 1 und Vin 2
belegt werden. Als Pegelverschiebungselement ist ein
n-Kanal-MOS-Transistor M5 vom Typ E zwischen die
MOS-Transistoren M11 und M21 im NICHT-UND-Gate 1
angeschlossen. Der Pegelverschiebungstransistor M5 ist mit
dem Gate an das Potential VG = Vcc angeschlossen und wird
im Durchlaßzustand gehalten.
Bei der so aufgebauten BiCMOS-Schaltung liegt, wenn jedes
der beiden Eingangssignale Vin 1 und Vin 2 einen niedrigen
logischen Pegel aufweist, der Ausgangsknoten A des
NICHT-UND-Gates 11 auf hohem logischem Pegel, und der
erste npn-Transistor Q1 wird als Ladetransistor
eingeschaltet. In diesem Moment wird der Entladetransistor
Q2 abgeschaltet. Dementsprechend geht die Ausgangsspannung
Vout nach oben. Sind die beiden Eingangssignale Vin 1 und
Vin 2 beide groß, geht das Potential des Ausgangsknotens A
nach unten und schaltet den Ladetransistor Q1 ab. In
diesem Moment werden die beiden EIN-Steuertransistoren Q31
und Q32 eingeschaltet. Infolgedessen geht das
Ausgangssignal Vout nach unten.
Auch in diesem Falle ist das an die in Reihe geschalteten
MOS-Transistoren M21 und M22 angelegte hohe Pegelpotential
auf das Potential VG - Vth begrenzt. Deshalb kann die
Stoßionisation gesteuert und der Substratstrom sowie der
Durchgangsstrom verringert werden.
Fig. 12 stellt die Ersatzschaltung eines BiCMOS gemäß
einer achten Ausführungsform der vorliegenden Erfindung
dar. Bei der achten Ausführungsform besteht das CMOS-Gate
12 aus einem BiCMOS-NICHT-ODER-Gate mit zwei Eingängen. Wie
gezeigt ist das NICHT-ODER-Gate 12 aus einem Paar von
n-Kanal-MOS-Transistoren M21 und M22 aufgebaut, die
parallelgeschaltet sind, und aus einem weiteren Paar von
p-Kanal-MOS-Transistoren M11 und M12, die in Reihe
geschaltet sind. Um den zweiten npn-Transistor Q2
einzuschalten, wird ein Paar von MOS-Transistoren M31 und
M32, die parallel geschaltet sind, verwendet, deren Gates
empfangsseitig an die beiden Eingangssignale Vin 1 und Vin 2
angekoppelt werden. Als Pegelverschiebungselement ist ein
n-Kanal-MOS-Transistor M5 vom Typ E zwischen den
Ausgangsknoten A des NICHT-ODER-Gates 12 und die
MOS-Transistoren M21 und M22 im NICHT-ODER-Gate 12
angeschlossen. Der Pegelverschiebungstransistor M5 ist mit
dem Gate an das Potential Vcc angeschlossen und wird im
Durchlaßzustand gehalten.
Der Einfachheit halber wird auf die Beschreibung der
Betriebsweise dieser Anordnung verzichtet. Die vorliegende
Ausführungsform erreicht vorteilhafte Wirkungen, die mit
denen der siebten Ausführungsform, welche mit einem
NICHT-UND-Gate arbeitet, vergleichbar sind.
Die Fig. 13 und 14 stellen jeweils Ersatzschaltungen von
BiCMOS-Schaltungen gemäß einer neunten und zehnten
Ausführungsform der vorliegenden Erfindung dar. Diese
Ausführungsformen verwenden ein BiCMOS-NICHT-UND-Gate mit
zwei Eingängen sowie ein BiCMOS-NICHT-ODER-Gate mit zwei
Eingängen jeweils für die CMOS-Gates 11 und 12. Bei diesen
Gates wird eines der hohen und niedrigen Potentiale Vcc2
und Vss2 gegenüber dem entsprechenden der Potentiale Vcc1
und Vss1 der Ausgangsschaltung unterschiedlich gewählt. Es
werden die gleichen Wirkungen erreicht wie jene der
BiCMOS-Schaltung mit CMOS-Inverter.
Die Fig. 15 und 16 stellen jeweils Ersatzschaltungen der
BiCMOS-Schaltungen gemäß der elften und zwölften
Ausführungsform der vorliegenden Erfindung dar. Diese
Ausführungsformen verwenden ein BiCMOS-NICHT-UND-Gate mit
zwei Eingängen sowie ein BiCMOS-NICHT-ODER-Gate mit zwei
Eingängen für die CMOS-Gates 11 und 12. Bei diesen
Ausführungsformen wird die Schwellenspannung Vth1 der
MOS-Transistoren M21 und M22 der Gates 11 und 12 höher als
die Schwellenspannung Vth2 der MOS-Transistoren M31 und
M32 der Entladeschaltung 3 gewählt.
Fig. 17 stellt die Ersatzschaltung eines BiCMOS gemäß
einer dreizehnten Ausführungsform der vorliegenden
Erfindung dar. Bei der dreizehnten Ausführungsform wird
ein BiCMOS-NICHT-UND-Gate 11 für das CMOS-Gate verwendet.
In diese Ausführungsform sind die Merkmale der Schaltungen
der Fig. 11, 13 und 15 einbezogen.
Fig. 18 stellt eine Ersatzschaltung eines BiCMOS gemäß
einer vierzehnten Ausführungsform der vorliegenden
Erfindung dar. Bei der vierzehnten Ausführungsform wird
ein BiCMOS-NICHT-ODER-Gate 12 für das CMOS-Gate verwendet.
In diese Ausführungsform sind die Merkmale der Schaltungen
der Fig. 12, 14 und 16 einbezogen.
Während bei den oben erwähnten Ausführungsformen bipolare
Transistoren in der Entladeschaltung 3 verwendet werden,
kann die Entladeschaltung auch mit MOS-Transistoren
aufgebaut werden.
Fig. 19 stellt eine Ersatzschaltung eines BiCMOS gemäß
einer fünfzehnten Ausführungsform der vorliegenden
Erfindung dar. Der dargestellte Schaltungsaufbau
entspricht der Schaltungsanordnung jeder der in den
Fig. 1 bis 3, 5 und 9 dargestellten Ausführungsformen
der Erfindung, wenn anstelle des bipolaren
Entladetransistors Q1 ein n-Kanal-MOS-Transistor M7 in der
Entladeschaltung 3 verwendet wird. Der MOS-Transistor M7
ist mit dem Drain an die Ausgangsklemme B, mit der Source
an die Niederpotentialquelle Vss und mit dem Gate an das
Eingangssignal angekoppelt. Ebenso werden bei dieser
Ausführungsform der bipolare Transistor Q1 als
Ladetransistor und der MOS-Transistor M7 komplementär
betrieben, wie im Fall der oben erwähnten
Ausführungsformen.
Fig. 20 stellt die Ersatzschaltung eines BiCMOS gemäß
einer sechzehnten Ausführungsform der vorliegenden
Erfindung dar. Der Schaltungsaufbau der sechzehnten
Ausführungsform entspricht derjenigen der in den Fig. 11,
13, 15 und 17 dargestellten Ausführungsform, bei denen das
CMOS-Gate aus einem BiCMOS-NICHT-UND-Gate besteht, wenn
die Entladeschaltung 3 aus jedem der davon in Reihe
geschalteten n-Kanal-MOS-Transistoren M71 und M72
aufgebaut ist. Die Gates der MOS-Transistoren M71 und M72
sind empfangsseitig an die Eingangssignale Vin 1 und Vin 2
angekoppelt. Auch bei dieser Ausführungsform werden der
bipolare Ladetransistor Q1 und die Serienschaltung der
MOS-Transistoren M71 und M72 der Entladeschaltung 3
alternierend betrieben.
Fig. 21 stellt die Ersatzschaltung eines BiCMOS gemäß
einer siebzehnten Ausführungsform der vorliegenden
Erfindung dar. Der Schaltungsaufbau der siebzehnten
Ausführungsform entspricht demjenigen der in den Fig. 12,
14, 16 und 18 dargestellten Ausführungsformen, bei denen
das CMOS-Gate aus dem BiCMOS-NICHT-ODER-Gate besteht, wenn
die Entladeschaltung 3 aus einem parallelgeschalteten Paar
von n-Kanal-MOS-Transistoren M71 und M72 aufgebaut ist.
Die Gates der MOS-Transistoren M71 und M72 sind
empfangsseitig an die Eingangssignale Vin 1 und Vin 2
angekoppelt. Auch bei dieser Ausführungsform werden der
bipolare Ladetransistor Q1 und die Serienschaltung der
MOS-Transistoren M71 und M72 der Entladeschaltung 3
alternierend betrieben.
Bei der vorliegenden Erfindung steht für das CMOS-Gate 11 oder 12
zusätzlich zum BiCMOS-Gate mit zwei Eingängen, ein
BiCMOS-Gate mit N-Eingang zur Verfügung.
Wie aus der vorhergehenden Beschreibung hervorgeht, kann
die BiCMOS-Schaltung gemäß der vorliegenden Erfindung den
Ionisationsstoß im BiCMOS-Gate wegen der begrenzten
Amplitude des Eingangssignals wirksam steuern. Demgemäß
wird der Substratstrom überwacht, was zu einer
zuverlässigen BiCMOS-Schaltung führt. Ebenso wird der
Durchgangsstrom im CMOS-Gate verringert, was zu
Leistungseinsparungen führt.
Claims (18)
1. BiCMOS-Schaltung, mit einer CMOS-Gate-Schaltung (1)
mit einer Eingangsklemme (Vin), einem npn-Transistor
(Q1) zum Laden einer Last (4), dessen Kollektor an
eine Hochpotentialquelle (Vcc), dessen Basis an einen
Ausgangsknoten (A) der CMOS-Gate-Schaltung (1) und
dessen Emitter an eine Ausgangsklemme (B)
angeschlossen sind, die zur Last (4) führt; und mit
Entlademitteln (3), die zwischen der genannten
Ausgangsklemme (B) und einer Niederpotentialklemme
(Vss) angeordnet sind, wobei die Entlademittel (3) die
genannte Last (4) entladen, wenn der logische Pegel
des Ausgangsknotens (A) niedrig ist,
dadurch gekennzeichnet, daß die
CMOS-Schaltung (1) ein Pegelverschiebungselement (M5)
im Durchlaßstrompfad aufweist.
2. BiCMOS-Schaltung nach Anspruch 1,
dadurch gekennzeichnet, daß die
Entlademittel (3) folgende Komponenten aufweisen:
einen npn-Transistor (Q2) zum Entladen der Last (4),
dessen Kollektor an die Ausgangsklemme (B) und dessen
Emitter an die Tiefpotentialquelle (Vss) angeschlossen
ist; EIN-Steuermittel (M3) zum Einschalten des
npn-Entladetransistors (Q2) entsprechend einem an die
Eingangsklemme (Vin) angelegten Signal, wobei die
EIN-Steuermittel (M3) zwischen die Ausgangsklemme (B)
und die Basis des npn-Entladetransistors (Q2)
geschaltet sind; und AUS-Steuermittel (M4) zum
Abschalten des npn-Entladetransistors (Q2)
entsprechend einem am Ausgangsknoten (A) der
CMOS-Gate-Schaltung (1) liegenden Potential, wobei die
AUS-Steuermittel (M4) zwischen der Basis des
npn-Entladetransistors (Q2) und die
Niedrigpotentialquelle (Vss) angeschlossen sind.
3. BiCMOS-Schaltung nach Anspruch 1,
dadurch gekennzeichnet, daß das
Pegelverschiebungsmittel ein MOS-Transistor vom Typ E
ist, der mit dem Gate an eine Gleichstromvorspannung
angeschlossen ist, welche den MOS-Transistor im
Einschaltzustand hält.
4. BiCMOS-Schaltung nach Anspruch 1,
dadurch gekennzeichnet, daß das
Pegelverschiebungsmittel ein n-Kanal-MOS-Transistor
(M5) ist, der in Bezug auf den Ausgangsknoten (A) des
CMOS-Gates (1) auf Seiten der Niederpotentialquelle
(Vss) angeordnet und mit dem Gate an eine
Gleichstromvorspannung (VG) angekoppelt ist, die
größer als die Schwellenspannung ist.
5. BiCMOS-Schaltung nach Anspruch 1,
dadurch gekennzeichnet, daß die
CMOS-Gate-Schaltung ein Inverter ist.
6. BiCMOS-Schaltung nach Anspruch 1,
dadurch gekennzeichnet, daß die
CMOS-Gate-Schaltung ein NICHT-ODER-Gate ist.
7. BiCMOS-Schaltung nach Anspruch 1,
dadurch gekennzeichnet, daß die
CMOS-Gate-Schaltung ein NICHT-UND-Gate ist.
8. BiCMOS-Schaltung, die folgende Komponenten aufweist:
- - eine CMOS-Gate-Schaltung (1) mit einer Eingangsklemme (Vin) und einem ersten n-Kanal-MOS-Transistor (M1), der eine Schwellenspannung Vth1 aufweist;
- - einen npn-Transistor (Q1) zum Laden einer Last (4), dessen Kollektor an eine Hochpotentialquelle (Vcc), dessen Basis an einen Ausgangsknoten (A) der CMOS-Gate-Schaltung (1), und dessen Emitter an eine Ausgangsklemme (B) angeschlossen ist, die zur Last (4) führt;
- - einen npn-Transistor (Q2) zum Entladen der Last (4), dessen Kollektor mit der Ausgangsklemme (B) und dessen Emitter an eine Niederpotentialquelle (Vss) angeschlossen ist;
- - einen zweiten n-Kanal-MOS-Transistor (M3) mit einer Schwellenspannung Vth2, der zwischen der Ausgangsklemme (B) und der Basis des npn-Entladetransistors (Q2) angeordnet ist, wobei das Gate des zweiten n-Kanal-MOS-Transistors (M3) empfangsseitig mit der Eingangsklemme (Vin) verbunden ist; und
- - einen dritten n-Kanal-MOS-Transistor (M4) mit einer Schwellenspannung Vth2, der zwischen der Basis des npn-Entladetransistors (Q2) und der Niederpotentialquelle (Vss) angeordnet ist, wobei das Gate des dritten n-Kanal-MOS-Transistors (M4) empfangsseitig mit dem Ausgangsknoten (A) des CMOS-Gates (1) verbunden ist,
dadurch gekennzeichnet, daß die
Schwellenspannung Vth1 des ersten MOS-Transistors (M2)
größer als diejenige Vth2 des zweiten und des dritten
MOS-Transistors (M3, M4) ist.
9. BiCMOS-Schaltung nach Anspruch 8,
dadurch gekennzeichnet, daß die
CMOS-Gate-Schaltung ein Inverter ist.
10. BiCMOS-Schaltung nach Anspruch 8,
dadurch gekennzeichnet, daß die
CMOS-Gate-Schaltung ein NICHT-ODER-Gate ist.
11. BiCMOS-Schaltung nach Anspruch 8,
dadurch gekennzeichnet, daß die
CMOS-Gate-Schaltung ein NICHT-UND-Gate ist.
12. BiCMOS-Schaltung, die folgende Komponenten aufweist:
- - eine CMOS-Gate-Schaltung (1) mit einer Eingangsklemme (Vin) und einem p-Kanal-MOS-Transistor (M1) sowie einem n-Kanal-MOS-Transistor (M2), die in Reihe zwischen eine erste Hochpotentialquelle (Vcc2) und eine erste Niederpotentialquelle (Vss1) geschaltet sind;
- - einen npn-Transistors (Q1) zum Laden einer Last (4), dessen Kollektor an eine zweite Hochpotentialquelle (Vcc1), dessen Basis an einen Eingangsknoten (A) der CMOS-Gate-Schaltung (1) und dessen Emitter an eine Ausgangsklemme (B) angeschlossen ist, die zur Last (4) führt; und
- - Entlademittel (3), die zwischen der Ausgangsklemme (B) und einer zweiten Niederpotentialquelle (Vss1) angeordnet sind, wobei die Entlademittel (3) die Last (4) entladen, wenn der logische Pegel des Ausgangsknotens (A) niedrig ist,
dadurch gekennzeichnet, daß die ersten
und zweiten Hochpotentialquellen (Vcc2, Vcc1) und die
ersten und zweiten Niederpotentialquellen (Vss2, Vss1)
definiert sind durch:
Vcc2 - Vss2 < Vcc1 - Vss1.
13. BiCMOS-Schaltung nach Anspruch 12,
dadurch gekennzeichnet, daß die
Entlademittel (3) folgende Komponenten aufweisen:
- - einen npn-Transistor (Q2) zum Entladen der Last (4), dessen Kollektor an die Ausgangsklemme (B) und dessen Emitter an die zweite Niederpotentialquelle (Vss1) angeschlossen ist;
- - EIN-Steuermittel (M3) zum Einschalten des npn-Entladetransistors (Q2) entsprechend einem an der genannten Eingangsklemme (Vin) angelegten Signal, wobei die EIN-Steuermittel (M3) zwischen die Ausgangsklemme (B) und die Basis des npn-Entladetransistors (Q2) geschaltet sind; und
- - AUS-Steuermittel (M4) zum Abschalten des npn-Entladetransistors (Q2) entsprechend einem am Ausgangsknoten (A) der CMOS-Gate-Schaltung (1) liegenden Potential, wobei die AUS-Steuermittel (M4) zwischen die Basis des npn-Entladetransistors (Q2) und die zweite Niederpotentialquelle (Vss1) geschaltet sind.
14. BiCMOS-Schaltung nach Anspruch 12,
dadurch gekennzeichnet, daß die
CMOS-Gate-Schaltung ein Inverter ist.
15. BiCMOS-Schaltung nach Anspruch 12,
dadurch gekennzeichnet, daß die
CMOS-Gate-Schaltung ein NICHT-ODER-Gate ist.
16. BiCMOS-Schaltung nach Anspruch 12,
dadurch gekennzeichnet, daß die
CMOS-Gate-Schaltung ein NICHT-UND-Gate ist.
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