DE69720237T2

DE69720237T2 - Verfahren und vorrichtung zum erzielen einer digital-analalog-umwandlungsarchitektur mit hochleistungsfähigkeit

Info

Publication number: DE69720237T2
Application number: DE69720237T
Authority: DE
Inventors: Nianxiong Tan
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Infineon Technologies AG
Priority date: 1996-11-04
Filing date: 1997-10-07
Publication date: 2004-01-08
Anticipated expiration: 2017-10-08
Also published as: EP0934629B1; TW370742B; SE507892C2; DE69720237D1; KR20000053011A; EP0934629A1; SE9604024L; CA2271061A1; US5933107A; WO1998020616A1; JP3815797B2; SE9604024D0; CN1136658C; JP2001505732A; AU4971797A; CN1237290A

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft den Aufbau von Digital-zu-Analog-(D/A-)Wandlern hoher Geschwindigkeit und hoher Genauigkeit für Telekommunikationsanwendungen, wobei Anforderungen bezüglich einer Verzerrung und einer Intermodulation streng sind. Genauer gesagt betrifft die Erfindung ein Verfahren und eine Vorrichtung zum Bereitstellen einer Hochleistungs-Digital-zu-Analog-Umwandlungsarchitektur durch Kombinieren einer Segmentierung für die höchstwertigen Bits (MSBs) und binäres Gewichten der niederwertigsten Bits (LSBs) und insbesondere von Schaltkreisimplementierungstechniken zum Verkleinern einer Verzerrung und einer Intermodulation.
HINTERGRUND DER ERFINDUNG
Digital-zu-Analog-(D/A-)Wandler hoher Geschwindigkeit und hoher Genauigkeit finden viele Anwendungen bei einer Signalverarbeitung. Für Breitband-Telekommunikationssysteme gibt es einen starken Bedarf an Hochleistungs-D/A-Wandlern. Die Anforderungen in Bezug auf eine Verzerrung und eine Intermodulation bei dieser Art von D/A-Wandlern sind sehr streng.
Einer der Hauptgründe, die eine Verzerrung und eine Intermodulation veranlassen, besteht in Übergangs-Stromspitzen. Zum Darstellen des Problems von Übergangs-Stromspitzen ist in 1a ein binär gewichteter 3-Bit-D/A-Wandler gezeigt. Es gibt drei Stromquellen mit den Werten Io, 2Io und 4Io. Wenn die digitale Eingabe b0 1 ist, wird der Strom Io zum Ausgang umgeschaltet; wenn die digitale Eingabe b1 1 ist, wird der Strom 2Io zum Ausgang umgeschaltet; und wenn die digitale Eingabe b2 1 ist, wird der Strom 4Io zum Ausgang umgeschaltet.
Es soll angenommen werden, dass es einen Codeübergang von 011 zu 100 gibt. Da nicht garantiert werden kann, dass alle Bit-Schalter gleichzeitig arbeiten, gibt es unterschiedliche temporäre Codes, wie es in 1b dargestellt ist. Daher erscheinen Stromspitzen oder Störimpulse am Ausgang, bevor die Endwerte erreicht werden. Die Störimpulse führen für gewöhnlich eine Verzerrung ein.
Zum Reduzieren der Störimpulsenergie kann eine andere Technik verwendet werden, die Segmentierung genannt wird. Ein segmentierter 3-Bit-D/A-Wandler ist in 2a gezeigt. Ungleich binär gewichteter D/A-Wandler gibt es nur Einheitsstromquellen in segmentierten D/A-Wandlern. Die digitalen 3-Bit-Eingangsdaten werden zuerst durch einen Decodierer 1 in 7 Ausgaben Q_6–0 decodiert. Wenn der Eingangsdatenwert gleich J ist, gibt es nur J Ausgaben Q_(J–1)~0 (J = 7~1) mit der Ausgabe von 1. Wenn die Eingangsdaten gleich Null sind, sind alle Ausgaben Q_6–0 Nullen. Wenn es einen Codeübergang gibt, sagen wir von 011 bis 100, was in 2b gezeigt ist, gibt es nur einen Bit-Schalter Q₃, der den Zustand ändert. Daher wird unter der Voraussetzung eine Störimpulsenergie minimiert, dass es keine Zwischenausgabe vom Decodierer 1 bei einem Codeübergang gibt. Dies kann durch Verwenden einer Latch-Schaltung am Decodiererausgang decodiert werden.
Eine Segmentierung hat ihren Nachteil. Sie benötigt mehr Stromquellen und Bit-Schalter im Vergleich mit einer Binärgewichtung. Bei binär gewichteten CMOS-D/A-Wandlern werden normalerweise Einheitsstromquellen verwendet, um eine Anpassung zu erhöhen. Dies macht die Stromquellen bei binär gewichteten und segmentierten D/A-Wandlern identisch. Jedoch haben segmentierte D/A-Wandler aufgrund der Tatsache, dass viel mehr Bit-Schalter und Drähte in segmentierten D/A- Wandlern benötigt werden, normalerweise eine kleinere Bandbreite und brauchen einen größeren Chipbereich. Zum Entwerfen von Hochleistungs-D/A-Wandlern ist eine Kombination aus einer Segmentierung und einer binären Gewichtung eine gute Wahl.
Architekturen, die eine Segmentierung und eine binäre Gewichtung kombinieren, sind verwendet worden. Ein Beispiel ist in 3 gezeigt, das aus J. M. Fournier und P. Senn, "A 130 -MHz 8-b CMOS video DAC for HDTV applications", IEEE J. Sold-State Circuits, Juli 1991, S. 1073-1077 genommen ist. Jedoch haben Daten eine unterschiedliche Verzögerung für Segmentierungs- und Binärgewichtungsteile, was die Geschwindigkeit begrenzt. Ebenso werden Bit-Schalter nicht durch Taktsignale getaktet, die verteilt sind, um eine gleiche Verzögerung zu garantieren. Ein weiteres schwerwiegendes Problem ist die Implementierung. Das Layout ist in eine Matrix organisiert, wobei jede Zelle eine Stromquelle, einen Bit-Schalter und einem lokalen Decodierer enthält.
Die 6-Bit-MSB-Daten in der zitierten Referenz werden von oben und von rechts zu einer Anfangs-Decodierschaltung zugeführt und dann mit Latch-Schaltungen 2 zwischengespeichert. Die 2-Bit-LSB-Daten in der zitierten Referenz werden direkt ohne die Verzögerungsfunktion zwischengespeichert, um die Verzögerung im Datenpfad auszugleichen. Daher ist kein Betrieb mit sehr hoher Frequenz möglich. In der Matrix enthält jede Zelle eine Stromquelle, einen Bit-Schalter und einen lokalen Decodierer, was mehrere Probleme mit sich bringt, wie es folgt:

1) Die Anpassung von Stromquellen ist schlecht. Eine Anpassung bzw. Übereinstimmung ist eine Funktion eines Abstands zwischen Stromquellen. Je größer der Abstand ist, um so schlechter ist die Anpassung. Aufgrund der lokalen Decodierer und der Bit-Schalter ist der Abstand zwischen Stromquellen sehr groß;
2) Eine Rauschkopplung ist schwerwiegend, weil eine Menge von Digitalsignalleitungen Stromquellen kreuzen müssen. Dieses Problem wird mit der Erhöhung einer Anzahl von Bits zur Segmentierung schwerwiegender; und
3) Eine Störimpulsenergie ist noch sehr hoch. Auch wenn das Ändern von Zuständen im Ausgang der Latch-Schaltungen getaktet werden kann, können sich die Steuersignale für die Bit-Schalter beim Übergangsfall aufgrund der unterschiedlichen Drahtlänge von den Latch-Schaltungen zu jedem Bit-Schalter signifikant unterscheiden. Dies erzeugt eine Störimpulsenergie, was eine Verzerrung und eine Intermodulation einführt. Ebenso wird das Problem bei der Erhöhung einer Anzahl von Bits zur Segmentierung noch schwerwiegender.

Das Dokument US 5,070,331 offenbart einen D/A-Wandler hoher Auflösung, der mit einer einzelnen Versorgungsspannung betreibbar ist, die einen Segmentierungsdecodierer für die drei höchstwertigen Bits aufweist.
ZUSAMMENFASSUNG DER ERFINDUNG
Diese Erfindung betrifft im Wesentlichen den Aufbau von D/A-Wandlern hoher Geschwindigkeit und hoher Genauigkeit, die in Breitband-Telekommunikationssystemen verwendet werden sollen. Verzerrungen und Intermodulationen in einem D/A-Wandler gibt es normalerweise aufgrund der Fehlanpassung bei den Referenzströmen, sowie aufgrund großer Übergangs-Stromspitzen. Große Übergangsspitzen treten dann auf, wenn nicht alle Bits gleichzeitig bei einem Hauptcodeübergang geschaltet werden. Zum Reduzieren von Übergangsspitzen ist eine Architektur erfunden, bei welcher eine binäre Gewichtung für die niederwertigsten Bits (LSBs) verwendet wird und eine Segmentierung für die höchstwertigen Bits (MSBs) verwendet wird, und wobei eine Datenverzögerung vom Eingang zu den Bit-Schaltern entzerrt bzw. ausgeglichen wird und wobei alle Bit-Schalter durch ein baumartiges Taktverteilungsnetzwerk getaktet werden. Zum weiteren Reduzieren von Übergangsspitzen und zum Erhöhen einer Anpassung sind neue Block-Layouts erfunden und sind Schaltungen für CMOS-Bit-Schalter und Stromquellen offenbart.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1a, b stellen eine binäre Gewichtung und einen Codeübergang bei einem binär gewichteten 3-Bit-D/A-Wandler dar.
2a, b stellen eine Segmentierung und einen Codeübergang bei einem 3-Bit-Segmentierungs-D/A-Wandler dar.
3 ist eine herkömmliche Implementierung eines D/A-Wandlers.
4a, b stellen eine Hochleistungs-D/A-Wandlerarchitektur gemäß der Erfindung dar, die eine Segmentierung für die MSBs und eine binäre Gewichtung für die LSBs kombiniert.
5 ist ein Block-Layout für die CMOS-D/A-Wandler gemäß der Erfindung.
6 ist ein Block-Layout für die BiCMOS- oder Bipolar-D/A-Wandler gemäß der Erfindung.
7a-c sind Schaltungen für MOS-Stromquellen mit zugehörigen Bit-Schaltern.
DETAILLIERTE BESCHREIBUGN DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Eine Architektur gemäß der Erfindung, die eine Segmentierung und eine binäre Gewichtung kombiniert, ist in 4a und b gezeigt. Zum Reduzieren einer Störimpulsenergie sind m MSBs segmentiert. Zum Reduzieren eines Chipbereichs sind 1 LSBs binär gewichtet. Die 2^m–1 Stromquellen 3 für die m MSBs sind identisch mit dem Wert von 2¹ Io. Die Stromquellen 4 für die 1 LSBs sind binär gewichtet mit dem Wert von Io bis 2^1–1 Io. Ebenso wird zum Reduzieren der Störimpulsenergie ein globaler Taktbaum 5 dazu verwendet, alle Bit-Schalter 6 mittels Flip-Flops zu takten, wie es in 4b gezeigt ist. Das Taktsignal wird durch ein baumartiges Verteilungsnetzwerk verteilt. Zum Kompensieren der Verzögerung im Segmentierungsdecodierer 7 wird ein Verzögerungsentzerrer 8, der aus verketteten Invertern besteht, zwischen den 1 LSB-Eingaben und den 1 LSB-Bit-Schaltern verwendet. Aufgrund der entzerrten Verzögerung zwischen allen Eingangsdaten ist die Architektur ein guter Kandidat für einen Hochgeschwindigkeitsbetrieb.
Eine neue CMOS-Implementierung gemäß der Erfindung, wie sie in 5 gezeigt ist, wird die früher zitierten Probleme überwinden. Ungleich aller vorherigen Entwürfe sind alle Stromquellen 10 dicht zusammen im neuen Entwurf organisiert. Blind- bzw. Dummy-Stromquellen 9 sind um die dicht angeordneten Stromquellen 10 angeordnet. Keine Bit-Schalter oder Decodierer-Funktionsblöcke sind in die Transistormatrix eingefügt, wo die Anpassung kritisch ist. Ebenso kreuzen keine digitalen Signale die Stromquellenmatrix.
Alle (2^m – 1 + 1) Bit-Schalter 14 und ihre zugehörigen Flip-Flops 15 sind am oberen Teil angeordnet. Bei ihnen gibt es das Taktverteilungsnetzwerk 11. Der Segmentierungsdecodierer 12 für die m MSBs und der Verzögerungsentzerrer 13 für die 1 LSBs sind neben den Bit-Schaltern 14 und den Flip-Flops 15 angeordnet. Vom Takteingang zu jedem Bit-Schalter ist die Verzögerung genau dieselbe, was die Störimpulsenergie minimiert.
Zum Reduzieren einer Rauschkupplung werden separate Versorgungen für analoge und digitale Blöcke verwendet. Doppelringe werden auch verwendet (n-Wanne und Substrat), um eine Rauschkopplung über das Substrat zu verhindern. Der n-Wannenkontaktring und der p-Substratkontaktring, die Stromquellen umgeben, werden jeweils auf eine analoge Spannung Vdd und eine Erdung gnd vorgespannt.
Das einzige Problem ist der Unterschied von Abständen von Stromquellen zu ihren Bit-Schaltern. Da die Ausgangsimpedanz der Stromquellen sehr hoch ist, wird die parasitäre Widerstanddifferenz aufgrund des Verdrahtungsunterschieds den Stromwert nicht ändern. Daher wird sie die Leistungsfähigkeit nicht verschlechtern.
Diese Implementierung hat Vorteile gegenüber den existierenden Entwürfen. Stromquellen sind dichter angeordnet, was die Anpassung erhöht. Es gibt keine digitalen Signale, die Stromquellen kreuzen, und separate digitale und analoge Versorgungen können verwendet werden, was eine Rauschkopplung verringert. Vom Takteingang zu jedem Bit-Schalter ist die Verzögerung dieselbe, was die Störimpulsenergie weiter reduziert.
Für eine BICMOS- oder Bipolar-Implementierung ist normalerweise der R-2R-Leiter bzw. die R-2R-Kette bevorzugt, um eine binäre Gewichtung zu realisieren, in welcher passive Komponenten eine bessere Anpassung als aktive Komponenten haben. Ein solches Block-Layout ist in 6 gezeigt. Einer der Unterschiede ist die Verwendung der zwei R-2R-Leiter 16. Eine binäre Gewichtung wird durch die R-2R-Leiter 16 durchgeführt. Die Ausgänge der 2-2R-Leiter 16 sind direkt mit den Segmentierungs-Ausgangsströmen verbunden. Stromquellen, analoge Schaltungen, digitale Schaltungen und R-2R-Leiter können unterschiedliche Versorgungsleitungen haben, um die Rauschkopplungsprobleme zu vereinfachen.
Die kritischen Schaltungen in CMOS-D/A-Wandlern sind die Stromquellen und die Bit-Schalter. Die Stromquellen zusammen mit den Bit-Schaltern sind in 7 gezeigt. Sie werden bei einem D/A-Wandler hoher Auflösung und hoher Geschwindigkeit gemäß 5 verwendet, wobei die 4 MSBs segmentiert sind und die 6 LSBs binär gewichtet sind.
P-Typ-Transistoren werden eher als n-Typ-Transistoren als Stromquelle und Kaskaden-Transistoren verwendet. Der Grund ist folgender. Wenn der Ausgangsstrom durch einen externen Widerstand in eine Spannung umgewandelt wird, ist die Spannungsschwingung am Ausgangsanschluss zwischen 0 und 1 V (oder sogar darunter, und zwar in Abhängigkeit vom externen Widerstand). Daher können n-Typ-Transistoren als Schalter verwendet werden, um aufgrund des kleinen Einschaltwiderstandswertes eine schnellere Einstellung zu haben. Geeignet entworfene p-Typ-Stromquellen haben eine Ausgangsimpedanz, die hoch genug ist (im Megaohmbereich), um ein Verwenden von Schalttransistoren als Kaskaden-Transistoren (die die Schalttransistoren im Sättigungsbereich betreiben) zu vermeiden.
In 7a sind die Stromquelle (64 Einheitsstromquellen parallel) und der Bitschalter (4 Einheitsstromtransistoren parallel) für die 4 segmentierten MSBs gezeigt. In 7b sind die Stromquelle (32 Einheitsstromquellen parallel) und der Bit-Schalter (2 Einheits-Schalttransistoren parallel) für das 6-te LSB gezeigt. In 7c sind die Stromquelle (16, 8, 4, 2 oder 1 Einheitsstromquellen parallel) und der Bit-Schalter (1 Einheitsschalttransistoren) für die 5-ten 1-ten LSBs gezeigt. Zum weiteren Reduzieren der Störimpulsenergie sind die Schalttransistorgrößen bemaßt, wie die Ströme bemaßt sind, und Dummy-Transistoren werden dazu verwendet, eine gleiche kapazitive Last zu garantieren, wie es in 7 gezeigt ist. Nur die 5 LSBs haben die identischen Schalttransistoren (und Dummy-Transistoren), obwohl die Ströme unterschiedlich sind. Da die Ströme sehr klein sind, ist der Einfluss sehr gering.
Die Architektur der 4a, b und die Block-Layouts der 5 und 6 können in Chips implementiert sein, wie beispielsweise einem 10-Bit-CMOS-D/A-Wandlerchip, einem 10-Bit-1,5-V-CMOS-D/A-Wandlerchip oder einem 12-Bit-BiCMOS-D/A-Wandlerchip, wobei die zwei CMOS-Chips gemäß dem Block-Layout der 5 entworfen wurden und der BiCMOS-Chip gemäß dem Block-Layout der 6 entworfen wurde.

Claims

Verfahren zum Bereitstellen einer Hochleistungs-Digitalzu-Analog-Umwandlungsarchitektur durch Kombinieren einer Segmentierung für MSBs und einer binären Gewichtung für LSBs, gekennzeichnet durch Verwenden einer Verzögerung für die binär gewichteten LSBs zum Entzerren bzw. Ausgleichen einer Verzögerung, die durch die Segmentierung eingeführt ist, und durch Takten aller Bit-Schalter mit einem baumartigen Taktverteilungsnetzwerk.
Verfahren nach Anspruch 1, gekennzeichnet durch eine CMOS-Implementierung und ein dichtes Layout nur für die Stromquellen zum Erhöhen einer Anpassung und zum Erniedrigen einer Störimpulsenergie und durch Organisieren der Bit-Schalter und dieser zugehörigen Taktgebungsschaltung auf eine derartige Weise, dass die Verzögerung vom Takteingang zu jedem Bit-Schalter identisch ist.
Verfahren nach Anspruch 1, gekennzeichnet durch eine BiCMOS- und Bipolar-Implementierung und ein dichtes Layout für Stromquellen zum Erhöhen einer Anpassung und zum Erniedrigen einer Störimpulsenergie und durch Organisieren der Bit-Schalter und ihrer zugehörigen Taktgebungsschaltung auf eine derartige Weise, dass die Verzögerung vom Takteingang zu jedem Bit-Schalter identisch ist.
Vorrichtung zum Bereitstellen einer Hochleistungs-Digital-zu-Analog-Umwandlungsarchitektur durch Kombinieren einer Segmentierung für MSBs und einer binären Gewichtung für LSBs, dadurch gekennzeichnet, dass eine Verzögerungsfunktion für die binär gewichteten LSBs zum Entzerren bzw. Ausgleichen einer Verzögerung vorgesehen ist, die durch die Segmentierung eingeführt ist, und dass alle Bit-Schalter (14) derart vorgesehen sind, dass sie mit einem baumartigen Taktverteilungsnetzwerk (11) getaktet werden.
Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass eine CMOS-Implementierung vorgesehen ist, dass das Layout von Stromquellen dicht ist, um eine Anpassung zu erhöhen und um eine Störimpulsenergie zu verringern, und dass Bit-Schalter und ihre zugehörige Taktgebungsschaltung auf eine derartige Weise organisiert sind, dass die Verzögerung vom Takteingang zu jedem Bit-Schalter identisch ist.
Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass eine BiCMOS- und Bipolar-Implementierung vorgesehen sind, dass ein Layout von Stromquellen dicht ist, um eine Anpassung zu erhöhen und eine Störimpulsenergie zu verringern, und dass Bit-Schalter und ihre zugehörige Taktgebungsschaltung auf eine derartige Weise organisiert sind, dass die Verzögerung vom Takteingang zu jedem Bit-Schalter identisch ist.
Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass eine Schaltungsrealisierung für CMOS-Bit-Schalter und Stromquellen durch Verwenden von p-Typ-Transistoren als Stromtransistoren und von n-Typ-Transistoren als Schalter erfolgt, durch Bemaßen von Bit-Schaltern, wie Ströme bemessen sind, und durch Hinzufügen eines Dummy-Schalters, um eine gleiche Last für einen Bit-Schalter-Treiber sicherzustellen.
Zusammenfassung Digital-zu-Analog-(D/A-)Wandler hoher Geschwindigkeit und hoher Genauigkeit finden viele Anwendungen bei einer Signalverarbeitung. Für Breitband-Telekommunikationssysteme gibt es eine starke Forderung nach Hochleistungs-D/A-Wandlern. Mit dem Aufbau der vorliegenden Erfindung wird ermöglicht, Verzerrungen und Intermodulationen für Digitalzu-Analog-(D/A-)Wandler hoher Geschwindigkeit und hoher Geschwindigkeit für Telekommunikationsanwendungen zu verhindern, wobei die Anforderungen bezüglich einer Verzerrung und einer Intermodulation sehr streng sein können. Durch Kombinieren einer Segmentierung für MSBs und einer binären Gewichtung für LSBs kann eine Hochleistungs-Digitalzu-Analog-Umwandlungsarchitektur erreicht werden, wobei eine Verzögerung für die binär gewichteten LSBs dazu verwendet wird, eine Verzögerung zu entzerren bzw. auszugleichen, die durch eine Segmentierung eingefügt ist, und wobei alle Bit-Schalter (14) mit einem baumartigen Taktverteilungsnetzwerk (11) getaktet werden. Neue Block-Layouts für CMOS-, BICMOSund Bipolar-Implementierungen sind somit erfunden und auch Schaltungen für CMOS-Bit-Schalter und Stromquellen sind offenbart. (5)