DE3009434A1

DE3009434A1 - Monolithischer analog/digital- umsetzer

Info

Publication number: DE3009434A1
Application number: DE19803009434
Authority: DE
Inventors: Ralph William Miller; James Graham Peterson
Original assignee: TRW Inc
Current assignee: Northrop Grumman Space and Mission Systems Corp
Priority date: 1979-03-19
Filing date: 1980-03-12
Publication date: 1980-10-02
Also published as: US4276543A; DE3009434C2; GB2047997A; JPS55159626A; FR2452206B1; FR2452206A1; SE8002074L; CA1139447A

Description

PATENTANWÄLTE ZENZ & HELBER · D 4300 ESSEin I - AM RUHRSTEIN 1 - TEL.: (02 01) 412687

TRW INC.
10880 Wilshire Blvd., Los Angeles, Kalifornien, U.S.A.

Monolithischer Analog/Digital-Umsetzer

Die Erfindung bezieht sich auf einen Analog/Digital-Umsetzer, und insbesondere auf einen Analog/Digital—Umsetzer, der bei sehr hohen Operationsgeschwindigkeiten betrieben werden und Signale mit sehr hochfrequenten Komponenten, z. B. Videosignale verarbeiten kann.

Es steht eine Vielzahl von Methoden zur Umsetzung eines analogen Signals in ein äquivalentes Digitalsignal zur Verfügung. Ein Analogsignal kann bekanntlich über einen Bereich von Werten kontinuierlich geändert werden und innerhalb dieses Bereichs einen beliebigen Wert annehmen, während ein Digitalsignal die Form einer numerischen Größe annimmt, die den Wert eines von einer Anzahl von bestimmten Schritten im Signalbereich darstellt. Die am besten zur Analog/Digital-Umsetzung bei hoher Operationsgeschwindigkeit geeignete Methode ist als Parallelumsetzung bekannt. Bei einem Parallelumsetzer wird ein analoges Eingangssignal gleichzeitig mit einer Anzahl unterschiedlicher Bezugssignale verglichen, von denen jedes einem bestimmten Schritt oder einer bestimmten Stufe im Signalbereich entspricht. Die gleichzeitig vorgenommenen Vergleichsoperationen werden in einer Gruppe von angepaßten Komparatoren durchgeführt. Beispielsweise bei einem Null-Eingangssignal liefern alle Komparatoren Ausgangssignale in demselben Zustand, und

^z/bu· 03 0 040/0666

wenn der Wert des Eingangssignals zunimmt, entwickelt eine zunehmende Anzahl der Komparatoren Ausgangssignale des entgegengesetzten Zustandes. Auf diese Weise wird das analoge Eingangssignal quantisiert, d. h. es wird zwischen zwei benachbarte bestimmte Pegel im Signalbereich eingeordnet. Wenn ein n-Bit-Binärsignal als Ausgangssignal erforderlich ist, so wird das Eingangssignal in einen von 2ⁿ unterschiedlichen Quantisierungspegeln eingeordnet, wobei 2ⁿ-l Komparatoren Verwendung finden. In typischer Verfahrensweise werden die Ausgangssignale der Komparatoren sodann verarbeitet, um den gewünschten n-Bit-Binärcode zu schaffen, der dem Momentanwert des analogen Eingangssignals äquivalent ist.

Bei vielen Hochgeschwindigkeits-Analog/Digital-Umsetzern ist die erforderliche Auflösung acht oder mehr Bits äquivalent,

und das Analogsignal muß in 2 oder 256 bestimmte Pegel quantisiert werden, um die gewünschte Auflösung zu erreichen. Dies würde 255 angepaßte Komparatoren and angenähert 20.000 Einzelkomponenten erforderlich machen. Eine solche Baueinheit wurde unter Verwendung diskreter Komponenten hergestellt; diese Baueinheit hatte jedoch eine Reihe von wesentlichen Nachteilen, von denen einer in den hohen Kosten zu sehen ist. Der Haupt— nachteil eines solchen Umsetzers bestand darin, daß 255 diskrete Komparatorschaltungen nicht ohne weiteres mit ihren Betriebscharakteristiken perfekt aufeinander abgestimmt werden konnten. Außerdem war die Eingangskapazität der Komparatoren relativ hoch, und in vielen Fällen mußte ein kostspieliger Pufferverstärker verwendet werden. Einveiterer Kostenfaktor einer derartigen, diskrete Komponenten verwendenden Baueinheit besteht darin, daß Differentialverzögerungen im Konverter die Verwendung einer Abtast- und Halteschaltung bedingten.

Zwar könnte man annehmen, daß mit der Verwendung von Feldeffekttransistoren (FET's) in einer monolithischen Schaltung derartige Schwierigkeiten vermieden werden könnten. Dies ist jedoch tatsächlich nicht der Fall. Bei Verwendung von Feldeffekttransistoren kann eine diesen eigene höhere Fehlanpassung in den Schwellen-

030040/0666

werten, die gewöhnlich mit ΔV^ bezeichnet wird, zu Mehrdeutigkeiten in den Komparatorzuständen und sich daraus ergebender Unzuverlässigkeit des Bauelements führen.

Ein alternativer Weg zur Erzielung einer hohen Auflösung bei Analog/Digital-Parallelumsetzern ist die Verwendung von Kaskadenstufen aus kleineren Parallelumsetzern· So kann beispielsweise eine erster Vier-Bit-Umsetzer zum Quantisieren des analogen Eingangssignals in einen von sechzehn Pegeln und ein zweiter Vier-Bit-Umsetzer zur Schaffung einer weiteren Vier-Bit-Auflösung verwendet werden. Wenn auch d ieser Weg die Kompliziertheit des gesamten Umsetzsystems verringert, haftet den beiden getrennten Umsetzungen der Nachteil einer größeren Zeitverzögerung an. AuQsrdem bedingt dieser Weg die Verwendung zusätzlicher Komponenten, einschließlich einer Abtast- und Halteschaltung und einer Digital/Analog-Urasetzschaltung.

Der Erfindung liegt daher die Aufgabe zugrunde, einen Analog/ Digital-Parallelumsetzer mit einer Auflösung von wenigstens fünf Bits zur Verfügung zu stellen, der alle oben erwähnten Nachteile des Standes der Technik ausräumt und eine hohe Auflösung sowie eine hohe Operationsgeschwindigkeit hat.

Erfindungsgemäß wird ein monolithischer Anaiog/Digital-Parallelumsetzer mit einer hohen Operationsgeschwindigkeit und einer Auflösung von wenigstens fünf Bits angegeben. Sowohl vom Standpunkt des Benutzers als auch unter dem Gesichtspunkt der Herstellung wäre es sehr vorteilhaft, einen Analog/ Digital-Umsetzer dieser Art auf einen einzigen Chip in integrierter Schaltungstechnik herzustellen. Da jedoch ein Analog/ Digital-Parallelumsetzer eine so große Anzahl von Schalungselementen hat und daher eine relativ große Chipfläche erforderlich macht, führt seine Herstellung in integrierter Schaltungstechnik unter Verwendung herkömmlicher Fabrikationsmethoden zu einer relativ großen Anzahl von Schaltungsfehlern in jedem Chip. Dies führt zur Fehlanpassung der Komparatoren und besten-

030040/0666

falls zur Ungenauigkeit der Baueinheit) wenn nicht gar zum Versagen. Die erfindungsgemäße Schaltung ist ein extrem schneller Analog/Digital-Parallelumsetzer, der unter Verwendung eines Dreifach-Diffusionsprozesses hergestellt ist, um die Probleme herkömmlicher Epitaxie verfahren zu vermeiden- und eine annehmbar hohe Produktionsausbeute zu gewährleisten.

Wenn auch ein monolithischer Analog/Digital-Umsetzer mit einer Auflösung bis zu acht Bits unter Verwendung herkömmlicher Expitaxlemethoden hergestellt werden kann, so wäre doch die Fehlerdichte einer solchen Schaltung so hoch, daß die Herstellungsausbeute, d. h. der Prozentsatz der nach diesem Verfahren hergestellten annehmbaren Produkte, sehr gering ist, wahrscheinlich niedriger als 1 %, und die Herstellungskosten würden daher unzumutbar hoch. Selbst den auf diese Weise hergestellten annehmbaren Schaltungen würden mögliche Komparator-Fehlanpassungsprobleme anhaften. Bekanntlich treten bei den epitaktischen Herstellungsmethoden beträchtliche Fehler in Form von Nadeln auf der epitaktischen Schicht auf. !Diese Nadeln können eine Fotolackschicht, die üblicherweise auf der epitaktischen Schicht angebracht ist, durchstoßen bzw. aufreißen und dadurch zu wesentlichen Sc haltungsfehlern führen, welche ihrerseits die Glleichmäßigkeit der Komparatorcharakteristiken sowie die Produktionsausbeute beeinflussen. Wenn der epitaktische Prozeß verwendet wird, kann sich eine Komparator-Fehlanpassung auch aus Kristallfehlern in der epitaktischen Schicht ergeben. Bei dem Dreifach-Diffusionsprozeß werden bipolare Transistorelemente in ein Substratmaterial eindiffundiert, während leine epitaktische Schicht gebildet wird. Es gibt daher auch keine Fehler aufgrund epitaktischer Nadeln und wesentlich weniger Fehler anderer Art. Außerdem wird ohne die Verwendung der epitaktischen Schicht eine flachere, ebene Oberfläche gewonnen, und es kann ein Schaltungsmuster höherer Auflösung verwendet werden, das zu entsprechend höherer Packungsdichte der Komponenten führt. Außerdem können kleinere Transistoren mit niedrigerer Leistungsaufnahme und niedrigeren Eingangskapazitäten verwendet werden, die dementsprechend niedrigere Eingangsleck-

030040/0666

ströme für eine bessere Komparatoranpassung bedingen. Die Produktionsausbeute bei einem Acht-Bit-Analog/Digital-Umsetzer unter Verwendung des Dreifach—Diffusionsprozesses liegt über 25 %, und dieser Anteil ist jedenfalls für komplizierte Schaltungen annehmbar hoch.

Die erfindungsgemäße monolithische Anaiog/Digital-Parallelumsetzerschaltung hat eine n-Bit-Auflösung und weist 2 -1 Komparatoren, Spannungsteiler zur Entwicklung von 2 -1 Bezugsspannungspegeln zum Anlegen an die Komparatoren, Mittel zur Ankopplung einer analogen Eingangsspannung an die Komparatoren und eine logische Einrichtung zum Umsetzen der Ausgangssignale der Komparatoren in ein äquivalentes n-Bit-Ziffernsignal auf. Der erfindungsgemäße Konverter wird unter Verwendung einer Dreifach-Diffusionsmethode hergestellt, die eine Bauelementgeometrie bis herunter zu 2 um ermöglicht. Die Dreifach-Diffusionsraethode ermöglicht die Verwendung relativ niedriger Ströme, so daß die zur Vorspannung verwendeten Eingangsströme der Komparatoren auf einem Wert von beispielsweise einem Mikroampere gehalten werden. Durch Vermeidung der Epitaxiemethode führen die hohen Auflösungsmuster zu Transistor« welche wesentlich kleiner als diejenigen des epitaktischen Bausteins sind und wesentlich niedrigere Eingangskapazitäten haben.

Bereits aus dem vorstehenden allgemeinen Teil der Beschreibung geht hervor, daß die Erfindung auf dem Gebiete der Analog/ Digital-Umsetzer einen wesentlichen Fortschritt erbringt, der vor allem darin besteht, daß ein extrem schneller Umsetzer auf einem einzigen integrierten Schaltungschip bei relativ hohen Produktionsausbeuten ohne die Nachteile von Einzelkomponentenschal tungen vergleichbarer Art hergestellt werden kann. Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. In der Zeichnung zeigen:

Fig. 1 ein vereinfachtes Schaltbild, teilweise als

Blockdiagramra, eines Analog/Digital-Umsetzers gemäß der Erfindung;

030040/0666

Fig. 2a - 2c ein Zeitdiagramm, das die Beziehung zwischen einem Taktsignal, einem analogen Eingangssignal und den entsprechenden digitalen Ausgangssignalen veranschaulicht;

Fig. 3 ein genaueres Schaltbild einer bei dem Umsetzer gemäß Fig· 1 verwendeten Komparatorschaltung;

Fig. 4 ein vereinfachtes Blockdiagramm einer in dem Umsetzer verwendeten Acht-Bit-Kodierschaltung;

Fig. 5 eine Teilschaltung der Fig. 4 mit einer Gruppe von 32 Spalten-ODER-Gattern;

Fig. 6 ein Schema zur Darstellung der Verbindung aller Spalten-ODER-Gatter gemäß Fig. 5;

Fig. 7 ein Schaltbild einerAbgangsschaltung zur Verwendung bei den Spalten-ODER-Gattern nach den Fig. 5 und 6;

Fig. 8 ein Schaltbild zur Veranschaulichung der Erzeugung von Bezugsspannungen für Pufferschaltungen, die in Verbindung mit den Spalten-ODER-Gattern gemäß den Fig. 5 und 6 verwendet werden;

Fig. 9 ein Schaltbild eines getakteten Puffers, der zur Speicherung der Ausgangssignale der Spalten-ODER-Gatter gemäß den Fig. 5 und 6 dient;

Fig. 10 eine Schaltung von Teilen einer Gruppe von Ausgangs-ODER-Gattern, die zur Kombination der Ausgangssignale aus den Spalten-ODER-Gattern gemäß den Fig. 5 und 6 dienen;

Fig. 11 eine Ansicht zur Veranschaulichung der Verbindung aller Ausgangs-ODER—Gatter zur Entwicklung von digitalen Ausgangssignalen;

Fig. 12 ein schematisches Schaltbild einer Abgangsschaltung für die Ausgangssignale aus den Ausgangs-ODER-Gattern gemäß den Fig. 10 und 11;

Fig. 13 ein Schaltbild, das im Detail die Verriegelungsschaltung zur Speicherung der Ausgangssignale aus den Ausgangs-ODER-Gattern gemäß den Fig. und 11 veranschaulicht;

Fig. 13a ein Schaltbild eines Eingangspuffers, der zur Verarbeitung eines an die Verriegelungsschaltung gemäß Fig. 13 angelegten Inversionssteuersignals dient;

0 30 040/0666

Pig. 14 ein Schaltbild einer Taktpufferschaltung zur Erzeugung von Taktsignalen für die Ausgangspufferschaltung gemäß Fig· 13;

Fig. 14a ein Schaltbild einer Taktpufferschaltung zur Erzeugung von internen Taktsignalen;

Fig. 14b ein Schaltbild einerTaktsignal-Umsetzschaltung zur Erzeugung eines internen Taktsignals aus einem extern zugeführten Taktsignal;

Fig. 15 eine vereinfachte Draufsicht - nicht maßstabsgetrew - auf einen Transistor, der mit dem bei der Erfindung benutzten besonderen Dreifach-Diffusionsverfahren hergestellt ist; und

Fig. 16 - 25 Schnittansichten zur Veranschaulichung der Folge von Verfahrensschritten bei der Durchführung des besonderen Dreifach-Diffusionsverfahrens.

Wie die Zeichnungen zeigen, befaßt sich die Erfindung mit einen monolithischen Analog/Digital-Urasetzer, der bei sehr hohen Geschwindigkeiten betrieben werden kann. Wie weiter oben in der Beschreibung erwähnt wurde sind die grundsätzlichen Schaltungs» elemente, die zum Aufbau des Konverters hoher Auflösung dieser Art benötigt werden, zumindest dem Konzept nach bekannt. Wie in Fig. 1 gezeigt ist, dienen mehrere Komparatoren, die mit dem Bezugszeichen 10 bezeichnet sind, zum Vergleich des Momentan- . werts eines analogen Eingangssignals auf der Leitung 12 mit mehreren gestuften Bezugssignalen, die von einem Präzisionswiderstands-Spannungsteiler 14 gewonnen werden.

Jeder der Komparatoren 10 entwickelt ein Ausgangssignal eines besonderen Zustandes, wenn das analoge Eingangssignal den an diesem Komparator anstehenden Bezugssignalpegel übersteigt, und entwickelt ein Ausgangssignal des entgegengesetzten Zustandes, wenn das analoge Eingangssignal das Bezugssignal nicht übersteigt. Wenn das analoge Eingangssignal daher bei oder nahe Null ist, haben alle Komparatorausgänge denselben Zustand; wenn jedoch das analoge Eingangssignal wertmäßig zunimmt, so ändern immer mehr Komparatoren den Zustand Ihrer Ausgangssignale. Auf

030040/0666 BAD ORIGINAL

diese Weise quantisiert die Komparatoranordnung das analoge Eingangssignal in einen von mehreren konkreten Pegeln, und dieser Pegel kann in die Form eines binären Ausgangssignals kodiert werden. Leider ergebenfeich jedoch bei Umsetzern mit Binärausgängen von mehr als vier Bits, d. h. für Auflösungen besser als ein Teil pro 16, praktische Schwierigkeiten im Schaltungsaufbau, die die Herstellung eines solchen Umsetzers unter Verwendung herkömmlicher integrierter Schaltungstechnologie praktisch unmöglich machen. Darüberhinaus haben sich äquivalente Schaltungen unter Verwendung diskreter Komponenten als außerordentlich kostspielig erwiesen und haben nicht die erforderliche Zuverlässigkeit.

Erfindungsgemäß wird ein Analog/Digital-Parallelumsetzer hoher Operatipnsgeschwindigkeit zur Verfugung gestellt, bei dessen Herstellung ein Dreifach-Diffusionsverfahren verwendet wird, mit dessen Hilfe die für den Stand der Technik typischen Nachteile ausgeräumt werden, wodurch sich ein zuverlässiger und relativ preisgünstiger Umsetzer auf einem einzigen integrierten Schaltungschip herstellen läßt. Viele der Schaltungseinzelheiten des beschriebenen Analog/Digital—Umsetzers sind für die Erfindung nicht kritisch. Die Erfindung umfaßt in erster Linie die Verwendung eines vorteilhaften Dreifach-Diffusionsprozesses, der genauer beschrieben werden wird, zur Herstellung eines Analog/Digital-Parallelumsetzers mit einer Auflösung von fünf oder mehr Bits, also einer Auflösung,, die bisher in einem preiswerten, einstufigen Umsetzer nicht realisiert werden konnte. Der genauere Schaltungsaufbau eines Acht-Bit—Umsetzers wird im folgenden als Ausführungsbeispiel beschrieben, wobei klar ist, daß die Erfindung nicht auf den beschriebenen Acht-Bit-Umsetzer oder auf andere Schaltungseinzelheiten des beschriebenen Schaltungsaufbaus beschränkt ist.

Wie in Fig. 1 veranschaulicht ist, liegt eine mit V_REp bezeichnete Bezugsspannung an dem Präzisionswiderstandsspannungs-

030040/0666

teller 14, durch den eine Vielzahl von BezugsspannungspegeIn geschaffen wird, die an die nicht-invertierenden Anschlüsse der zugehörigen Komparatoren 10 angelegt werden. Die analoge Eingangsspannung auf der Leitung 12 wird an die invertierenden Anschlüsse der Komparatoren 10 angelegt,und ein Taktsignal auf der Leitung 16 dient zur Freigabe der Komparatoren. Das Taktsignal wird von einer externen Signalquelle über die Leitung 18 zugeführt. Interne Taktsignale werden von einem Verstärker 20 erzeugt, dessen Eingang mit der Leitung 18 verbunden ist und der ein invertiertes Ausgangssignal auf die Leitung 22 und ein nicht-invertiertes Ausgangssignal auf die Leitung 24 gibt. Wie weiter unten beschrieben werden wird, dienen die Taktsignale auf diesen Leitungen zur Steuerung einer Ausblendlogik in verschiedenen Teilen der Umsetzerschaltung.

Jeder der Komparatoren 10 erzeugt ein Ausgangssignal in einem Zustand, eine logische Null, wenn die analoge Eingangsspannung die am Komparator anstehende Bezugsspannung übersteigt, und erzeugt ein Ausgangssignal in dem entgegengesetzten Zustand, eine logische Eins, wenn das analoge Eingangssignal niedriger als der Bezugsspannungspegel ist. Jedes der Komparator-Aus— gangssignale wird über eine Leitung 25 als ein Eingangssignal an ein zugehöriges UND-Gatter 26 angelegt, wobei jedes UND-Gatter zwei weitere Eingänge besitzt. Jedem der UND-Gatter 26, mit Ausnahme des obersten, d. h. des der höchsten Bezugsspannun zugeordneten UND-Gatters, wird ein zweites Eingangssignal über eine Leitung 28 von dem nächsthöchsten Komparatorausgang zugeführt. In ähnlicher Weise wird jedem UND-Gatter, mit Ausnahme des niedrigsten UND-Gatters, ein drittes Eingangssignal über eine Leitung 30 von dem nächstniedrigeren Komparatorausgang zugeführt. Dieser dritte Eingang wird invertiert. Das zweite Eingangssignal des obersten UND-Gatters ist eine dauernd sugeführte logische Eins, wie bei 32 gezeigt, und das dritte Eingangssignal für das unterste UND-Gatter ist eine dauernd anstehende logische Null, wie bei 34 gezeigt. Die UND-Gatter 26 werden alle von einem von der Leitung 22 abgeleiteten, über die Leitung 36 zugeführten Taktsignal freigegeben.

0300A0/0666

Bei dem beschriebenen Ausführungsbeispiel gibt es 256 Komparatoren 10, obwohl, wie einzusehen ist, nur 255 Komparatoren zum Quantisieren eines Analogsignals in einen von 256 bestimmten Pegeln erforderlich sind. Bei Verwendung von 256 Komparatoren und zugehörigen Komponenten wird die Symmetrie der Schaltung erhalten und ein Beitrag dazu geleistet, daß das gewünschte Ziel der Anpassung der elektrischen Charakteristiken der Komparatoren erreicht wird.

Zweck der UND-Gatter 26 ist es, ein Signal auf nur einer der 256 Ausgangsleitungen 38 der UND-Gatter zu erzeugen. Die UND-Gatterlogik ist so, daß bei logischen Einsen an den Ausgängen aller Komparatoren das unterste UND-Gatter eine logische Eins am Ausgang entwickelt, alle höheren UND-Gatter ausgangsseitig jedoch eine Null haben. Wenn das Ausgangssignal des untersten Komparators eine Null ist und alle anderen Kotnparatorausgänge auf einer Bins sind, so entwickelt das unterste UND-Gatter eine Null als Ausgangssignal, das zweite UND-Gatter eine Eins als Ausgangssignal und alle höheren UND-Gatter entwickeln Nullen als Ausgangssignale. Es ist daher zu sehen, daß generell das Ausgangssignal desjenigen UND-Gatters, das auf demselben Pegel wie der unterste, eine Eins als Ausgangssignal habende Komparator ist, auch eine Eins ist, während alle anderen UND-Gatter eine Null als Ausgangssignal erzeugen. Wenn alle Komparatorausgänge Null sind, entwickeln alle UND-Gatter eine Null an den Ausgängen·

Die Ausgangssignale der UND-Gatter 26 werden sodann über die Ausgangsleitungen 38 in einen Kodierer 40 eingegeben, der das l-aus-256-Eingangssignal in einen Acht-Bit-Ausgangscode auf den Leitungen 42 umsetzt. Der Ausgangscode wird dann in eine Acht-Bit-Verriegelungsschaltung 44 eingegeben, aus der das gewünschte Ausgangssignal über die Ausgangsleitungen 46 abgegeben vLrd. Der Betrieb des Kodierers 40 wird von Taktsignalen auf der Leitung 24 und der Betrieb

030040/0666

der Verriegelungsschaltung 44 von Taktsignalen auf der Leitung 22 gesteuert.

Fig. 2a, 2b und 2c zeigen die grundsätzlichen Zeitbeziehungen des Umsetzers. Wie in Fig. 2a zu sehen ist, dient ein periodisches Taktsignal zur Zeitabtastung des analogen Eingangs— signals, das als Beispiel in Fig. 2b gezeigt ist. Fig. 2c zeigt den zeitlichen Verlauf von möglichen digitalen Einzelbit-AusgängsSnderungen von Null auf Eins oder von Eins auf Null. Es ist aus den Fig. 2a bis 2c zu erkennen, daß eine Zeitverzögerung von etwas mehr als einer Taktperiode zwischen dem Abtasten von analogen Daten und der Erzeugung der entsprechenden digitalen Daten besteht, die der Übertragungszeit durch die UND-Gatter 26 und die Kodierlogik 40 entspricht.

Bei der Realisierung der Erfindung können verschiedene Komparatorkonstruktionen verwendet werden. Der bei dem beschriebenen Ausführungsbeispiel der Erfindung verwendete Koraparator-Schaltungsmodul ist genauer in Fig. 3 gezeigt. Dieser Schaltungsmodul weist sowohl einen Komparator 10 als auch ein UND-Gatter 26 auf. Es ist zu etkennen, daß sowohl beim Komparator als auch beim UND-Gatter zum überwiegenden Teil eine Differenzschaltung und eine Strombetriebslogik Verwendung finden. Obwohl diese Anordnung eine große Anzahl von Komponenten erfordert, minimiert sie die Anforderungen an eine sehr genaue Bezugsspannung und an eine enge Folgesteuerung der Komparator— Ausgangspegel, wie sie bei Verwendung eines Eintaktschaltungsschemas wesentlich wären. Der Komparator- und UND-Gatter-Schaltungsmodul gemäß Fig. 3 hat eine V₅„_-Eingangsleitung 50, eine Eingangsleitung 12 für die analoge Eingangsspannung V_ und eine UND—Gatter-Ausgangsleitung 38, deren Ausgangssignal mit dem Signalnamen COMPOUT bezeichnet ist.

Die Komparatorschaltung 10 liefert zwei Ausgangssignalpaare, die mit AOUT, AOUT* und BOUT, BOUT¹ bezeichnet sind. Diese bilden die Ausgangssignale für die Kreuzkopplung zu benachbarten UND-Gattern, beaufschlagen also die Leitungen 28 und

030040/0666

30 in Pig. 1. In ähnlicher Weise erhält die UND-Gatterschaltung 26 zwei Paare von Eingangssignalen, die mit AIN, AIN* und BIN, BIN' für die Verbindung der UND-Gattereingänge bezeichnet sind. Es ist zu erkennen, daß eine andere UND-Gatterschaltung zur Verarbeitung der Ausgänge aus den ersten und letzten Komparatoren des Systems verwendet werden muß, da diese eine logische Eins bzw. eine logische Null als ständig anstehendes Signal an den zugehörigen Eingängen erforderlich machen.

Der Koraparator-Schaltungsmodul gemäß Fig. 3 weist außerdem invertierte und nicht-invertierte TaktsignalanaJhlüsse bei 52 und 52' auf, an die Signale CLK und CLK¹ angelegt werden. Diese internen Taktsignale werden aus dem extern angelegten Taktsignal mit Hilfe der in den Fig. 14a und 14b dargestellten Schaltungen abgeleitet. Der Schaltungsraodul gemäß Fig. 3 hat außerdem einen Betriebsspannungsanschluß 54 und einen Erdanschluß 56. Die ohmschen Werte der Widerstandselemente in der Schaltung sind direkt im Schaltbild angegeben, und die npn-Transistorelemente sind in der nachfolgend im einzelnen beschriebenen Weise hergestellt.

Das Dreifach-Diffusionsverfahren, durch das der erfindungsgemäße Analog/Digital-Umsetzer hergestellt wird, ist in den Fig. 15 bis 25 veranschaulicht. Wie in Fig. 16 gezeigt ist, wird ein Siliziumsubstrat 60 mit einer ersten Oxidschicht 62 beschichtet. Danach wird gemäß Darstellung in Fig. 17 eine rechteckige Zone oder ein Fenster 64 aus dec ersten Oxidschicht 62 entfernt und ein η-leitendes Material, in diesem Falle Phosphor, in die später als Kollektorzone 66 (Fig. 19 und 20) des Transistors dienende Zone implantiert.

Der Bereich der Kollektorzone 66 und die Bereiche der anderen Diffusionszonen des Transistors werden insgesamt mit Hilfe eines herkömmlichen Fotolackprozesses geometrisch definiert, wobei dieser Fotolackprozeß in den die Zeichnung begleitenden Legenden mit PR bezeichnet, jedoch nicht genauer veranschaulicht ist. Grundsätzlich wird bei einem derartigen Prozeß ein lichtempfindlicher Überfcug, der als Fotolack bekannt ist, auf dem

030040/0666

Oxid niedergeschlagen und danach selektiv durch eine fotolithografische Maske (nicht gezeigt) mit ultraviolettem Licht belichtet. In dem besonderen Falle der Kollektorzone 66 definiert die Maske das rechteckige Fenster 64. Der belichtete Fensterbereich des Fotolacks wird nachfolgend weggewaschen, worauf die Oxidschicht in dem Fensterbereich mit einer Säure geätzt wird, um das darunterliegende Siliziumsubstrat freizulegen und das Fenster 64 entsprechend der Darstellung in Fig. 17 auszubilden. Das η-leitende Kollektormaterial 68 kann danach in den Kollektorfensterbereich implantiert und die restliche Oxidschicht 62 abgezogen werden, um die in Fig. 18 gezeigte Struktur zu schaffen. In einem nachfolgenden Diffusionvorgang wird eine zweite Oxidschicht 70 entsprechend der Darstellung in Fig. 19,gebildet, und das η-leitende Kollektormaterial 68 wird zur Bildung der Kollektorzone 66 in das Substrat 60 eindiffundiert.

Die Kollektor-Diffusionszone 66 hat eine Tiefe von angenähert

17 —3 3,5 pm, eine Oberflächenkonzentration von 2 χ Io cm und einen Flächenwiderstand von etwa 5oo Ohm pro Quadrat. Der Begriff "Flächenwiderstand" wird bekanntlich üblicherweise für den elektrischen Widerstand einer leitenden oder halblei— tenden Schicht verwendet. Der Widerstand gegen einen Stromfluß von einer Ecke eines Flächenquadrats einer solchen Schicht zur entgegengesetzten Ecke ist unabhängig von dessen Flächen.

Als nächstes wird entsprechend der Darstellung in Fig. 20 die zweite Oxidschicht 70 zur Bildung eines Basiszonenfensters 72 selektiv entfernt. Außerhalb der Kollektorzone 66 liegende Teile der Oxidschicht 70 werden ebenfalls entfernt. Danach wird ein p-leitendes Material, in diesem Falle Bor, in das Basiszonenfenster 72 implantiert, wie durch die Schicht 74 veranschaulicht ist. Diese Implantation findet auch lan den freigelegten Zonen des Substrats außerhalb der Kollektorzone 66 statt. Danach wird entsprechend der Darstellung in Fig. eine dritte Oxidschicht 76 aufgebracht und das Bor bis auf eine Tiefe von etwa 1,2 jum zur Bildung der Basiszone 78 ein-

030040/0 66 6

diffundiert. Die Basiszone hat eine Tiefe von angenähert

19 —3 1,2 pm, eine Oberflächenkonzentration von 1 χ Io cm und einen Flächenwiderstand von 150-200 Ohm pro Quadrat. Das p-leitende Bormaterial wird auch in die umgebende Feldzone außerhalb der Kollektorzone 66 eindiffundiert. Diese Felddiffusionszone 80 erhöht die Oberflächenkonzentration des Substrats 60 und trennt benachbarte Bauelemente wirksam voneinander.

Als nächstes wird entsprechend der Darstellung in Fig. 22 die dritte Oxidschicht 76 selektiv entfernt, wobei wiederum das Fotolackverfahren verwendet wird. Hierbei wird ein Emitterzonenfenster 82 über der Basiszone 78 und außerdem ein ununterbrochener rechteckiger Streifen 84 (Fig. 15) Über der Kollektorzone 66 freigelegt. Ein n⁺-leitendes Phosphormaterial wird zur Bildung der Emitterzone in den freigelegten Zonen niedergeschlagen und bis zu einer Tiefe von etwa 0,9 pm eindiffundiert. Hierbei bildet sich die Emitterzone 86 und außerdem eine durchgehende n⁺-leitende Zone unterhalb des rechteckigen Streifens 84 um die Kollektorzone, über die die Kollektorzone kontaktiert wird. Die Oberflächenkonzentration der Emitterzone 86 beträgt ange-

21 -*3
nähert 1 χ Io cm , und

18 bis 25 Ohm pro Quadrat,

21 ·*3
nähert 1 χ Io cm , und der Flächenwiderstand ist etwa

Wie in Fig. 23 gezeigt ist, wird eine vierte Oxidschicht 90 über den zuvor gebildeten Schichten angeordnet und zum Freilegen von Kontaktlöchern für die Herstellung eines elektrischen/mit den verschiedenen Halbleiterzonen selektiv entfernt. Danach werden metallische Kontaktstreifen gebildet, wobei wiederum ein herkömmlicher Fotolackprozeß (nicht im einzelnen gezeigt) verwendet wird. Zuerst wird eine Metallschicht auf der Gesamtstruktur niedergeschlagen, danach wird eine Fotolackschicht auf der Metallschicht angebracht, selektiv durch eine fotolithografische Maske belichtet und weggewaschen, um das Fotolackmaterial über vorgegebenenen Metallzonen beizubehalten. Sodann werden die restlichen, nicht

030040/0666

maskierten Bereiche der Metallschicht weggeätzt, so daß metallische Verbindungsstreifen (in der Zeichnung nicht gezeigt) stehenbleiben. Wie in Fig. 24 gezeigt ist, gibt es einen Kollektor-Kontaktstreifen 92, der mit der n⁺- Felddiffusionsschicht 84 um die äußere Peripherie der Kollektorzone 66 in Kontakt steht, einen Basiskonfcaktstreifen 94,der mit der Basiszone 78 direkt in Kontakt steht, und schließlich einen Emitterkontaktstreifen 86, der mit dem Zentrum der Emitterzone 86 direkt in Kontakt steht. Der letzte Schritt bei diesem Herstellungsverfahren ist das Aufbringen einer Passivierungsoxidschicht 98 auf der gesamten Struktur.

Die Metallkontaktstreifen 92, 94 und 96 sind Einzelschichten von angenähert 0,8 bis 1,2 pm Dicke. Jede Metallschicht weist einen dünnen ersten überzug aus Titan bei einer Stärke von angenähert 50 5? und in der restlichen Schichtdicke Kupfer und Aluminium auf. Die Metallstreifen sind wenigstens um 2 μπι voneinander beabstandet und haben nach der während des Fabri— kationsprozesses erfolgenden Schrumpfung eine Mindestbreite von 5 um. Alle anderen Teile des Bauelements haben eine Mindestgeometrie von 2 um, was sowohl für die Breite als auch für den Abstand gilt. Daher kann die beschriebene Schaltung als "Zwei-Mikron-Elementen-Geometrie" bezeichnet werden, was bei einer Draufsicht bedeutet, daß alle Halbleiterzonen eine Mindestabmessung von 2pm in der Bauelementenebene und einen gegenseitigen Abstand von mindestens 2 um in derselben Ebene haben. Die Bereiche der Halbleiterzonen können innerhalb dieser geometrischen Grenzen beliebig dimensioniert werden. So kann die Emitterzone 86 entsprechend dem beschriebenen Ausführungsbeispiel eine Breite von etwa 5 bis 6 um haben, und die Kontafctlöcher können eine Weite von 3 pm haben.

Der Kodierer 40 und die Verriegelungsschaltung 44 gemäß Fig. 1 können irgendeine geeignete Ausbildung Beben. In den Fig. 4 bis 14b ist ein Ausführungsbeispiel für einen Acht-Bit-Kodierer dargestellt. Wie in Fig. 4 gezeigt ist, weist die

030040/0666 BAD ORIGINAL

Kodiererlogik 4 ODER-Gatter-Schaltungsraodule 100, die als Spalten-ODER-Gatter bezeichnet werden, und eine Gruppe von Ausgangs-ODER-Gattern 102 auf, die die Ausgänge von den Spalten-ODER-Gattern kombinieren. Jeder der Spalten-ODER-Gatter 100 hat 64 Binäreingänge und erzeugt auf sechs Datenleitungen ein kodiertes Sechs-Bit-Ausgangssignal zusammen mit einem Null-Bit-Ausgangssignal, das anzeigt, wann die sechs Datenbits alle Null sind. Die vier Gruppen von Sieben-Bit-Ausgangssignalen werden über Leitungen 104 zu den Ausgangs-ODER-Gattern 102 geleitet, wo sie logisch kombiniert werden, um ein digitales Acht-Bit-Ausgangssignal zu erzeugen, das zu der Verriegelungsschaltung 44 übertragen wird.

WieFin Fig. 5 gezeigt ist, weist jeder Spalten-ODER-Gatter-Modul 100 eine Vielzahl von npn-Transistoren auf. Es gibt bei dem dargestellten Ausführungsbeispiel 64 Zeiien mit jeweils acht solcher Transistoren. Die KollektoranschlQsse aller Transistoren im Modul sind gemeinsam mit dem Erdanschluß 106 verbunden, und jede der 64 Eingangsleitungen ist mit den Basisanschlüssen einer Transistorreihe verbunden. Vier solcher Leitungen sind als Beispiel in Fig. 5 gezeigt und mit den Signalnamen COMPOUT Nr. 0, 31, 32 und 63 bezeichnet. Außerdem sind in einem Spalten-ODER-Gatter sieben Ausgangsleitungen mit sechs Datenleitungen 108 und der Nullleitung 110, an die die Emitteranschlüsse der Trandstoren selektiv angeschaltet sind. Eine achte Parallelleitung 112 und eine entsprechende "Spalte" von in Fig. 5 gezeigten Transistoren werden in der Acht-Bit-Konfiguration nicht verwendet.

Eine selektive Verbindung der Ausgangsleitungen 108 und mit den Emitteranschlüssen der Transistoren bewirkt die Umsetzung eines von einem Signal auf einer der 64 Eingangsleitungen bezeichneten Signalpegels in einen entsprechenden Binärcode. So ist beispielsweise in der Zeile Nr. 0 der Transistoren nur der Emitteranschluß des in Spalte Nr. 0 angeordneten Transistors mit der "0"-Ausgangsleitung 110

030040/0666

verbundenι während keiner der anderen Transistoren in der Zeile Nr. 0 emitterseitig an eine Ausgangsleitung angeschlossen ist. Wenn daher die Eingangsleitung Nr. 0 zum Spalten-ODER-Gattermodul ein Eingangssignal zuführt, so wird nur die "0" Ausgangsleitung 110 beeinflußt. In der Transistorzeile Nr. 31 sind beispielsweise fünf Transistoren mit den Ausgangsdatenleitungen 108 verbunden, die den Datenleitungen das Muster 011111 einprägen; dieses Muster wird als Binärcode für die Dezimalzahl 31 erkannt.

Die Gesamtanordnung der Transistorverbindungen für jeden der Spalten-ODER-Gattermoduln 100 ist schematisch in Fig. 6 gezeigt. Die vertikal verlaufenden Leitungen in Fig. 6 sind die Ausgangsleitungen 108 und die Nulleitung 110, und die horizontalen Leitungen mit den Nummern 0 bis 63 stellen die Eingangsleitungen dar. Die Punkte stellen Verbindungspunkte zwischen den Emitteranschlüssen und den Ausgangsleitungen

Transistoren

dar. Es ist zu erkennen, daß nicht alle/in den Spalten-ODER-Gattermoduln benutzt werden und daß die unnötigen Transistoren ganz fortgelassen werden können. Es ist jedoch aus herstellungs« technischen Gründen zweckmäßig, die Spalten-ODER-Gattermoduln insgesamt in identischer Form herzustellen, also jeweils mit einem voll besetzten Transistormuster, und dann jeden Modul in einem Metallisierungs— bzw. Kontaktierungsschritt durch geeignete Verbindung der Emitteranschlüsse mit den Ausgangsdatenleitungen zu "programmieren".

Jede der Ausgangsleitungen 108 und HO von den Spalten-ODER-Gattern 100 ist mit einer Abtastschaltung der als Beispiel in Fig. 7 gezeigten Art verbunden. Wenn daher ein Transistor in einem der Spalten-ODER-Gatter 100 durch ein anmessen Basis— anschluß angelegtes Signal leitend gemacht wird, wird dessen Emitteranschluß mit einer der Ausgangsleitungen 108 verbunden, und der sich ergebende Signalstrom wird in einer Zustandsänderung im abgetasteten Ausgangssignal auf der Leitung 120 in Fig. 7 ausgedrückt und erkannt. Die abgetasteten Ausgangssignale, welche alle Ausgangssignale der Spalten-ODER-Gatter

030040/0666

darstellen, werden dann zu getakteten Puffern geleitet, von denen einer in Fig. 8 gezeigt ist und deren Ausgangssignale unter Steuerung von internen Taktsignalen auf den Leitungen 52 und 52* auf Leitungen 122 erzeugt werden. Bezugsspannungen auf Leitungen 124 und 126, die von der getakteten Pufferschaltung gemäß Fig. 8 benutzt werden, werden von einer in Fig. 9 dargestellten Schaltung erzeugt.

Die gepufferten Datenausgangssignale auf den Leitungen 122 der getakteten Pufferschaltungen werden dann zu den Ausgangs-ODER-Gattern 102 geleitet, die in den Fig. 10 und 11 genauer gezeigt sind. Die Ausgangs-ODER-Gatter weisen eine Vielzahl von npn-Transistören auf, die in acht Zeilen jeweils von 28 Transistoren angeordnet sind. Die Kollektoranschlüsse aller Transistoren sind mit einem gemeinsamen Erdanschluß verbunden, die Basisanschlüsse der 28 Spalten von Transistoren sind jeweils mit einer von 28 Eingangsleitungen 122 verbunden, die von den gepufferten Ausgängen der vier Spalten-ODER-Gatter 100 kommen. Achttinäre Datenausgangsleitungen 130, die als Horizontalleitungen in Fig. 10 erscheinen, sind selektiv mit den Emitteranschlüssen der Transistoren verbunden und entwickeln ein digitales Acht-Bit-Ausgangssignal. Wie sich aus Fig. 11 ergibt, steht jede Gruppe von sechs Datenleitungen, die von den vier Spalten-ODER-Gattern 100 abgeleitet sind, im wesentlichen in einer ODER-Verknüpfung mit sechs entsprechenden am niedrigsten bewerteten Datenausgangsleitungen 130. Außerdem steht jede Dateneingangsleitung 122 in einer selektiven ODER-Verknüpfung mit den beiden am höchsten bewerteten Ausgangsleitungen 130, um einen Zwei-Bit-Code zu schaffen, der angibt, zu welcher Gruppe die Eingangsäatenleitung gehört. Außerdem stehen die "Null—"Leitungen von den Spalten-ODER-Gattern ebenfalls selektiv in ODER-Verknüpfungen mit den beiden am höchsten bewerteten Datenausgangsleitungen. Die Ausgangs-ODER-Gatter kombinieren die Sechs—Bit—Ausgangssignale der Spalten-ODER-Gatter 100 zur Entwicklung des gewünschten Acht-Bit-Ausgangssignals · Aus Fig. 11 ist zu erkennen, daß die vier Gruppen von Eingangsdatenleitungen mit den beiden am höchsten

030040/0666

~*2- 3009A34

bewerteten Ausgangsleitungen zur Bildung der Codes 00, 01, 10 und 11 verbunden sind, so daß die geeigneten acht Bits der Ausgangsdaten entwickelt werden.

Eine Abtastschaltung, wie die in Fig. 12 gezeigte Schaltung, ist zum Abtasten des Ausgangssignals auf jeder der Datenleitungen 130 von den Ausgangs-ODER-Gattern 102 und zur Entwicklung eines abgetasteten Ausgangssignals auf den Leitungen erforderlich. Die Abtastschaltung liefert auch einen mit VR2/ORMS bezeichneten Bezugsspannungspegel auf der Leitung 132.

Fig. 13 zeigt ein Beispiel far den schaltungsmäßigen Aufbau einer Ausgangsdatenpufferschaltung, die als Verriegelungsschaltung 44 (Fig. 1) dient. Das Eingangssignal für jede dieser Pufferschaltungen wird über die Leitung 42 von einer zugehörigen Abtastschaltung (Fig. 12) abgeleitet. Interne Taktsignale werden von der in Fig. 14 gezeigten Schaltung über Leitungen 134 und 134' abgeleitet, und ein weiteres Bezugssignal wird über eine Leitung 136 zugeführt. Ferner werden der Verriegelungsschaltung gemäß Fig. 13 zwei komplementäre Inversionssignale INV und INV¹ über Leitungen 138 bzw. 138' zugeführt. Die Zustände dieser Inversionssignale bewirken eine selektive Inversion des Signals auf der Leitung 42 vor der Speicherung in der Verriegelungsschaltung für die Ausgabe auf der Leitung 46.

Der Zustand der der Schaltung gemäß Fig. 13 zugeführten Inversionssignale wird entweder von einem externen Signal NMINV auf der Leitung 140 (Fig. 13a) für die am höchsten bewertete Stelle oder von einem externen Signal NLINV auf der Leitung 142 (Fig. 14) abgeleitet. Die Inversionssignale können zu Zweier-Komplement-Operationen verwendet werden, die eine selektive Inversion des am höchsten bewerteten Bits oder der restlichen Bits bedingen.

Fig. 14a und 14b zeigen eine Taktsignal-Umsetzschaltung und

030040/0666

einen Spaltentaktpuffer zur Erzeugung verschiedener Taktsignale für den A/D—Umsetzer aus einem über die Leitung zugeführten externen Taktsignal. Die Schaltung gemäß Fig. 14b erzeugt ein zugehöriges Taktsignal mit der Bezeichnung ECLK auf der Leitung 144, und dieses Signal dient in der Schaltung gemäß Fig. 14a zur Erzeugung der internen Taktsignale auf Leitungen 52 und 52' und in der Schaltung gemäß Fig. 14 zur Erzeugung von Taktsignalen auf Leitungen 134 und 134» für die Verriegelungsschaltung. Zu beachten ist, daß die Schaltungen gemäß den Fig. 13, 13a, 14 und 14b ein Daten« Erd-Signal DGND verwenden, das ebenfalls von einer externen Quelle zugeführt wird.

Aus der vorhergehenden Beschreibung wird deutlich, daß die Erfindung das Gebiet der Analog/Digltal-Umsetzer wesentlich bereichert. Insbesondere wird ein bisher nicht verfügbarer monolithischer, extrem schneller Analog/Digital-Parallelumsetzer mit genau aufeinander angepaßten Komparatoren zur Verfügung gestellt, wobei die Komparatoren relativ niedrige Eingangskapazität und niedrige Eingangsvorströme (input bias current) haben. Der erfindungsgemäße Umsetzer kann bei relativ hohen Produktionsausbeuten hergestellt werden und bildet einen relativ preisgünstigen Umsetzer, der zur Verwendung in vielen Anwendungsfällen geeignet ist, bei denen es auf hohe Operationsgeschwindigkeiten ankommt. Der beschriebene Acht-Bit-Umsetzer kann ein analoges Signal mit Geschwindigkeiten von Null bis 30 Megaabtastungen pro Sekunde digitalisieren und Eingangssignale mit Frequenzkomponenten bis zu 7MHz verarbeiten.

030040/0666

Claims

PATENTANWÄLTE ZENZ & HELBER · D 43OO ESSEN 1 · AW R'JHRSTEIN-1 · TE=.!..: 0"201) 412687

4*

TRW INC.

Patentansprüche

[\y Monolithischer Analog/Digital-Parallelurasetzer mit einemn-Blt-Binärausgang, wobei η wenigstens fünf ist, dadurch gekennzeichnet , daß einer aus 2ⁿ-l Komparator en (10) bestehenden Kompratoranordnung eine Spannungsteilerschaltung (14) vorgeschaltet ist, die so ausgebildet ist, daß sie 2ⁿ-l gleichmäßig gestufte Bezugsspannungspegel erzeugt und jeweils an einen Anschluß jedes der Komparatoren (10) anlegt, daß eine Eingabeschaltung zur Ankopplung einer analogen Eingangsspannung mit einem anderen Anschluß Jedes der Komparatoren (10) verbunden ist und daß eine die Ausgange signale der Komparatoren (10) in ein äquivalentes n-Bit-Binärsignal umsetzende Kodierlogik (26, 40) der Kotnparatoranordnung (10) nachgeschaltet ist, wobei der Umsetzer in einem Dreifach-Diffusionsverfahren in einer hohen Packungsdichte bei hoher geometrischer Auflösung und entsprechend geringen Übergangstiefen hergestellt ist.
2. Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß der Umsetzer durch den Dreifach-Diffuslonsprozeß etwa in einer 2 μτη Konstruktionselementengeometrie hergestellt ist.
3. Umsetzer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Komparatoren (10) und die Kodierlogik (26, 40, 44) eine Vielzahl von npn-Transistoren enthalten.
4. Umsetzer nach Anspruch 3, dadurch gekennzeichnet, daß jeder der Transistoren eine η-leitende Kollektorzone (66),

030040/0666 2/bu.

die bis zu einer Tiefe von etwa 3,5 pm eindiffundiert ist, eine p-leitende Basiszone (78), die bis zu einer Tiefe von etwa 1,2 pm in die Kollektorzone (66) eindiffundiert ist, und eine η -leitende Emitterzone (86) aufweist, die auf eine Tiefe von etwa 0,9 um in die Basiszone eindiffundiert ist.
5. Monolithischer Analog/Digital—Parallelumsetzer mit einer Auflösung von 1 zu 32 oder besser, dadurch gekennzeichnet, daß eine Vielzahl von Komparatoren (10) auf einem Substrat (60) durch einen Dreifach-Diffusionsherstellungsprozeß aufgebaut sind, daß ferner ein Präzisionsspannungsteiler (14) auf dem Substrat (60) aufgebaut ist, der eine Vielzahl von bestimmten Bezugsspannungspegeln an die Komparatoren (10) zum Vergleich mit dem umzusetzenden Analogspannungspegel anlegt, und daß eine Kodierlogik (26, 40, 44) zum Umsetzen der Ausgangssignale der Komparatoren (10) in einen äquivalenten Digitalcode ebenfalls auf dem Substrat (60) aufgebaut ist.
ö. Umsetzer nach Anspruch 5, dadurch gekennzeichnet, daß die Kodierlogik eine erste Logikschaltung zur Erzeugung eines den analogen Spannungspegel bezeichnenden 1-aus—n-Codes, mit η "δ 3 2 und eine zweite Logikschaltung zur Erzeugung eines Mehrfachbit-Binärcodes, der dem 1-aus-n-Code äquivalent ist, aufweist.
7. Umsetzer nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß der Umsetzer durch den Dreifach-Diffusionsprozeß etwa in einer 2 pm Konstruktionselementengeometrie hergestellt ist.
8. Umsetzer nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß die Komparatoren (10) und die Kodierlogik (26, 40, 44) eine Vielzahl von npn—Transistoren aufweisen.
9. Umsetzer nach Anspruch 8, dadurch gekennzeichnet, daß ^fc» jeder der Transistoren eine η-leitende Kollektorzone (66), ''"* die bis zu einer Tiefe von etwa 3,5 pm eindiffundiert ist, eine p-leitende Basiszone (78), die bis zu einer Tiefe von

030040/0666

~ 3 —

etwa 1,2 um in die Kollektorzone (66) eindiffundiert ist, und eine n⁺-leitende Emitterzone (86) aufweist, die auf eine Tiefe von etwa 0,9 um in die Basiszone eindiffundiert ist.

030040/0666