DE10361676B4

DE10361676B4 - Analog/Digital-Wandler und entsprechendes System

Info

Publication number: DE10361676B4
Application number: DE10361676.4A
Authority: DE
Inventors: Young-Jae Cho; Seung-Hoon Lee
Original assignee: MagnaChip Semiconductor Ltd
Current assignee: Key Foundry Co Ltd
Priority date: 2003-11-26
Filing date: 2003-12-30
Publication date: 2015-05-28
Anticipated expiration: 2023-12-31
Also published as: JP4897200B2; JP2005160013A; CN1622469A; US7009545B2; KR20050050767A; TWI362838B; US20050110670A1; CN100525112C; KR100560945B1; DE10361676A1; TW200518472A

Abstract

Analog/Digital-Wandler, welcher auf einem Chip implementiert ist, welcher aufweist: einen Chip-Referenzspannungsgenerator zum Erzeugen einer Anzahl N von Referenzspannungen, wobei N eine positive ganze Zahl ist; und eine Wandlereinrichtung zum Wandeln des eingegebenen Analogsignals in ein digitales Signal durch Verwendung der Referenzspannungen; dadurch gekennzeichnet, dass der Chip-Referenzspannungsgenerator einen Spannungstreiber zum Stabilisieren der Referenzspannung aufweist.

Description

Die vorliegende Erfindung betrifft einen Analog/Digital-Wandler gemäß dem Oberbegriff des Anspruchs 1 und ein entsprechendes System gemäß dem Oberbegriff des Anspruchs 22, wie aus der US 2003/0063020 A1 bekannt.
Ebenfalls bekannt sind derartige Analog/Digital-Wandler bzw. Systeme aus der JP 09326699 A1 und der US 6445329 B1 .
Die US 5,280,200 A beschreibt einen analogen dynamischen Superbuffer mit einer Pegelverschiebestufe, einer Spannungsklemmstufe und einer dynamischen Pufferstufe.
Die US 5,359,327 A beschreibt ein Analog/Digital-Wandlersystem mit einer Schnittstelle und einer passiven Referenzspannungsquelle.
BESCHREIBUNG DES STANDES DER TECHNIK
Einhergehend mit dem neueren Fortschritt der CMOS-VLSI-Technologie und der Digital-Signal-Verarbeitungstechnik, von hochauflösenden Videosystemen, von persönlichen mobilen Kommunikationseinrichtungen der nächsten Generation, von Hochgeschwindigkeitsfunknetzen und von medizinischen Bilderfassungssystemen besteht ein zunehmender Bedarf an A/D-Wandlern (nachfolgend als ADCs bezeichnet) mit niedrigem Leistungsverbrauch, hoher Auflösung und hoher Geschwindigkeit. Speziell die ADCs für Flachbildschirme, für digitale Speicherungslesekanäle, für medizinische Bilderfassung und für graphische RGB-Applikationen erfordern wenigstens eine 8-Bit-Auflösung und eine Leistungsfähigkeit von 200 MS/s bei einer kleinen Chipfläche und niedrigem Leistungsverbrauch. Die meisten der herkömmlichen ADCs mit einer Abtastrate größer als 200 MS/s basierten im Allgemeinen auf Flash-, Faltungs-, Teilbereichs- und Pipeline-Architekturen. In dieser Arbeit wird die Pipeline-Architektur angewendet, um die Geschwindigkeit, den Leistungsverbrauch und die Chipfläche zu optimieren.
1 ist ein Blockschaltbild, welches einen herkömmlichen ADC zeigt.
Wie gezeigt wird, beinhaltet der herkömmliche ADC einen Abtast-Halte-Verstärker (nachfolgend als SHA bezeichnet) 11, erste und zweite Multiplizier-Digital/Analog-Wandler 13 und 15 (nachfolgend als MDACs bezeichnet), erste bis dritte Einheits-Analog/-Digital-Wandler 12, 14 und 16 (nachfolgend als UADCs bezeichnet), eine Digital-Korrigierlogik 17 (nachfolgend als DCL bezeichnet) und einen Dezimator 18 (nachfolgend als DCM bezeichnet).
Im Detail wird der SHA 11, welcher ein analoges Signal AIN empfängt, benutzt, um das eingegebene Analogsignal abzutasten bzw. zu lesen. Die ersten bis dritten UADCs 12, 14 und 16 wandeln jeweils ein Abtast- bzw. Lesesignal in einen Erste-Stufe-Digitalcode. Jeder der ersten und zweiten MDACs 13 und 15 wandelt jeden der Erste-Stufe-Digitalcodes, welche von den ersten und zweiten UADCs ausgegeben werden, in jeweils zurückgesendete Analogsignale; indiziert das Abtastsignal durch das rückgesendete Analogsignal; und gibt dann ein resultierendes Signal an den zweiten oder dritten UADC 12, 14 und 16 aus. Nachdem das Abtastsignal in die Erste-Stufe-Digitalcodes durch die ersten bis dritten UADCs 12, 14 und 16 gewandelt ist, kombiniert der DCL 17 die Erste-Stufe-Digitalcodes und gibt einen 8-Bit-Zweite-Stufe-Digitalcode an den DCM. Schließlich dient der DCM 18 zum Abtasten des 8-Bit-Zweite-Stufe-Digitalcodes mit einer 1/2- oder 1/4-Abtastrate. Zusätzlich, obwohl dies nicht in 1 gezeigt wird, benutzt der herkömmliche ADC ein externes Taktsignal oder erzeugt ein internes Taktsignal, um die internen Blöcke, welche oben beschrieben sind, zu steuern.
Nachfolgend wird der Operationsschritt des herkömmlichen ADC im Detail beschrieben.
Zuallererst wird das Analogsignal AIN in den herkömmlichen ADC eingegeben und wird durch den SHA 11 in das Abtastsignal abgetastet. Dann vergleicht der erste UADC 12 das Abtastsignal, welches von dem SHA 11 ausgegeben wird, mit einer Referenzspannung, welche von einer externen Schaltung eingegeben wird, und erzeugt einen ersten 3-Bit-Erste-Stufe-Digitalcode.
Als Nächstes wandelt der erste MDAC 13 den ersten 3-Bit-Erste-Stufe-Digitalcode, welcher von dem ersten UADC 12 ausgegeben wird, in ein erstes zurückgesendetes analoges Signal. Dann wird das Abtastsignal durch das erste rückgesendete Analogsignal indiziert. Als Ergebnis kann das erste MDAC 13 ein Minuten-Analogsignal erhalten. Das Minuten-Analogsignal wird verstärkt und an den zweiten UADC 14 und den zweiten MDAC 15 ausgegeben.
Dann erzeugt der zweite UADC 14, wie der erste UADC 12, einen zweiten 3-Bit-Erste-Stufe-Digitalcode. Der zweite MDAC 15 wird auch wie der erste MDAC 13 betrieben, und der dritte UADC 16 wandelt ein ausgegebenes Signal des zweiten MDAC 15 in einen dritten 4-Bit-Erste-Stufe-Digitalcode.
Als Nächstes empfängt der DCL 17 die ersten bis dritten Erste-Stufe-Digitalcodes, welche von dem ersten bis dritten UADC 12, 14 und 16 ausgegeben werden. Um nicht-lineare Fehler zu beseitigen, z. B. eine Offset-Spannung, welche bei einem Analog-zu-digital-Wandlungsprozess erzeugt wird, überlagert der DCL 17 jedes der letzten Bits des ersten 3-Bit-Erste-Stufe-Digitalcodes und des ersten Bits des zweiten 3-Bit-Erste-Stufe-Digitalcodes mit jedem letzten Bit des zweiten 3-Bit-Erste-Stufe-Digitalcodes und dem ersten Bit des dritten 4-Bit-Erste-Stufe-Digitalcodes.
Der herkömmliche ADC benutzt die Referenzspannung im Bearbeitungsschritt des Wandelns eines Analogsignals in einen Digitalcode oder des Digitalcodes in ein analoges Signal. Beim herkömmlichen ADC wird die Referenzspannung von einer externen Schaltung geliefert. Wenn ein Referenzspannungsgenerator in der externen Schaltung ist, ist ein Filter zwischen dem Referenzspannungsgenerator und dem herkömmlichen ADC-Chip, um die Referenzspannung zu stabilisieren, d. h. Entfernen eines Rauschens und eines Störimpulses, welcher durch parasitäre Induktivität und Kapazität beim Drahtbonden und durch eine Impedanz des herkömmlichen ADC-Chips erzeugt wird.
Zusätzlich sollte zum Entfernen des Rauschens und des Störimpulses die Kapazität eines Kondensators, welcher in dem Filter beinhaltet ist, relativ groß sein. Als Ergebnis ist es unmöglich, da die Abmessung des Kondensators im Vergleich zu seiner Kapazität vergrößert wird, dass der Referenzspannungsgenerator und der herkömmliche ADC auf einem Chip angeordnet sind.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist deshalb eine Aufgabe der vorliegenden Erfindung, eine Halbleiterbaugruppe zu liefern, welche eine Referenzspannung durch Eliminieren von Hochfrequenzrauschen und Störimpulsen eliminiert und Vorteile bezüglich der Abmessung und der Arbeitsgeschwindigkeit besitzt.
Entsprechend einem Gesichtspunkt der vorliegenden Erfindung wird ein Analog/Digital-Wandler geliefert, welcher im unabhängigen Anspruch 1 definiert ist.
Entsprechend einem anderen Gesichtspunkt der vorliegenden Erfindung wird ein System geliefert, welches im unabhängigen Anspruch 22 definiert ist.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die obigen und andere Aufgaben und Merkmale der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung bevorzugter Ausführungsformen offensichtlich, welche in Verbindung mit den beigefügten Zeichnungen gegeben werden, in welchen:
1 ein Blockschaltbild ist, welches einen herkömmlichen Analog/Digital-Wandler (ADC) zeigt;
2 ein Blockdiagramm ist, welches einen ADC entsprechend der vorliegenden Erfindung zeigt;
3 ein schematisches Schaltbild ist, welches einen Referenzspannungsgenerator auf dem Chip und ein RC-Filter, welches in 2 gezeigt wird, beschreibt;
4 ein Kondensator, welcher in dem RC-Filter, welches in 3 gezeigt wird, beinhaltet ist;
5 eine Wellen- bzw. Signalform ist, welche ein Simulationsergebnis des Referenzspannungsgenerators auf dem Chip und des RC-Filters, welches in 2 gezeigt wird, darstellt;
6 ein Chip des ADC entsprechend einer Ausführungsform der vorliegenden Erfindung ist;
7 eine Signalform ist, welche einen differentiellen nicht-linearen DNL und einen integralen nicht-linearen INL des Chips zeigt, welcher in 6 gezeigt wird;
8 ein Spektrum ist, welches einen Digitalcode beschreibt, welcher von dem Chip, welcher in 6 gezeigt wird, ausgegeben wird;
9A und 9B Signalformen sind, welche jeweils den störungsfreien dynamischen Bereich SFDR und das Signal/Rausch- und Störverhältnis SNDR des Chips zeigen, welcher in 6 gezeigt wird, pro einer Abtastfrequenz und einer Frequenz eines eingegebenen Signals; und
10 ein Graph ist, welcher die Leistungsfähigkeit des ADC entsprechend der vorliegenden Erfindung im Vergleich zu anderen ADCs zeigt.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Nachfolgend wird ein Analog/Digital-Wandler (A/D-Wandler), welcher einen Referenzspannungsgenerator auf einem Chip besitzt, entsprechend der vorliegenden Erfindung im Detail mit Bezug auf die beigefügten Zeichnungen beschrieben.
2 ist ein Blockschaltbild, welches einen Analog/Digital-Wandler (nachfolgend als ADC bezeichnet) entsprechend der vorliegenden Erfindung zeigt.
Wie gezeigt wird, ist der ADC mit einem Referenzspannungsgenerator 200 auf einem Chip zum Liefern einer Referenzspannung REF_VOL, einem RC-Filter 300 auf dem Chip zum Stabilisieren der Referenzspannung REF_VOL und einer Wandlereinheit 100 zum Wandeln eines analogen Signals AIN in ein 8-Bit-Digitalsignal DOUT ausgestattet.
Die Wandlereinheit 100 hat die gleiche Struktur wie der herkömmliche ADC, welcher in 1 gezeigt wird. Die Wandlereinheit 100 beinhaltet nämlich einen Abtast-Halte-Verstärker (nachfolgend als SHA bezeichnet) 110, erste und zweite Multiplizier-Digital/Analog-Wandler 130 und 150 (nachfolgend als MDACs bezeichnet), erste bis dritte Einheits-Analog/Digital-Wandler 120, 140 und 160 (nachfolgend als UADCs bezeichnet), eine digitale Korrigierlogik 170 (nachfolgend als DCL bezeichnet) und einen Dezimator 180 (nachfolgend als DCM bezeichnet). Somit wird eine detaillierte Beschreibung des Aufbaus und der Arbeitsschritte unterlassen.
Jedoch schließt der ACD der vorliegenden Erfindung den Chip-Referenzspannungsgenerator 200 und die Wandlereinheit 100 auf einem Chip ein, um die stabile Referenzspannung zu liefern. Außerdem ist das Chip-RC-Filter 300 auf dem gleichen Chip beinhaltet. Demzufolge, da die Referenzspannung REF_VOL innerhalb des Chips erzeugt wird, ist die Integrität der Referenzspannung REF_VOL äußerst fortschrittlich. Außerdem kann, im Gegensatz zum Stand der Technik, der ADC der vorliegenden Erfindung mit Hilfe eines Flip-Chip-Montageverfahrens ebenso hergestellt werden im Gegensatz zu einem Drahtbonden-Montageverfahren. Damit ist die Integrität des Analogsignals, welches am SHA 110 eingegeben wird, fortschrittlich.
3 ist ein schematisches Schaltbild, welches den Chip-Referenzspannungsgenerator 200 und das Chip-RC-Filter 300 beschreibt, welche in 2 beschrieben werden.
Wie gezeigt wird, beinhaltet der Chip-Referenzspannungsgenerator 200 einen Startspannungsgenerator 220 zum Erzeugen einer Startspannung VREFIN, ein Spannungspegel-Schiebegerät 240 zum Erzeugen der Referenzspannungen REFT und REFC durch Verschieben eines Pegels der Startspannung VREFIN und einen Spannungstreiber 260 zum Ausgeben der stabilisierten Referenzspannungen REFTOP und REFBOT an die Wandlereinheit 100 durch Stabilisieren der Referenzspannungen REFT und REFC.
Das Chip-RC-Filter 300, welches zwischen dem Chip-Referenzspannungsgenerator 200 und der Wandlereinheit 100 gekoppelt ist, beinhaltet zwei Paar von einem Widerstand und einem Kondensator, welche in Reihe miteinander verbunden sind.
Im Detail beinhaltet die Spannungspegelanordnung 240 einen ersten Spannungsinduzierblock 242 zum Empfangen der Startspannung VREFIN und zum Induzieren einer induzierten Spannung TR2, einen ersten Treiberblock PM1 zum Liefern eines Betriebsstromes und einen Spannungsteilerblock 244 zum Ausgeben der Referenzspannungen REFT und REFC basierend auf der induzierten Spannung TR2 und dem Betriebsstrom. Der Spannungspegelbaustein 240 beinhaltet ferner einen ersten Kondensator C1, welcher zwischen dem Spannungsinduzierblock 242 und dem Spannungsteilerblock 244 zum Stabilisieren der Referenzspannungen REFT und REFC angeordnet ist.
Zusätzlich beinhaltet der Spannungstreiber 260 eine erste Treibereinheit zum Ausgeben der ersten stabilisierten Referenzspannung REFTOP durch Stabilisieren der ersten Referenzspannung REFT und eine zweite Treibereinheit zum Ausgeben der zweiten stabilisierten Referenzspannung REFBOT durch Stabilisieren der zweiten Referenzspannung REFC.
Der Chip-Referenzspannungsgenerator 200 beinhaltet die Arbeitsschritte des Erzeugens der Startspannung VREFIN; das Erzeugen der ersten und zweiten Referenzspannungen REFT und REFC durch Justieren des Pegels einer induzierten Spannung in Abhängigkeit zur Startspannung VREFIN; und das Ausgeben der ersten und zweiten stabilisierten Referenzspannungen REFTOP und REFBOT durch Stabilisieren der ersten und zweiten Referenzspannungen REFT und REFC.
4 ist ein Filterkondensator, welcher in dem Chip-RC-Filter 300 beinhaltet ist, welches in 3 gezeigt wird.
Wie gezeigt wird, ist der Filterkondensator auf einem PMOS-Transistor ausgeführt. Das Gate G des PMOS-Transistors ist eine Seite des Filterkondensators, und die Quelle S, der Drain D und der Grundkörper B, als die andere Seite des Filterkondensators, sind an die Versorgungsspannung VDD gekoppelt. Hierbei werden, um einen Grundkörpereffekt des PMOS-Transistors herabzusetzen, die Quelle S und der Drain D des Filterkondensators mit dem Grundkörper B des Filterkondensators verbunden. Im Vergleich zu einem allgemeinen Kondensator, welcher eine Metall-Isolator-Metall-(MIM-)Struktur besitzt, kann der Filterkondensator der vorliegenden Erfindung, welcher den PMOS-Transistor nutzt, eine größere Kapazität im Vergleich zu seiner Größe besitzen.
5 ist ein Graph, welcher das Simulationsergebnis des Chip-Referenz-Spannungsgenerators 200 und des Chip-RC-Filters 300 darstellt, welche in 2 gezeigt werden.
Wie gezeigt wird, wird die Zeit als Wert auf einer Koordinate der x-Achse des Graphen (Einheit in ns) und die Referenzspannung als Wert auf einer Koordinate der y-Achse des Graphen (Einheit in mV) aufgetragen. Auf dem Graphen sind eine durchgezogene Linie und eine gepunktete Linie: Die durchgezogene Linie ist die Referenzspannung der vorliegenden Erfindung; und die gepunktete Linie ist die Referenzspannung entsprechend dem Stand der Technik.
Zwei unterschiedliche Schaltungen, welche mit einer Geschwindigkeit von 220 MS/s arbeiten, werden simuliert und verglichen. Der herkömmliche ADC hat 0,1-μF-Bypass-Kondensatoren außerhalb des Chips an den Referenzspannungs-Ausgangsknoten und der ADC der vorliegenden Erfindung hat das Chip-RC-Filter 300, welches mit den Referenzspannungs-Ausgangsknoten verbunden ist. Wie in 4 dargestellt wird, beträgt die Einschwingzeit der Schaltung mit dem Chip-RC-Filter 300 0,45 ns, welche der höheren Abtastrate größer als 400 MS/s entsprechen kann. Jedoch ist die Einschwingzeit mit den 0,1-μF-Kondensatoren außerhalb des Chips an den Referenzausgangssignalen deutlich länger. Bond-Kontakte, welche auf diesem speziellen Montageverfahren beruhen, scheinen jeweils die parasitäre Induktivität und Kapazität von 2,5 nH und 0,7 pF zu besitzen. Hierbei wird die Einschwingzeit als eine Zeit definiert, welche benötigt wird, um die Referenzspannung im Bereich von ±2 mV zu stabilisieren.
6 ist ein Chip eines ADC entsprechend einer Ausführungsform der vorliegenden Erfindung.
Der ADC entsprechend einer Ausführungsform der vorliegenden Erfindung wird in einem 0,25 μm n-Wannen-einpoligem Fünf-Metall-CMOS-Prozess hergestellt. Die Chip-Photographie des ADC wird in 6 gezeigt. Die Chip-PMOS-Entkoppelkondensatoren zwischen den Schaltungsblöcken werden durch die fett gepunkteten Linien angezeigt.
Bei dem ADC entsprechend der Ausführungsform der vorliegenden Erfindung wird eine MCS-Technik in den 3b MDACs angewendet, um einen niedrigen Leistungsverbrauch und geringes Rauschen bei hoher Geschwindigkeit zu erzielen. Die MCS-Technik reduziert die erforderlichen MDAC-Einheitskondensatoren von 8 auf 4 durch Zusammenlegen von zwei Einheitskondensatoren in einen einzelnen Kondensator, basierend auf dem Gleiche-Ladungs-Verteilungskonzept. Wenn man die gleiche Einheitskondensatorabmessung wie bei einem konventionellen MDAC benutzt, verbessert der SHA und der MDAC die Verstärkungsgeschwindigkeit ohne den Leistungsverbrauch zu erhöhen, indem die Ladungskapazitäten des SHA und die Anzahl der Verbindungsleitungen und der erforderlichen Bauelemente in dem MDAC um 50% reduziert werden. Die Einheitskondensatorabmessungen in den ersten und zweiten 3b MDACs sind jeweils 100fF und 50fF, wobei der Leistungsverbrauch, die Auflösung, das kT/C-Rauschen und das 8b Matching berücksichtigt werden. Die MDACs basieren auf einem Zweistufenverstärker, welche mit einer gefalteten Kaskode- und einer ungefalteten Kaskode-Architektur in den jeweils ersten und zweiten Stufen bilden, mit einer DC-Verstärkung von 70 dB. Die –3 dB Frequenzen der ersten und zweiten MDACs sind jeweils 562 MHz und 477 MHz. Der ADC nimmt die aktive Chipfläche von 2,25 mm² ein und verbraucht 220 mW bei 2,5 V und 220 MS/s.
7 ist eine Signalform, welche eine differentiell nicht-lineare DNL und eine integrale nicht-lineare INL des Chips zeigt, welcher in 6 gezeigt wird. Wie dargestellt, liegen die gemessenen DNL und INL innerhalb –0,44 bis +0,43 LSB und –1,13 bis +0,83 LSB.
8 ist ein Spektrum, welches einen Digitalcode beschreibt, welcher von dem Chip ausgegeben wird, welcher in 6 gezeigt wird.
Wie gezeigt wird, ist das gemessene Spektrum mit 120 MHz analog einer Sinuswelle bei 220 MS/s ausgedruckt. Die Ausgangsdigitaldaten werden bei einer Viertelrate (1/4) des 220 MHz-Taktes mit den Chip-Dezimator-Schaltungen erfasst. Es wird festgestellt, dass der ADC selbst bei einer vollen Geschwindigkeit von 220 MS/s arbeitet.
9A und 9B sind Graphen, welche jeden störungsfreien dynamischen Bereich SFDR und das Signal/Rausch- und Störverhältnis SNDR des Chips darstellen, wie es in 6 gezeigt wird, pro einer Frequenz einer Abtastfrequenz und eines eingegebenen Signals.
Wenn die Abtastrate von 50 MS/s auf 220 MS/s erhöht wird, werden in 9A der SNDR und der störungsfreie dynamische Bereich (SFDR) mit einer 10-MHz-differentiellen Eingangssinuswelle gezeigt. Der SNDR wird oberhalb 40 dB beibehalten, wenn die Abtastfrequenz auf 200 MS/s ansteigt. Der SNDR nimmt von 41 dB auf 38 dB um 3 dB bei einem 10-MHz-Eingangssignal bei der maximalen Betriebsabtastrate von 220 MS/s ab. Die aktuelle dynamische Leistungsfähigkeit des ADC wird bei der maximalen Arbeitsfrequenz besser erwartet, wenn man die parasitären Kondensator- und Induktivitätskomponenten beim Bonden von Drahtleitungen beachtet, deren horizontale und vertikale Längen 1,1 mm und 1,2 mm jeweils in dieser aktuellen Montage-Version sind. Da der vorgeschlagene ADC als einer von mehreren wichtigen Kernmakrozellen für ein relativ großes System integriert wird und kurze Eingangs- und Ausgangsverbindungsleitungen besitzen wird, werden derart lange Bond-Drahtprobleme, wie sie in dieser auf Multi-Projektwafern (MPW) basierenden Montage beobachtet werden, selten auftreten.

Der SNDR und der SFDR in 9B werden mit anwachsenden Eingangsfrequenzen bei der maximalen Abtastfrequenz von 220 MS/s gemessen. Mit erhöhten Eingangsfrequenzen bis zu einer Nyquist-Frequenz bleiben das SNDR und das SFDR jeweils oberhalb 37 dB und 49 dB. Die gemessene Leistungsfähigkeit des ADC entsprechend der vorliegenden Erfindung wird in Tabelle 1 zusammengefasst.

Auflösung		8 Bits
Max. Rate		220 MS/S
Prozess		0,25 μm CMOS
Eingabebereich		1 V_p-p
SNDR	bei 200 MS/s	40,8 dB bei 10 MHz, 40,1 dB bei 120 MHz, 37,4 dB bei 500 MHz
	bei 220 MS/s	38,0 dB bei 10 MHz, 36,9 dB bei 120 MHz, 34,3 dB bei 500 MHz
SFDR	bei 200 MS/s	49,5 dB bei 10 MHz, 49,3 dB bei 120 MHz, 47,2 dB bei 500 MHz
	bei 220 MS/s	47,3 dB bei 10 MHz, 48,6 dB bei 120 MHz, 41,4 dB bei 500 MHz
DNL		–0,44 LSB/+0,43 LSB
INL		–1,13 LSB/+0,83 LSB
ADC-Kernleistung		220 mW bei 220 MS/s
Aktive Chipflache		2,25 mm² (= 1,5 mm × 1,5 mm)

Tabelle 1. Zusammenstellung der Leistungsfähigkeit des ADC entsprechend der vorliegenden Erfindung

10 ist ein Graph, welcher die Leistungsfähigkeit des ADC entsprechend der vorliegenden Erfindung im Vergleich zu anderen ADCs zeigt.
Wie gezeigt wird, verbraucht ein ADC, welcher einen bipolaren Transistor nutzt, eine große Leistung, und ein ADC, welcher einen CMOS-Transistor entsprechend dem Stand der Technik nutzt, kann nicht auf einem Chip hergestellt werden. Jedoch kann der ADC entsprechend der vorliegenden Erfindung alle Komponenten auf einem Chip vereinigen und besitzt Vorteile bezüglich der Arbeitsgeschwindigkeit, der Abmessung und des Leistungsverbrauchs. Hierbei wird die Gütezahl (FOM), welche der Wert auf der Koordinate der y-Achse des Graphen ist, durch nachfolgende Gleichung definiert. FOM = (2 × ERBW) × 2^ENOB/LEISTUNG (Einheit: MHz/mW) Gl. 1
In der Gleichung ist die effektive Auflösungsbandbreite (ERBW) die Eingangsfrequenz, bei welcher das Signal-Rausch-Verhältnis (SNR) um 3 dB unter das SNR bei niedrigen Eingangsfrequenzen abnimmt, und das ENOB gibt die effektive Anzahl von Bits der ADCs wieder.
Folglich kann der Analog/Digital-Wandler (ADC), welcher einen Chip-Referenzspannungsgenerator und ein Chip-RC-Filter besitzt, effektiv ein Rauschen oder eine Störung durch das Anordnen des Chip-Referenzspannungsgenerators und des Chip-RC-Filters auf einem Chip des Analog/Digital-Wandlers entfernen.
Wie oben beschrieben, werden der Chip-Referenzspannungsgenerator und das Chip-RC-Filter entsprechend der vorliegenden Erfindung auf den ADC angewandt. Jedoch kann die vorliegende Erfindung auf eine Halbleiterbaugruppe angewandt werden, welche eine Referenzspannung benutzt, z. B. einen Digital/Analog-Wandler DAC, ein Filter und so weiter.
Während die vorliegende Erfindung mit Bezug auf spezielle Ausführungsformen beschrieben wurde, wird es für Fachleute offensichtlich sein, dass verschiedene Änderungen und Modifikationen gemacht werden können, ohne vom Geist und Umfang der Erfindung, wie sie in den folgenden Ansprüchen definiert werden, abzuweichen.

Claims

Analog/Digital-Wandler, welcher auf einem Chip implementiert ist, welcher aufweist: einen Chip-Referenzspannungsgenerator zum Erzeugen einer Anzahl N von Referenzspannungen, wobei N eine positive ganze Zahl ist; und eine Wandlereinrichtung zum Wandeln des eingegebenen Analogsignals in ein digitales Signal durch Verwendung der Referenzspannungen; dadurch gekennzeichnet, dass der Chip-Referenzspannungsgenerator einen Spannungstreiber zum Stabilisieren der Referenzspannung aufweist.
Analog/Digital-Wandler nach Anspruch 1, wobei der Chip-Referenzspannungsgenerator einen Spannungspegel-Verschiebebaustein beinhaltet, welcher zum Erzeugen der Referenzspannungen dient.
Analog/Digital-Wandler nach Anspruch 1, welcher ferner eine Anzahl M von Filtern aufweist, welche zwischen dem Chip-Referenzspannungsgenerator und der Wandlereinrichtung gekoppelt sind, um ein Rauschen zu entfernen, welches in den Referenzspannungen vorliegt, wobei M eine positive ganze Zahl ist.
Analog/Digital-Wandler nach Anspruch 2, wobei der Chip-Referenzspannungsgenerator einen Startspannungsgenerator zum Erzeugen einer Startspannung aufweist, wobei der Spannungspegel-Verschiebebaustein eingerichtet ist, die Referenzspannungen mit N Spannungspegeln durch Verschieben eines Spannungspegels der Startspannung zu erzeugen.
Analog/Digital-Wandler nach Anspruch 4, wobei der Spannungspegel-Verschiebebaustein beinhaltet: einen ersten Spannungsinduzierblock zum Empfangen der Startspannung, um eine induzierte Spannung zu erzeugen; einen Spannungsteilerblock zum Ausgeben der Referenzspannungen durch Verschieben eines Spannungspegels der induzierten Spannung als einen Spannungspegel der Startspannung, welche auf einen Arbeitsstrom bezogen ist; und einen ersten Treiberblock zum Erzeugen des Arbeitsstromes für den Spannungsteilerblock.
Analog/Digital-Wandler nach Anspruch 5, wobei die Referenzspannung durch den ersten Treiberblock und den Spannungsteilerblock bestimmbar sind.
Analog/Digital-Wandler nach Anspruch 6, wobei der Spannungspegel-Verschiebebaustein einen ersten Kondensator beinhaltet, welcher zwischen dem Spannungsinduzierblock und dem Spannungsteilerblock zum Stabilisieren der Referenzspannungen gekoppelt ist.
Analog/Digital-Wandler nach Anspruch 6, wobei der erste Spannungsinduzierblock einen Differenzverstärker zum Erzeugen der induzierten Spannung beinhaltet.
Analog/Digital-Wandler nach Anspruch 6, wobei der erste Treiberblock einen MOS-Transistor beinhaltet, welcher an eine Versorgungsspannung und den Spannungsteilerblock gekoppelt ist und dessen Gate mit dem ersten Spannungsinduzierblock
Analog/Digital-Wandler nach Anspruch 6, wobei der Spannungsteilerblock eine Vielzahl von Widerständen, welche in Reihe zwischen dem ersten Treiberblock und einer Erdspannung angeschlossen sind, beinhaltet.
Analog/Digital-Wandler nach Anspruch 10, wobei die Referenzspannungen durch den ersten Treiberblock und den Spannungsteilerblock bestimmbar sind.
Analog/Digital-Wandler nach Anspruch 11, wobei die Referenzspannungen in erste und zweite Referenzspannungen aufgeteilt sind.
Analog/Digital-Wandler nach Anspruch 11, wobei der Spannungstreiber beinhaltet: eine erste Treibereinheit zum Stabilisieren der ersten Referenzspannung; und eine zweite Treibereinheit zum Stabilisieren der zweiten Referenzspannung.
Analog/Digital-Wandler nach Anspruch 13, wobei die erste Treibereinheit beinhaltet: einen zweiten Spannungsinduzierblock zum Empfangen der ersten Referenzspannung, um eine erste Spannung zu erzeugen; einen zweiten Treiberblock, welcher an eine Versorgungsspannung zum Stabilisieren der ersten Spannung angeschlossen ist, um die stabilisierte erste Spannung als erste Referenzspannung auszugeben; einen zweiten Kondensator, welcher zwischen dem zweiten Spannungsinduzierblock und dem zweiten Treiberblock zum Stabilisieren der ersten Spannung gekoppelt ist; und einen ersten Widerstand, welcher zwischen dem zweiten Spannungsinduzierblock und dem zweiten Treiberblock zum Stabilisieren der ersten Referenzspannung gekoppelt ist.
Analog/Digital-Wandler nach Anspruch 14, wobei der zweite Spannungsinduzierblock einen Differentialverstärker zum Erzeugen der ersten Spannung beinhaltet.
Analog/Digital-Wandler nach Anspruch 14, wobei der zweite Treiberblock einen MOS-Transistor beinhaltet, welcher mit der Versorgungsspannung und dem ersten Widerstand gekoppelt ist und dessen Gate an den zweiten Spannungsinduzierblock gekoppelt ist.
Analog/Digital-Wandler nach Anspruch 16, wobei die zweite Treibereinheit beinhaltet: einen dritten Spannungsinduzierblock zum Empfangen der zweiten Referenzspannung und zum Induzieren der zweiten Referenzspannung; einen dritten Treiberblock, welcher mit einer Erdspannung zum Stabilisieren der zweiten Referenzspannung verbunden ist, um die stabilisierte zweite Spannung als zweite Referenzspannung auszugeben; einen dritten Kondensator, welcher zwischen dem dritten Spannungsinduzierblock und dem dritten Treiberblock zum Stabilisieren der zweiten Referenzspannung gekoppelt ist; und einen zweiten Widerstand, welcher zwischen dem dritten Spannungsinduzierblock und dem dritten Treiberblock zum Stabilisieren der zweiten Referenzspannung gekoppelt ist.
Analog/Digital-Wandler nach Anspruch 17, wobei der dritte Spannungsinduzierblock beinhaltet: einen Differentialverstärker zum Induzieren der zweiten Referenzspannung durch einen Stromspiegel.
Analog/Digital-Wandler nach Anspruch 18, wobei der dritte Treiberblock beinhaltet: einen MOS-Transistor, welcher mit der Erdspannung und dem zweiten Widerstand gekoppelt ist und dessen Gate an den dritten Spannungsinduzierblock gekoppelt ist.
Analog/Digital-Wandler nach Anspruch 3, wobei die Filter ein RC-Filter sind.
Analog/Digital-Wandler nach Anspruch 20, wobei das RC-Filter einen Kondensator beinhaltet, welcher durch einen MOS-Transistor verkörpert wird, dessen Gate als eine Seite des Kondensators dient und dessen Quelle, Drain und Grundkörper als die andere Seite des Kondensators dienen.
System, welches einen Chip-Analog/Digitalwandler besitzt, welches aufweist: einen Chip-Referenzspannungsgenerator, welcher in dem Analog/Digital-Wandler beinhaltet ist, zum Erzeugen einer Anzahl N von Referenzspannungen, wobei N eine positive ganze Zahl ist; und einen Wandlerbaustein, welcher in dem Analog/Digital-Wandler beinhaltet ist zum Wandeln des eingegebenen Analogsignals in ein Digitalsignal, indem die Referenzspannungen benutzt werden; dadurch gekennzeichnet, dass der Chip-Referenzspannungsgenerator einen Spannungstreiber zum Stabilisieren der Referenzspannung aufweist.
System nach Anspruch 22, wobei der Chip-Referenzspannungsgenerator einen Spannungspegel-Verschiebebaustein beinhaltet, welcher zum Erzeugen der Referenzspannungen dient.
System nach Anspruch 22, welches ferner eine Anzahl M von Filtern aufweist, welche zwischen den Chip-Referenzspannungsgenerator und den Wandlerbaustein gekoppelt sind, um ein Rauschen, welches in den Referenzspannungen beinhaltet ist, zu entfernen, wobei M eine positive ganze Zahl ist.
System nach Anspruch 22, wobei der Chip-Referenzspannungsgenerator beinhaltet: einen Startspannungsgenerator zum Erzeugen einer Startspannung; und einen Spannungspegel-Verschiebebaustein zum Erzeugen der Referenzspannungen, welche N Spannungspegel durch Verschieben eines Spannungspegels der Startspannung besitzen.
System nach Anspruch 25, wobei der Spannungspegel-Verschiebebaustein beinhaltet: einen ersten Spannungsinduzierblock zum Empfangen der Startspannung, um eine induzierte Spannung zu erzeugen; einen Spannungsteilerblock zum Ausgeben der Referenzspannungen durch Verschieben eines Spannungspegels der induzierten Spannung, wenn der Spannungspegel der Startspannung sich auf einen Arbeitsstrom bezieht; und einen ersten Treiberblock zum Erzeugen der Arbeitsspannung zum Spannungsteilerblock.
System nach Anspruch 26, wobei der Spannungsteilerblock eine Vielzahl von Widerständen beinhaltet, welche in Reihe zwischen dem ersten Treiberblock und einer Erdspannung angeschlossen sind.
System nach Anspruch 27, wobei die Filter ein RC-Filter sind.
System nach Anspruch 28, wobei das RC-Filter einen Kondensator beinhaltet, welcher durch einen MOS-Transistor verkörpert ist, dessen Gate als eine Seite des Kondensators dient und dessen Quelle, Drain und Grundkörper als die andere Seite des Kondensators dienen.