JP4897200B2 - Ａ／ｄコンバータ及び半導体装置 - Google Patents

Ａ／ｄコンバータ及び半導体装置 Download PDF

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Description

本発明は、Ａ／Ｄコンバータ及び半導体装置に関し、特にオンチップ基準電圧発生手段を備えたＡ／Ｄコンバータ及び半導体装置に関する。
近年、高密度ＶＬＳＩ技術及びデジタル信号処理技術の急速な発展によって高画質ビデオシステム、次世代携帯用通信機器、高速無線通信網及び医療映像システムなどに用いられる高性能Ａ／Ｄコンバータ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ；以下、「ＡＤＣ」と記す）への要求が次第に高まっている。特に、フラットパネルディスプレイ、医療映像処理システム、ＲＧＢグラフィック処理システム、デジタルデータ格納読み出しチャネルシステムなどの応用システムに用いられるＡＤＣにおいては、サンプリング速度が２００ＭＳ／ｓ以上の高速動作、８ビット並の解像度、省スペースで消費電力が低いことが求められている。
図１は、従来の技術に係るＡＤＣの構成を概略的に示した回路図である。
図１に示すように、ＡＤＣは、入力されたアナログ信号ＡＩＮをサンプリングするサンプルアンドホールドアンプ（Ｓａｍｐｌｅ ａｎｄ Ｈｏｌｄ Ａｍｐｌｉｆｉｅｒ；以下、「ＳＨＡ」と記す）１１と、入力されたアナログ信号を３ｂｉｔまたは４ｂｉｔデジタル信号に変換するユニットＡ／Ｄコンバータ（Ｕｎｉｔ Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ；以下、「ＵＡＤＣ」と記す）である第１ＵＡＤＣ１２、第２ＵＡＤＣ１４、及び第３ＵＡＤＣ１６と、デジタル信号とデジタル信号に変換される前のアナログ信号との差を増幅して出力する乗算型Ａ／Ｄコンバータ（Ｍｕｌｔｉｐｌｙｉｎｇ Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ；以下、「ＭＤＡＣ」と記す）である第１ＭＤＡＣ１３及び第２ＭＤＡＣ１５と、第１ＵＡＤＣ１２、第２ＵＡＤＣ１４、及び第３ＵＡＤＣ１６の出力信号のエラーを訂正して出力するデジタル補正ロジック（Ｄｉｇｉｔａｌ Ｃｏｒｒｅｃｔｉｏｎ Ｌｏｇｉｃ；以下、「ＤＣＬ」と記す）１７と、ＤＣＬ１７の出力信号を１／２または１／４にダウンサンプリングするデシメータ（Ｄｅｃｉｍａｔｏｒ；以下、「ＤＣＭ」と記す）１８とを備えている。尚、このようなＡＤＣは、半導体基板上にオンチップ形成されており、このようなＡＤＣにおいては、図示されていないが、クロック提供部により提供される様々なクロックが用いられるようになっている。またこのようなＡＤＣはパイプライン構造を有する。
このように構成された従来の技術に係るＡＤＣ装置によれば、まず、ＳＨＡ１１が、入力されたアナログ信号ＡＩＮをサンプリングして出力し、第１ＵＡＤＣ１２が、ＳＨＡ１１の出力信号とクロック提供部（図示せず）からの外部クロックとを比較して、３ｂｉｔのデジタル信号を出力する。次いで、第１ＭＤＡＣ１３が、ＳＨＡ１１の出力信号と第１ＵＡＤＣ１２の出力信号とを比較してその差を増幅して出力する。第２ＵＡＤＣ１４は、第１ＵＡＤＣ１２の場合と同様に、第１ＭＤＡＣ１３の出力信号を基に３ｂｉｔのデジタル信号を出力する。次いで、第２ＭＤＡＣ１５が、第１ＭＤＡＣ１３の出力信号と第２ＵＡＤＣ１４の出力信号とを比較してその差を増幅して出力する。そして、第３ＵＡＤＣ１６が、第２ＭＤＡＣ１５の出力信号を基に４ｂｉｔのデジタル信号を出力する。さらに、ＤＣＬ１７が、入力されたアナログ信号ＡＩＮをデジタル信号に変換する過程で発生するオフセット及びクロックフィードスルー（Ｃｌｏｃｋ Ｆｅｅｄｔｈｒｏｕｇｈ）などの非線形誤差を除去するために、第１ＵＡＤＣ１２、第２ＵＡＤＣ１４及び第３ＵＡＤＣ１６の出力信号のうちの２ｂｉｔを重畳させて８ｂｉｔのデジタル信号ＤＯＵＴを、ＤＣＭ１８を介して出力する。
このようなＡＤＣにおいては、入力されたアナログ信号が有する連続的な値を不連続的な値に変換する際の基準となる基準電圧が、外部から供給され、スイッチドキャパシタ（ｓｗｉｔｃｈｅｄ ｃａｐａｃｉｔｏｒ）構造を有する内部回路に提供されるようになっている。
しかし、基準電圧は、繰り返されるスイッチドキャパシタでの充放電によって高周波スイッチング雑音やグリッチなどのノイズ成分を含むようになる。そのため、従来の技術に係るＡＤＣ装置においては、高周波スイッチング雑音やグリッチを除去するために、装置の外部に数μＦの静電容量を有する外部キャパシタが用いられていた。また、これはＡＤＣの場合に限らず、基準電圧を用いて入力信号を処理する別の多くの半導体装置においても、同様の外部キャパシタが用いられていた。
しかしながら、上記のような外部キャパシタを用いるには、ワイヤボンディングを装備する必要があり、このようなワイヤボンディングに存在する寄生のインダクタンス及びキャパシタンスの影響のために、高周波スイッチング雑音やグリッチを効果的に除去することはできなかった。そのため、基準電圧を短時間で安定化させることができないという問題があった。
また、基準電圧供給用にフィンが追加的に割り当てられなければならず、これはフィンの制約が多いオンチップには不向きであった。さらに大容量のキャパシタは面積も大きいため、ＳｏＣのコアセルの一部とするには不適切であった。
本発明は、上記問題点に鑑みてなされたものであって、高周波スイッチング雑音及びグリッチを効果的に除去して基準電圧を短時間で安定化させることができ、小サイズで速い動作速度を得ることができるＡ／Ｄコンバータ及び半導体装置を提供することを目的としている。
上記目的を達成するために、本発明に係るＡ／Ｄコンバータは、アナログ入力信号を量子化するための基準電圧を供給するオンチップ基準電圧発生手段と、前記基準電圧を用いて、アナログ入力信号をデジタル出力信号に変換する変換手段とを備え、前記オンチップ基準電圧発生手段が、初期基準電圧を発生させる初期基準電圧発生部と、前記初期基準電圧の電圧レベルをシフトさせて、第１及び第２の量子化レベル電圧を生成して、電圧ドライバ部に供給する電圧レベルシフタと、前記第１及び第２の量子化レベル電圧に応答して、前記変換手段での要求に応じた前記基準電圧を出力する前記電圧ドライバ部とを備え、前記電圧レベルシフタが、前記初期基準電圧とフィードバック電圧とを比較する第１比較部と、前記第１比較部の出力信号に応答して前記第１の量子化レベル電圧を供給する第１ドライバと、前記第１ドライバの出力電圧を分配して、前記第２の量子化レベル電圧及び前記フィードバック電圧を出力する電圧分配部とを備えていることを特徴としている。
また、前記オンチップ基準電圧発生手段の出力ノードに加わるノイズを除去するためのＲＣフィルタをさらに備えていることが望ましい。
また、前記電圧レベルシフタが、前記初期基準電圧とフィードバック電圧とを比較する第１比較部と、該第１比較部の出力信号に応答して前記量子化レベル電圧を供給する第１ドライバと、該第１ドライバの出力電圧を分配して前記フィードバック電圧として出力する電圧分配部とを備えていることが望ましい。
また、前記電圧レベルシフタが、前記第１比較部と前記第１ドライバの出力ノードとの間に接続され、前記量子化レベル電圧を安定化させる第１キャパシタをさらに備えていることが望ましい。
また、前記第１比較部が、前記初期基準電圧と前記フィードバック電圧とが入力される電流ミラー型差動増幅器を含んでいることが望ましい。
また、前記第１ドライバが、ゲートが前記第１比較部の出力端に接続され、ソース／ドレインがそれぞれ供給電圧源及び出力ノードに接続されたＰＭＯＳトランジスタで構成されていることが望ましい。
また、前記電圧分配部が、前記第１ドライバの出力ノードと接地電圧源との間に直列に接続された複数の抵抗で構成されていることが望ましい。
また、前記第１ドライバが、第１の量子化レベル電圧を供給するように構成されており、前記電圧分配部が、前記出力ノードと前記接地電圧源との間に直列に配置された複数の抵抗で構成され、第２の量子化レベル電圧及び前記フィードバック電圧を供給するように構成されていることが望ましい。
また、前記量子化レベル電圧が、第１の量子化レベル電圧及び第２の量子化レベル電圧に分けられて利用され、前記基準電圧が、第１の基準電圧及び第２の基準電圧に分けられて利用されるように構成されていることが望ましい。
また、前記電圧ドライバ部が、第１の量子化レベル電圧を受けて、第１の基準電圧を出力する第１単位ドライバと、第２の量子化レベル電圧を受けて、第２の基準電圧を出力する第２単位ドライバとを備えていることが望ましい。
また、前記第１単位ドライバが、前記第１の量子化レベル電圧と前記第１の基準電圧とを比較する第２比較部と、電源電圧に接続され、前記第１の基準電圧を安定化させる第２ドライバと、第２比較部と第２ドライバとの間に接続され、第１の基準電圧を安定化させる第２キャパシタと、第２比較部と第２ドライバとの間に接続され、第１の基準電圧を安定化させる第１抵抗とを備えていることが望ましい。
また、前記第２比較部が、前記量子化レベル電圧と前記第１の基準電圧とが入力される電流ミラー型差動増幅器を含んでいることが望ましい。
また、前記第２ドライバが、ゲートが前記第２比較部の出力端に接続され、ソース／ドレインがそれぞれ供給電圧源及び出力ノードに接続されたＭＯＳトランジスタで構成されていることが望ましい。
また、前記第２単位ドライバが、前記第２の量子化レベル電圧と前記第２の基準電圧とを比較する第３比較部と、電源電圧に接続され、前記第２の基準電圧を安定化させる第３ドライバと、第３比較部と第３ドライバとの間に接続され、第２の基準電圧を安定化させる第３キャパシタと、第３比較部と第３ドライバとの間に接続され、第２の基準電圧を安定化させる第２抵抗とを備えていることが望ましい。
また、前記第３比較部が、前記量子化レベル電圧と前記第２の基準電圧とが入力される電流ミラー型差動増幅器を含んでいることが望ましい。
また、前記第３ドライバが、ゲートが前記第３比較部の出力端に接続され、ソース／ドレインがそれぞれ供給電圧源及び出力ノードに接続されたＭＯＳトランジスタで構成されていることが望ましい。
また、前記ＲＣフィルタが、オンチップキャパシタを有し、該オンチップキャパシタが、前記電圧ドライバ部の出力ノードが接続されたゲート、及び供給電圧源に接続されたソース、ドレイン及びボディを有するＰＭＯＳトランジスタを含んで構成されていることが望ましい。
本発明に係る半導体装置は、基準電圧を用いて入力信号を処理する回路と、前記基準電圧を供給するオンチップ基準電圧発生手段とを備え、前記オンチップ基準電圧発生手段が、初期基準電圧を発生させる初期基準電圧発生部と、前記初期基準電圧の電圧レベルをシフトさせて、第１及び第２の量子化レベル電圧を生成して、電圧ドライバ部に供給する電圧レベルシフタと、前記第１及び第２の量子化レベル電圧に応答して、前記回路での要求に応じた前記基準電圧を出力する前記電圧ドライバ部とを備え、前記電圧レベルシフタが、前記初期基準電圧とフィードバック電圧とを比較する第１比較部と、前記第１比較部の出力信号に応答して前記第１の量子化レベル電圧を供給する第１ドライバと、前記第１ドライバの出力電圧を分配して、前記第２の量子化レベル電圧及び前記フィードバック電圧を出力する電圧分配部とを備えていることを特徴とする。
また、前記オンチップ基準電圧発生手段の出力ノードに加わるノイズを除去するためのＲＣフィルタをさらに備えていることが望ましい。
また、前記ＲＣフィルタがオンチップキャパシタを有し、該オンチップキャパシタが、前記電圧ドライバ部の出力ノードが接続されたゲート、及び供給電圧源に接続されたソース、ドレイン及びボディを有するＰＭＯＳトランジスタを含んで構成されていることが望ましい。
また、前記回路は、前記入力信号をＤＡＣ処理するように構成されていることが望ましい。
本発明に係るＡ／Ｄコンバータ又は半導体装置によれば、Ａ／Ｄコンバータのチップ内にオンチップ基準電圧発生手段を備えている。また、さらにはその出力ノードにＲＣフィルタを備えている。これによって、上述したようなワイヤボンディングによる弊害を避け、高周波スイッチング雑音及びグリッチを効果的に除去することができ、基準電圧を短時間で安定化させることができる。さらに、短時間で安定化した基準電圧を供給することができるので、より速い動作速度を得ることができる。
また、オンチップ基準電圧発生手段がＡ／Ｄコンバータのチップ内にオンチップ形成されるので、別途のフィン割り当てが不要となり、フィン制約の多いＳｏＣに好適である。また、外部に大容量のキャパシタも不要となるので、小形化を図ることができる。
以下、本発明の最も好ましい実施の形態について、添付した図面を参照しつつ説明する。
図２は、本発明の実施の形態に係るＡＤＣの構成を概略的に示した回路図である。
図２に示すように、本発明の実施の形態に係るＡＤＣは、アナログ入力信号を量子化するための基準電圧ＲＥＦ＿ＶＯＬを供給するオンチップ基準電圧発生手段２００と、オンチップ基準電圧発生手段２００の出力ノードに加わるノイズを除去するためのＲＣフィルタ３００と、基準電圧ＲＥＦ＿ＶＯＬを用いて、入力されたアナログ入力信号ＡＩＮをデジタル出力信号ＤＯＵＴに変換する変換手段１００とを備えている。
変換手段１００は、入力されたアナログ信号ＡＩＮをサンプリングするためのサンプルアンドホールドアンプ（Ｓａｍｐｌｅ ａｎｄ Ｈｏｌｄ Ａｍｐｌｉｆｉｅｒ；以下、「ＳＨＡ」と記す）１１０と、入力されたアナログ信号を３ｂｉｔのデジタル信号に変換するユニットＡ／Ｄコンバータ（Ｕｎｉｔ Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ；以下、「ＵＡＤＣ」と記す）である第１ＵＡＤＣ１２０、第２ＵＡＤＣ１４０、及び第３ＵＡＤＣ１６０と、デジタル信号とデジタル信号に変換される前のアナログ信号との差を増幅して出力する乗算型Ａ／Ｄコンバータ（Ｍｕｌｔｉｐｌｙｉｎｇ Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ；以下、「ＭＤＡＣ」と記す）である第１ＭＤＡＣ１３０及び第２ＭＤＡＣ１５０と、第１ＵＡＤＣ１２０、第２ＵＡＤＣ１４０、及び第３ＵＡＤＣ１６０の出力信号のエラーを訂正して出力するデジタル補正ロジック（Ｄｉｇｉｔａｌ Ｃｏｒｒｅｃｔｉｏｎ Ｌｏｇｉｃ；以下、「ＤＣＬ」と記す）１７０と、ＤＣＬ１７０の出力信号を１／２または１／４にダウンサンプリングするデシメータ（Ｄｅｃｉｍａｔｏｒ；以下、「ＤＣＭ」と記す１８０とを備えている。尚、ＳＨＡ１１０は、ワイヤボンディングパッケージ方法よりむしろ、フリップチップパッケージ方法により製造される。
図２に示した本発明の実施の形態に係るＡＤＣによれば、ＡＤＣのチップ内にオンチップ基準電圧発生手段２００を備えている。また、オンチップ基準電圧発生手段２００の出力ノードに併せて集積されたＲＣフィルタ３００を備えている。これによって、上述したようなワイヤボンディングによる弊害を避け、高周波スイッチング雑音及びグリッチを効果的に除去することができ、基準電圧を短時間で安定化させることができる。さらに、短時間で安定化した基準電圧を供給することができるので、より速い動作速度を得ることができる。
また、オンチップ基準電圧発生手段２００がＡ／Ｄコンバータのチップ内にオンチップ形成されるので、別途のフィン割り当てが不要となり、フィン制約の多いＳｏＣに好適である。また、外部に大容量のキャパシタも不要となるので、小形化を図ることができる。
オンチップ基準電圧発生手段２００からの基準電圧ＲＥＦ＿ＶＯＬは、変換手段１００内の第１ＵＡＤＣ１２０、第２ＵＡＤＣ１４０及び第３ＵＡＤＣ１６０がアナログ信号をデジタル信号に変換させる過程で用いられる。また、基準電圧ＲＥＦ＿ＶＯＬは、第１ＭＤＡＣ１３０及び第２ＭＤＡＣ１５０が信号を増幅して出力する過程で増幅された信号が有するレベルを調節する基準としても用いられる。
図３は、図２に示したオンチップ基準電圧発生手段２００及びＲＣフィルタ３００の回路図である。
図３に示すように、オンチップ基準電圧発生手段２００は、初期基準電圧ＶＲＥＦＩＮを発生させる初期基準電圧発生部２２０と、初期基準電圧ＶＲＥＦＩＮの電圧レベルをシフトさせて第１の量子化レベル電圧ＲＥＦＴ、及び第２の量子化レベル電圧ＲＥＦＣを生成する電圧レベルシフタ２４０と、電圧レベルシフタ２４０の出力である第１の量子化レベル電圧ＲＥＦＴ、及び第２の量子化レベル電圧ＲＥＦＣに応答して、変換手段１００での要求に応じた第１の基準電圧ＲＥＦＢＯＴ、及び第２のＲＥＦＴＯＰを出力する電圧ドライバ部２６０とを備えている。図２に示した基準電圧ＲＥＦ＿ＶＯＬは、これら、第１の基準電圧ＲＥＦＢＯＴ、及び第２のＲＥＦＴＯＰを含む信号である。
電圧レベルシフタ２４０は、初期基準電圧ＶＲＥＦＩＮとフィードバック電圧ＴＲ２とを比較する第１比較部２４２と、第１比較部２４２の出力信号ＴＲ１に応答して第１の量子化レベル電圧ＲＥＦＴ、及び後述する電圧分配部２４４を介して第２の量子化レベル電圧ＲＥＦＣを供給する第１ドライバＰＭ１と、第１ドライバＰＭ１の出力電圧を分配してフィードバック電圧ＴＲ２として出力する電圧分配部２４４とを備えている。また、本実施の形態では、電圧レベルシフタ２４０は、第１比較部２４２と第１ドライバＰＭ１の出力ノードとの間に接続され、第１の量子化レベル電圧ＲＥＦＴ、及び第２の量子化レベル電圧ＲＥＦＣを安定化させる第１キャパシタＣ１をさらに備えている。
第１比較部２４２は、初期基準電圧ＶＲＥＦＩＮとフィードバック電圧ＴＲ２とが入力される電流ミラー型差動増幅器を含んでいることが望ましい。
第１ドライバＰＭ１は、ゲートが第１比較部２４２の出力端に接続され、ソース／ドレインがそれぞれ供給電圧源ＶＤＤ及び出力ノードに接続されたＰＭＯＳトランジスタで構成されている。
電圧分配部２４４は、第１ドライバＰＭ１の出力ノードと接地電圧源との間に直列に接続された複数の抵抗Ｒ１〜Ｒ３で構成されている。
第１ドライバＰＭ１は、第１の量子化レベル電圧ＲＥＦＴを供給するように構成されており、電圧分配部２４４が、第２の量子化レベル電圧ＲＥＦＣ、及びフィードバック電圧ＴＲ２を供給するように構成されている。
電圧ドライバ部２６０は、第１の量子化レベル電圧ＲＥＦＴを受けて、第１の基準電圧ＲＥＦＴＯＰを出力する第１単位ドライバ２６６と、第２の量子化レベル電圧ＲＥＦＣを受けて、第２の基準電圧ＲＥＦＢＯＴを出力する第２単位ドライバ２６８とを備えている。
第１単位ドライバ２６６は、第１の量子化レベル電圧ＲＥＦＴと第１の基準電圧ＲＥＦＴＯＰとを比較する第２比較部２６２と、電源電圧ＶＤＤに接続され、第１の基準電圧ＲＥＦＴＯＰを安定化させる第２ドライバＰＭ２と、第２比較部と第２ドライバの出力ノードとの間に接続され、第１の基準電圧を安定化させる第２キャパシタＣｃ１と、第２比較部と第２ドライバの出力ノードとの間に接続され、第１の基準電圧を安定化させる第１抵抗Ｒｃ１とを備えている。
第２比較部２６２は、第１の量子化レベル電圧ＲＥＦＴと第１の基準電圧ＲＥＦＴＯＰとが入力される電流ミラー型差動増幅器を含んでいることが望ましい。
第２ドライバＰＭ２は、ゲートが第２比較部２４２の出力端に接続され、ソース／ドレインがそれぞれ供給電圧源ＶＤＤ及び出力ノードに接続されたＰＭＯＳトランジスタで構成されており、第２比較部２６２の出力信号に制御されて変換手段１００での要求に応じた基準電圧ＲＥＦＴＯＰを供給するように構成されている。
第２単位ドライバ２６８は、第２の量子化レベル電圧ＲＥＦＣと第２の基準電圧ＲＥＦＢＯＴとを比較する第３比較部２６４と、電源電圧ＶＳＳに接続され、第２の基準電圧ＲＥＦＢＯＴを安定化させる第３ドライバＮＭ１と、第３比較部２６４と第３ドライバＮＭ１の出力ノードとの間に接続され、第２の基準電圧ＲＥＦＢＯＴを安定化させる第３キャパシタＣｃ２と、第３比較部２６４と第３ドライバＮＭ１の出力ノードとの間に接続され、第２の基準電圧ＲＥＦＢＯＴを安定化させる第２抵抗Ｒｃ２とを備えている。
第３比較部２６４は、量子化レベル電圧ＲＥＦＣと第２の基準電圧ＲＥＦＢＯＴとが入力される電流ミラー型差動増幅器を含んでいることが望ましい。
前記第３ドライバＮＭ１は、ゲートが第３比較部２６４の出力端に接続され、ソース／ドレインがそれぞれ供給電圧源ＶＳＳ及び出力ノードに接続されたＭＯＳトランジスタで構成されている。
このように、本実施の形態では、量子化レベル電圧が、第１の量子化レベル電圧ＲＥＦＴ及び第２の量子化レベル電圧ＲＥＦＣに分けられて利用され、基準電圧が、第１の基準電圧ＲＥＦＴＯＰ及び第２の基準電圧ＲＥＦＢＯＴに分けられて利用されるように構成されている。
このように構成されたオンチップ基準電圧発生手段２００は、以下のように動作する。
まず、初期基準電圧発生部２２０により初期基準電圧ＶＲＥＦＩＮが出力されると、電圧レベルシフタ部２４０が、初期基準電圧ＶＲＥＦＩＮを受けて、量子化レベル電圧ＲＥＦＴ、ＲＥＦＣを調節して出力する。次いで、電圧ドライバ部２６０は第１の量子化レベル電圧ＲＥＦＴ、及び第２の量子化レベル電圧ＲＥＦＣに応答して変換手段１００での要求に応じた第１の基準電圧ＲＥＦＢＯＴ、及び第２の基準電圧ＲＥＦＴＯＰを出力する。
一方、ＲＣフィルタ３００は、図３に示すように、オンチップ基準電圧発生手段２００の出力ノードと電源電圧との間に直列に接続された抵抗及びキャパシタを含んで構成されている。
図４は、図３に示したＲＣフィルタ３００が有するオンチップキャパシタの断面構造を概略的に示す図である。
図４に示すように、オンチップキャパシタは、図３に示した電圧ドライバ部２６０の出力ノードが接続されたゲートＧ、及び供給電圧源ＶＤＤに接続されたソースＳ、ドレインＤ及びボディＢを有するＰＭＯＳトランジスタを含んで構成されている。
ＰＭＯＳトランジスタのキャパシタを構成するゲートＧには、基準電圧ＲＥＦＴＯＰまたはＲＥＦＢＯＴを伝送する電圧ドライバ部２６０の出力ノードが接続されており、ドレインＤ及びソースＳには供給電圧源ＶＤＤが接続されており、強反転領域で動作するようになっている。これにより、ＰＭＯＳトランジスタのボディ効果を減少させることができる。
尚、ＡＤＣの内部において用いられるキャパシタにはＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）とＰＭＯＳキャパシタがあり、ＰＭＯＳキャパシタはＭＩＭキャパシタに比べて単位面積当たり大きい値のキャパシタンスを有する。そのため、固定バイアス電圧が要求され、大容量のキャパシタンスが必要な場合に用いられる。
このように構成された本発明の実施の形態に係るＡＤＣによれば、上記のようにＡ／Ｄコンバータ内にオンチップ基準電圧発生手段２００、及びその出力ノードにＲＣフィルタ３００を備えることができ、これによって、上述したように、高周波スイッチング雑音及びグリッチを効果的に除去して基準電圧を短時間で安定化させることができ、小サイズで速い動作速度を得ることができる。
図５は、図２に示したような本発明に係るＡＤＣのオンチップ基準電圧発生手段２００から出力される基準電圧の経時変化シミュレーションの結果をプロットしたグラフである。図中、横軸は時間軸であって、単位はｎｓであり、縦軸は電圧値を示す軸であって単位はｍＶである。また、実線はオンチップ基準電圧発生手段２００及びＲＣフィルタ３００をチップ内に備えた本発明に係るＡＤＣから供給された基準電圧を、破線は、外部に基準電圧発生部及びキャパシタが設けられた従来の技術に係るＡＤＣから供給された基準電圧を示している。
また、このシミュレーションにおいては、ボンディングパッドが有する寄生インダクタンス及びキャパシタンスをそれぞれ２．５ｎＨ及び０．７ｐＦと仮定した。また、本発明に係るＲＣフィルタ３００内のキャパシタ及び従来の技術に係るＡＤＣの外部に装着されたキャパシタのキャパシタンスは０．１μＦとした。また、クロックは２２０ＭＨｚとした。
その結果、本発明に係るＡＤＣから供給される基準電圧が安定化するまでの安定化時間は０．４５ｎｓであり、従来の技術に係るＡＤＣに比べて短時間で安定化されることが確認された。また、本発明に係るＡＤＣでは、クロックが４００ＭＨｚ以上の場合でも動作可能であることが示唆された。
尚、安定化時間は、基準電圧のレベルが±２ｍＶのスイング幅となるまでにかかる時間で定義した。
図６は、本発明に係るＡＤＣのサンプルの表面写真である。該サンプルは、性能測定のために、０．２５μｍＣＭＯＳプロセスで製造した。
図中のＳＨＡはサンプリングスイッチのオン抵抗及び入力キャパシタがそれぞれ４０Ω及び１ｐＦとなり、ＯＰ ＡＭＰの−３ｄＢ周波数が５２６ＭＨｚとなるように設計した。また、ＭＤＡＣには、フォルデッド・カスケード（Ｆｏｌｄｅｄ−Ｃａｓｃａｄｅ）及びアンフォルデッド・カスケード（Ｕｎｆｏｌｄｅｄ−Ｃａｓｃａｄｅ）の構造を有する２段増幅器、及び１００ｆＦ、５０ｆＦの単位キャパシタを装備した。サンプルの入出力パッドを除くコア部分の面積は２．２５ｍｍ2とした。尚、破線で示された領域は高速動作時に発生する回路ブロック間の干渉、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）問題及び電源電圧の雑音を低減させるために、アナログ信号及びデジタル信号ラインに集積された容量４０００ｐＦ、３０００ｐＦのオンチップＰＭＯＳキャパシタで構成されたデカップリングキャパシタ（Ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）である。
図７は、図６に示したサンプルのＤＮＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ ｎｏｎｌｉｎｅａｒｉｔｙ）及びＩＮＬ（Ｉｎｔｅｇｒａｌ ｎｏｎｌｉｎｅａｒｉｔｙ）の測定結果を示すグラフである。
図７に示すように、上記サンプルのＤＮＬは−０．４４〜＋０．４３ ＬＳＢであり、ＩＮＬは−１．１３〜＋０．８３ ＬＳＢであった。
図８は、図６に示したサンプルにおけるデジタル信号のスペクトルを示すグラフであって、入力周波数ｆｉｎが１２０ＭＨｚ、サンプリング周波数ｆｓが２２０ＭＳ／ｓの条件でアナログ信号をサンプリングした場合のデジタル信号のスペクトルを示している。尚、ここでのデジタル信号は２２０ＭＳ／ｓで動作するＡＤＣ内部に設けられたＤＣＭ（図２のＤＣＭ１８０参照）を用いて、２２０ＭＨｚのクロックを１／４ダウンサンプリングして測定した。
図９（ａ）は、図６に示したサンプルにおいて、サンプリング周波数ｆｓを変動させた場合のＳＦＤＲ（Ｓｐｕｒｉｏｕｓ Ｆｒｅｅ Ｄｙｎａｍｉｃ Ｒａｎｇｅ）及びＳＮＤＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ ａｎｄ Ｄｉｓｔｏｒｔｉｏｎ Ｒａｔｉｏ）の測定結果を示すグラフである。
図９（ａ）に示すように、サンプリング周波数ｆｓを５０ＭＳ／ｓから２２０ＭＳ／ｓまで増加させた場合、１０ＭＨｚ周波数の差動入力におけるＳＮＤＲはサンプリング周波数ｆｓが２００ＭＳ／ｓに増加するまで４０ｄＢ以上維持されることが確認された。また、ＳＮＤＲは入力周波数ｆｉｎが１０ＭＨｚで、サンプリング周波数ｆｓが最大動作周波数である２２０ＭＳ／ｓになると、４１ｄＢから３８ｄＢに３ｄＢ程度減少することが確認された。
図９（ｂ）は、図６に示したサンプルにおいて、サンプリング周波数ｆｓを２２０ＭＳ／ｓとして、入力周波数ｆｉｎを変動させた場合のＳＮＤＲ及びＳＦＤＲの測定結果を示すグラフである。
図示のように、入力周波数ｆｉｎがナイキスト周波数（Ｎｙｑｕｉｓｔ Ｆｒｅｑｕｅｎｃｙ）まで増加する場合、ＳＮＤＲ及びＳＦＤＲは、それぞれ３７ｄＢ、及び４９ｄＢ以上に維持されていることが分かる。以下の表１は、上述したような上記サンプルの特性を要約したものである。
Figure 0004897200
図１０は、従来の技術に係るＡＤＣと上述したような本発明に係るＡＤＣとの性能を比較するために、動作速度と以下に定義するＦＯＭ（メリット値）との関係に基づき、各ＡＤＣの該当点をプロットした散布図である。
一般に、バイポーラ工程によって製造されたＡＤＣは、消費電力が大きくなり、ＣＭＯＳ工程によって製造された回路は、単一チップで製造することができないため、システム全体の製造コストが増加してしまうという短所がある。これに対し、本発明に係るＡＤＣにおいては、サンプリング速度、占有面積及び消費電力の点で長所がある。尚、上記ＦｏＭは次のように定義される。
ＦｏＭ＝（（２・ＥＲＢＷ）２ENOB／Ｐｏｗｅｒ）（ＭＨｚ／ｍＷ）・・・数式１
上記数式１のＥＲＢＷ（Ｅｆｆｅｃｔｉｖｅ Ｒｅｓｏｌｕｔｉｏｎ Ｂａｎｄｗｉｄｔｈ）は低い入力周波数における信号対雑音比（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ；ＳＮＲ）値より３ｄＢ低いＳＮＲ値が出た場合の入力周波数であり、ＥＮＯＢ（Ｅｆｆｅｃｔｉｖｅ Ｎｕｍｂｅｒ Ｏｆ Ｂｉｔｓ）はＡＤＣの有効ビット数で定義される。
以上、上述した実施の形態及び実施例において、本発明に係るＡＤＣについて説明したが、ＡＤＣ以外の半導体装置、例えば、基準電圧を必要とするＤ／Ａコンバータ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ；以下、「ＤＡＣ」と記す）、フィルタなど、種々の集積システムＩＣにも本発明は適用され得る。
すなわち、本発明に係る半導体装置は、基準電圧を用いて入力信号を処理する回路と、前記基準電圧を供給するオンチップ基準電圧発生手段とを備えている。例えば本発明に係る半導体装置がＤＡＣの場合、前記回路は、前記基準電圧を用いて前記入力信号をＤＡＣ処理するように構成されている。また、本発明に係る半導体装置がフィルタリング機能を有する装置である場合、前記回路は、前記基準電圧を用いて前記入力信号をフィルタリングするように構成されている。さらに、これらの半導体装置には、前記オンチップ基準電圧発生手段の出力ノードに加わるノイズを除去するためのＲＣフィルタがともに集積化されて備えられていることが望ましい。
また、上述した実施の形態において図４で示したように、ＲＣフィルタがオンチップキャパシタを有し、オンチップキャパシタは、オンチップ基準電圧発生手段の電圧ドライバ部の出力ノードが接続されたゲート、及び供給電圧源に接続されたソース、ドレイン及びボディを有するＰＭＯＳトランジスタを含んで構成されていることが望ましい。
以上、上述した実施の形態及び実施例に基づいて本発明を説明したが、本発明は上述したような実施の形態や実施例に限られるものではない。本発明の技術的範囲内で種々の変更等が可能であり、それらも本発明の技術的範囲に属する。
従来の技術に係るＡＤＣの構成を概略的に示した回路図である。 本発明の実施の形態に係るＡＤＣの構成を概略的に示した回路図である。 図２に示したオンチップ基準電圧発生手段及びＲＣフィルタの回路図である。 図３に示したＲＣフィルタが有するオンチップキャパシタの断面構造を概略的に示す図である。 図２に示したオンチップ基準電圧発生手段から出力される基準電圧の経時変化シミュレーションの結果をプロットしたグラフである。 本発明に係るＡＤＣのサンプルの表面写真である。 図６に示したサンプルのＤＮＬ及びＩＮＬの測定結果を示すグラフである。 図６に示したサンプルにおけるデジタル信号のスペクトルを示すグラフである。 （ａ）は、図６に示したサンプルにおいて、サンプリング周波数を変動させた場合のＳＦＤＲ及びＳＮＤＲの測定結果を示すグラフであり、（ｂ）は、入力周波数を変動させた場合のＳＦＤＲ及びＳＮＤＲの測定結果を示すグラフである。 従来の技術に係るＡＤＣと本発明に係るＡＤＣとの性能を比較するために、動作速度とＦＯＭ（メリット値）との関係に基づき、各ＡＤＣの該当点をプロットした散布図である。
符号の説明
１００ 変換手段
１１０ サンプルアンドホールドアンプ（ＳＨＡ）
１２０ 第１ユニットＡ／Ｄコンバータ（ＵＡＤＣ）
１３０ 第１乗算型Ａ／Ｄコンバータ（ＭＤＡＣ）
１４０ 第２ＵＡＤＣ
１５０ 第２ＭＤＡＣ
１６０ 第３ＵＡＤＣ
１７０ デジタル補正ロジック（ＤＣＬ）
１８０ デシメータ（ＤＣＭ）
２００ オンチップ基準電圧発生手段
２２０ 初期基準電圧発生部
２４０ 電圧レベルシフタ
２４２ 第１比較部
２４４ 電圧分配部
２６０ 電圧ドライバ部
２６２ 第２比較部
２６４ 第３比較部
２６６ 第１単位ドライバ
２６８ 第２単位ドライバ
３００ ＲＣフィルタ
Ｃ１ 第１キャパシタ
Ｃｃ１ 第２キャパシタ
Ｃｃ２ 第３キャパシタ
ＰＭ１ 第１ドライバ
ＰＭ２ 第２ドライバ
ＮＭ１ 第３ドライバ
Ｒ１〜Ｒ３ 抵抗
Ｒｃ１ 第１抵抗
Ｇ ゲート
Ｓ ソース
Ｄ ドレイン
Ｂ ボディ
ＡＩＮ アナログ入力信号
ＲＥＦ＿ＶＯＬ 基準電圧
ＤＯＵＴ デジタル出力信号
ＶＲＥＦＩＮ 初期基準電圧
ＴＲ１ 第１比較部の出力信号
ＴＲ２ フィードバック電圧
ＲＥＦＴ 第１の量子化レベル電圧
ＲＥＦＣ 第２の量子化レベル電圧
ＲＥＦＴＯＰ 第１の基準電圧
ＲＥＦＢＯＴ 第２の基準電圧

Claims (20)

  1. アナログ入力信号を量子化するための基準電圧を供給するオンチップ基準電圧発生手段と、
    前記基準電圧を用いて、アナログ入力信号をデジタル出力信号に変換する変換手段と
    を備え、
    前記オンチップ基準電圧発生手段が、
    初期基準電圧を発生させる初期基準電圧発生部と、
    前記初期基準電圧の電圧レベルをシフトさせて、第１及び第２の量子化レベル電圧を生成して、電圧ドライバ部に供給する電圧レベルシフタと、
    前記第１及び第２の量子化レベル電圧に応答して、前記変換手段での要求に応じた前記基準電圧を出力する前記電圧ドライバ部とを備え、
    前記電圧レベルシフタが、
    前記初期基準電圧とフィードバック電圧とを比較する第１比較部と、
    前記第１比較部の出力信号に応答して前記第１の量子化レベル電圧を供給する第１ドライバと、
    前記第１ドライバの出力電圧を分配して、前記第２の量子化レベル電圧及び前記フィードバック電圧を出力する電圧分配部と
    を備えていることを特徴とするＡ／Ｄコンバータ。
  2. 前記オンチップ基準電圧発生手段の出力ノードに加わるノイズを除去するためのＲＣフィルタをさらに備えていることを特徴とする請求項１記載のＡ／Ｄコンバータ。
  3. 前記電圧レベルシフタが、前記第１比較部と前記第１ドライバの出力ノードとの間に接続され、前記第１及び第２の量子化レベル電圧を安定化させる第１キャパシタをさらに備えていることを特徴とする請求項１または請求項２記載のＡ／Ｄコンバータ。
  4. 前記第１比較部が、前記初期基準電圧と前記フィードバック電圧とが入力される電流ミラー型差動増幅器を含んでいることを特徴とする請求項１または請求項２記載のＡ／Ｄコンバータ。
  5. 前記第１ドライバが、ゲートが前記第１比較部の出力端に接続され、ソース／ドレインがそれぞれ供給電圧源及び出力ノードに接続されたＰＭＯＳトランジスタで構成されていることを特徴とする請求項１または請求項２記載のＡ／Ｄコンバータ。
  6. 前記電圧分配部が、前記第１ドライバの出力ノードと接地電圧源との間に直列に接続された複数の抵抗で構成されていることを特徴とする請求項１または請求項２記載のＡ／Ｄコンバータ。
  7. 前記第１ドライバが、前記第１の量子化レベル電圧を供給するように構成されており、
    前記電圧分配部が、前記出力ノードと前記接地電圧源との間に直列に配置された複数の抵抗で構成され、前記第２の量子化レベル電圧及び前記フィードバック電圧を供給するように構成されていることを特徴とする請求項１または請求項２記載のＡ／Ｄコンバータ。
  8. 量子化レベル電圧が、前記第１の量子化レベル電圧及び前記第２の量子化レベル電圧に分けられて利用され、前記基準電圧が、前記第１の基準電圧及び前記第２の基準電圧に分けられて利用されるように構成されていることを特徴とする請求項１又は請求項２記載のＡ／Ｄコンバータ。
  9. 前記電圧ドライバ部が、
    前記第１の量子化レベル電圧を受けて、第１の基準電圧を出力する第１単位ドライバと、
    前記第２の量子化レベル電圧を受けて、第２の基準電圧を出力する第２単位ドライバと
    を備えていることを特徴とする請求項８記載のＡ／Ｄコンバータ。
  10. 前記第１単位ドライバが、
    前記第１の量子化レベル電圧と前記第１の基準電圧とを比較する第２比較部と、
    電源電圧に接続され、前記第１の基準電圧を安定化させる第２ドライバと、
    前記第２比較部と前記第２ドライバとの間に接続され、前記第１の基準電圧を安定化させる第２キャパシタと、
    前記第２比較部と前記第２ドライバとの間に接続され、前記第１の基準電圧を安定化させる第１抵抗とを備えていることを特徴とする請求項９記載のＡ／Ｄコンバータ。
  11. 前記第２比較部が、前記第１の量子化レベル電圧と前記第１の基準電圧とが入力される電流ミラー型差動増幅器を含んでいることを特徴とする請求項１０記載のＡ／Ｄコンバータ。
  12. 前記第２ドライバが、ゲートが前記第２比較部の出力端に接続され、ソース／ドレインがそれぞれ供給電圧源及び出力ノードに接続されたＭＯＳトランジスタで構成されていることを特徴とする請求項１０記載のＡ／Ｄコンバータ。
  13. 前記第２単位ドライバが、
    前記第２の量子化レベル電圧と前記第２の基準電圧とを比較する第３比較部と、
    電源電圧に接続され、前記第２の基準電圧を安定化させる第３ドライバと、
    前記第３比較部と前記第３ドライバとの間に接続され、前記第２の基準電圧を安定化させる第３キャパシタと、
    前記第３比較部と前記第３ドライバとの間に接続され、前記第２の基準電圧を安定化させる第２抵抗とを備えていることを特徴とする請求項９記載のＡ／Ｄコンバータ。
  14. 前記第３比較部が、前記第２の量子化レベル電圧と前記第２の基準電圧とが入力される電流ミラー型差動増幅器を含んでいることを特徴とする請求項１３記載のＡ／Ｄコンバータ。
  15. 前記第３ドライバが、ゲートが前記第３比較部の出力端に接続され、ソース／ドレインがそれぞれ供給電圧源及び出力ノードに接続されたＭＯＳトランジスタで構成されていることを特徴とする請求項１３記載のＡ／Ｄコンバータ。
  16. 前記ＲＣフィルタが、オンチップキャパシタを有し、
    前記オンチップキャパシタが、前記電圧ドライバ部の出力ノードが接続されたゲート、及び供給電圧源に接続されたソース、ドレイン及びボディを有するＰＭＯＳトランジスタを含んで構成されていることを特徴とする請求項２記載のＡ／Ｄコンバータ。
  17. 基準電圧を用いて入力信号を処理する回路と、
    前記基準電圧を供給するオンチップ基準電圧発生手段とを備え、
    前記オンチップ基準電圧発生手段が、
    初期基準電圧を発生させる初期基準電圧発生部と、
    前記初期基準電圧の電圧レベルをシフトさせて、第１及び第２の量子化レベル電圧を生成して、電圧ドライバ部に供給する電圧レベルシフタと、
    前記第１及び第２の量子化レベル電圧に応答して、前記回路での要求に応じた前記基準電圧を出力する前記電圧ドライバ部とを備え、
    前記電圧レベルシフタが、
    前記初期基準電圧とフィードバック電圧とを比較する第１比較部と、
    前記第１比較部の出力信号に応答して前記第１の量子化レベル電圧を供給する第１ドライバと、
    前記第１ドライバの出力電圧を分配して、前記第２の量子化レベル電圧及び前記フィードバック電圧を出力する電圧分配部と
    を備えていることを特徴とする半導体装置。
  18. 前記オンチップ基準電圧発生手段の出力ノードに加わるノイズを除去するためのＲＣフィルタをさらに備えていることを特徴とする請求項１７記載の半導体装置。
  19. 前記ＲＣフィルタがオンチップキャパシタを有し、
    該オンチップキャパシタが、前記電圧ドライバ部の出力ノードが接続されたゲート、及び供給電圧源に接続されたソース、ドレイン及びボディを有するＰＭＯＳトランジスタを含んで構成されていることを特徴とする請求項１８記載の半導体装置。
  20. 前記回路は、前記入力信号をＤＡＣ処理するように構成されていることを特徴とする請求項１７記載の半導体装置。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4554102A (en) * 1983-09-26 1985-11-19 Shell Oil Company Cyanohydrination catalyst comprising non-crystalline or amorphous dipeptide
US7279960B1 (en) * 2005-08-30 2007-10-09 National Semiconductor Corporation Reference voltage generation using compensation current method
WO2009019744A1 (ja) * 2007-08-03 2009-02-12 Fujitsu Limited アナログデジタル変換セル及びアナログデジタル変換器
KR100897284B1 (ko) * 2007-11-09 2009-05-14 주식회사 하이닉스반도체 온 다이 터미네이션 제어 장치
IT1394636B1 (it) * 2009-06-23 2012-07-05 St Microelectronics Rousset Circuito di generazione di un segnale di riferimento per un convertitore a/d di un trasduttore acustico microelettromeccanico e relativo metodo
KR101331207B1 (ko) * 2009-07-27 2013-11-20 한국전자통신연구원 레퍼런스 전압 공급 회로
US8698556B2 (en) * 2011-03-30 2014-04-15 Microchip Technology Incorporated Low switching error, small capacitors, auto-zero offset buffer amplifier
KR101451744B1 (ko) * 2011-10-12 2014-10-16 엘지디스플레이 주식회사 유기발광소자표시장치
WO2014207969A1 (ja) * 2013-06-28 2014-12-31 パナソニック株式会社 レギュレータ回路、電圧安定化回路及び半導体装置
JP2015186111A (ja) * 2014-03-25 2015-10-22 株式会社東海理化電機製作所 アナログ‐デジタル変換装置
DE102020213559B4 (de) 2020-10-28 2022-05-05 Infineon Technologies Ag Bestimmung einer Information über eine Verbindung einer Schaltungskomponente

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5280200A (en) * 1989-04-10 1994-01-18 Tarng Min M Pipelined buffer for analog signal and power supply
JPH03290895A (ja) * 1990-04-06 1991-12-20 Sony Corp 半導体集積回路装置
EP0545266A3 (en) * 1991-11-29 1993-08-04 Nec Corporation Semiconductor integrated circuit
JP3420606B2 (ja) * 1993-03-15 2003-06-30 株式会社東芝 高電圧発生装置
US5359327A (en) * 1993-05-28 1994-10-25 Brown Eric W A/D converter system with interface and passive voltage reference source
US5399960A (en) * 1993-11-12 1995-03-21 Cypress Semiconductor Corporation Reference voltage generation method and apparatus
US5570004A (en) * 1994-01-03 1996-10-29 Seiko Instruments Inc. Supply voltage regulator and an electronic apparatus
US5594442A (en) * 1994-03-15 1997-01-14 Crystal Semiconductor Corporation Configuration programming of a digital audio serial port using no additional pins
KR0143344B1 (ko) * 1994-11-02 1998-08-17 김주용 온도의 변화에 대하여 보상 기능이 있는 기준전압 발생기
US5721702A (en) * 1995-08-01 1998-02-24 Micron Quantum Devices, Inc. Reference voltage generator using flash memory cells
JPH09326699A (ja) * 1996-06-04 1997-12-16 Fujitsu Ltd Ａ／ｄ変換器
US5886657A (en) * 1997-08-21 1999-03-23 C-Cube Microsystems Selectable reference voltage circuit for a digital-to-analog converter
US5877615A (en) * 1997-11-06 1999-03-02 Utek Semiconductor Corporation Dynamic input reference voltage adjuster
KR100272508B1 (ko) * 1997-12-12 2000-11-15 김영환 내부전압(vdd) 발생회로
JPH11202958A (ja) 1998-01-14 1999-07-30 Hitachi Ltd 電圧発生回路
JPH11213664A (ja) * 1998-01-23 1999-08-06 Mitsubishi Electric Corp 半導体集積回路装置
US6281828B1 (en) * 1998-03-19 2001-08-28 Kabushiki Kaisha Toshiba Analog/digital converter apparatus
US6249240B1 (en) * 1998-08-28 2001-06-19 Texas Instruments Incorporated Switched-capacitor circuitry with reduced loading upon reference voltages
KR100304707B1 (ko) * 1999-07-13 2001-11-01 윤종용 기준전압의 전압강하를 보상할 수 있는 기준전압 레귤레이터 및 이를 구비하는 반도체 메모리장치
JP3738280B2 (ja) * 2000-01-31 2006-01-25 富士通株式会社 内部電源電圧生成回路
US6445329B1 (en) * 2000-10-17 2002-09-03 Ati International Srl High speed analog to digital converter
DE10110273C2 (de) * 2001-03-02 2003-04-24 Infineon Technologies Ag Spannungsgenerator mit Standby-Betriebsart
US6486820B1 (en) * 2001-03-19 2002-11-26 Cisco Systems Wireless Networking (Australia) Pty Limited Pipeline analog-to-digital converter with common mode following reference generator
US6459628B1 (en) * 2001-04-02 2002-10-01 Advanced Micro Devices, Inc. System and method to facilitate stabilization of reference voltage signals in memory devices
KR100393226B1 (ko) * 2001-07-04 2003-07-31 삼성전자주식회사 온도변화에 따라 내부 기준전압 값을 조절할 수 있는 내부기준전압 생성회로 및 이를 구비하는 내부 공급전압생성회로
US6542026B2 (en) * 2001-08-15 2003-04-01 Sun Microsystems, Inc. Apparatus for on-chip reference voltage generator for receivers in high speed single-ended data link
US6603416B2 (en) * 2001-10-01 2003-08-05 International Business Machines Corporation Method and circuit for dynamic calibration of flash analog to digital converters
US6567028B2 (en) * 2001-10-12 2003-05-20 Micron Technology, Inc. Reference voltage stabilization in CMOS sensors
US6534806B1 (en) * 2001-12-04 2003-03-18 National Semiconductor Corporation System for generating a reference voltage
US6700407B1 (en) * 2001-12-04 2004-03-02 National Semiconductor Corporation Extended voltage range level shifter
KR100414739B1 (ko) * 2002-03-25 2004-01-13 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전압 발생 장치
US6657484B1 (en) * 2002-05-30 2003-12-02 Texas Instruments Incorporated System and method for decoupling capacitance for an integrated circuit chip
KR100475745B1 (ko) * 2002-10-21 2005-03-10 삼성전자주식회사 반도체 메모리 장치에 적합한 중간 전압 발생기

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