DE10228942A1 - Verfahren und Schaltungsanordnung zur Sigma-Delta-Wandlung mit reduzierten Leerlauftönen - Google Patents

Verfahren und Schaltungsanordnung zur Sigma-Delta-Wandlung mit reduzierten Leerlauftönen Download PDF

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Abstract

Die Schaltungsanordnung weist einen Sigma-Delta-Wandler (2) zur Wandlung eines analogen Eingangssignals in ein digitales Ausgangssignal. Der Sigma-Delta-Wandler (2) beinhaltet ein Schleifenfilter, einen dahinter geschalteten Komparator und eine Rückkopplungsschleife zur Rückführung des Ausgangssignals zum Eingangssignal. Zur Reduktion von Leerlauftönen wird dem Komparator ein Zittersignal mittels einer Zittersignalleitung (27.1) zugeführt. Dieses wird jedoch nicht durch einen komplexen Zittersignalgenerator erzeugt. Stattdessen wird als Zittersignal ein in der Schaltung zur Verfügung stehendes, nicht eigens zu diesem Zweck erzeugtes Signal verwendet, z. B. ein Ausgangssignal eines zweiten Sigma-Delta-Wandlers (2'). Die Schaltungsanordnung ist somit einfacher und kostengünstiger als herkömmliche Schaltungsanordnungen, ohne Abstriche bei der Reduktion der Leerlauftöne.

Description

  • Die vorliegende Erfindung liegt auf dem Gebiet der Analog-Digital-(AD-)Wandler und betrifft eine Schaltungsanordnung mit einem Sigma-Delta-Wandler und ein Verfahren zur Sigma-Delta-Wandlung, bei welchen Leerlauftöne reduziert sind.
  • Ein Sigma-Delta-Wandler (auch Sigma-Delta-Modulator oder Oversampling-Wandler genannt) ist ein AD-Wandler, der ein beliebiges, bandbegrenztes analoges Eingangssignal in ein digitales 1-bit-Ausgangssignal wandelt. Das Ausgangssignal wird dabei durch das Eingangssignal in der Pulsdichte moduliert. Sigma-Delta-Wandler arbeiten präziser als Multibitwandler. Sie werden heutzutage in den meisten Audiogeräten eingesetzt, wie z. B. Mobiltelefonen, CD-Spielern etc.
  • Das in 1 dargestellte Schaltschema zeigt ein Beispiel eines aus der Audiotechnik bekannten Sigma-Delta-Wandlers 2. Grundsätzlich ist ein Sigma-Delta-Wandler 2 ein rückgekoppeltes System mit einer Eingangsleitung 21 für ein zu wandelndes analoges Eingangssignal (Nutzsignal), die in ein Schleifenfilter 22 mündet, einem dem Schleifenfilter 22 nachgeschalteten Quantor 23, einer aus dem Quantor 23 führenden Ausgangsleitung 24 für das digitale Ausgangssignal und einer mit einem Digital-Analog(DA-)Wandler 26 versehenen Rückkopplung 25. Das Schleifenfilter 22 ist im einfachsten Fall ein Integrator; im hier gezeigten Beispiel ist es ein Filter 4. Ordnung, um eine höhere Auflösung zu erreichen. Es können mehrere Schleifenfilter vorhanden sein; ihre Anzahl ergibt die Ordnung des Sigma-Delta-Wandlers 2. Der Sigma-Delta-Wandler 2 hat bspw. vier Transkonduktanz-Stufen, wobei in jeder Stufe die Eingangsspannung in einen Strom umgewandelt und die Ströme am Eingang des Quantors 23 summiert werden. Der Quantor 23 ist bspw. als Komparator ausgebildet und wird mit einer Trägerfrequenz getaktet, die viel höher sein muss als die maximale Frequenz des Nutzsignals. Das Ausgangssignal wird im 1-bit-DA-Wandler 26 in ein analoges Signal umgewandelt und durch die Rückkopplung 25 mit negativem Vorzeichen in das Schleifenfilter 22 zurückgeführt.
  • Bei niedrigem, konstantem oder einem sich nur langsam verändernden Eingangssignal können Sigma-Delta-Wandler 2 prinzipbedingte Fehler verursachen, die Leerlauftöne (idle tones) oder Leerlaufrauschen (idle noise) genannt werden. Diese Störungen sind für das menschliche Ohr durchaus hörbar und deshalb unerwünscht.
  • Zur Reduktion der Leerlauftöne ist es aus dem Stand der Technik bekannt, das Eingangssignal mit einem stochastischen Zittersignal (dither) zu überlagern, um zu verhindern, dass kurzzeitig ein periodisches Verhalten am Ausgang des Komparators 23 auftritt, ohne dass solche Periodizitäten im Eingangssignal vorhanden wären. Dies wird z. B. in der US-5,144,308 offenbart. Eine Zittersignalleitung 27 gemäss dieser Lehre ist auch in 1 eingezeichnet. Sie mündet in den Komparator 23 und kann zusammen mit den aus dem Schleifenfilter 22 kommenden Signalen summiert werden. Zur Erzeugung des Zittersignals muss in der Schaltung ein (nicht eingezeichneter) Zufalls-Zittersignalgenerator vorgesehen sein. Der Zufalls-Zittersignalgenerator ist ein zusätzliches, komplexes Element in der Schaltung; er braucht Platz, macht die Schaltung komplexer und verursacht letztlich höhere Kosten.
    •
  • Es ist deshalb eine Aufgabe der Erfindung, eine Schaltungsanordnung mit einem Sigma-Delta-Wandler und ein Verfahren zur Sigma-Delta-Wandlung anzugeben, in welchen Leerlauftöne reduziert sind, welche aber zugleich die obigen Nachteile nicht aufweisen und insbesondere weniger komplex und kostengünstiger sind als die aus dem Stand der Technik bekannten Lösungen.
  • Diese und andere Aufgaben werden durch die Schaltungsanordnung und das Verfahren, wie sie in den unabhängigen Patentansprüchen definiert sind, gelöst. Vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen angegeben.
  • Die Erfindung basiert auf der Idee, auf den komplexen Zittersignalgenerator zu verzichten, dafür aber als Zittersignal ein in der Schaltung zur Verfügung stehendes, nicht eigens zu diesem Zweck erzeugtes Signal zu verwenden. Solche geeignete Signale sind in der Schaltungsanordnung vorhanden. Vorzugsweise wird als Zittersignal ein Ausgangsignal eines zweiten Sigma-Delta-Wandlers oder ein Eingangssignal eines Finite-impulse-response (FIR) Digital-Analog-Wandlers verwendet. Es eignen sich aber auch andere Signale, die breitbandiges Rauschen und keine hochfrequenten Töne oder Wiederholungen enthalten; vorzugsweise wird ein rauschgeformtes Signal verwendet. Die erfindungsgemässe Schaltungsanordnung ist somit einfacher und kostengünstiger als herkömmliche Schaltungsanordnungen, ohne Abstriche bei der Reduktion der Leerlauftöne.
  • Entsprechend beinhaltet bei der erfindungsgemässen Schaltungsanordnung mit einem Sigma-Delta-Wandler zur Wandlung eines analogen Eingangssignals in ein digitales Ausgangssignal der Sigma-Delta-Wandler ein Schleifenfilter mit einem Filtereingang, an welchem eine Eingangsleitung für das Eingangssignal anliegt, und einem Filterausgang, einen Quantor mit einem Quantoreingang, welcher mit dem Filterausgang verbunden ist, und einem Quantorausgang, an welchem eine Ausgangsleitung für das Ausgangssignal anliegt, sowie eine Rückkopplungsschleife zur Rückführung des Ausgangssignals zum Eingangssignal. Die Schaltungsanordnung weist eine Zittersignalleitung, welche geeignet ist, an den Quantoreingang zusätzlich ein in der Schaltung zur Verfügung stehendes, nicht eigens zu diesem Zweck erzeugtes Signal als Zittersignal anzulegen, auf.
  • Das erfindungsgemässe Verfahren zur Sigma-Delta-Wandlung eines analogen Eingangssignals in ein digitales Ausgangssignal beinhaltet die folgenden Verfahrensschritte:
    • (a) Filterung des Eingangssignals, wodurch ein Filtersignal entsteht,
    • (b) Addition des Filtersignals und eines Zittersignals, wodurch ein Summensignal entsteht, wobei als Zittersignal ein in der Schaltung zur Verfügung stehendes, nicht eigens zu diesem Zweck erzeugtes Signal verwendet wird,
    • (c) Quantierung des Summensignals, wodurch das Ausgangssignal entsteht, und
    • (d) Rückkopplung des Ausgangssignals zum Eingangssignal.
  • Nachfolgend werden bevorzugte Ausführungsformen der Erfindung und der Stand der Technik anhand der Zeichnungen detailliert erläutert. Dabei zeigen:
  • 1 ein Blockdiagramm eines Sigma-Delta-Wandlers, wie er auch aus dem Stand der Technik bekannt ist,
  • 2 ein Blockdiagramm einer ersten Ausführungsform der erfindungsgemässen Schaltung und
  • 3 ein Blockdiagramm einer zweiten Ausführungsform der erfindungsgemässen Schaltung.
  • Die Schaltungen von 2 und 3 beziehen sich auf ein Anwendungsbeispiel aus der Audiotechnik und können bspw. in einem Mobiltelefon verwendet werden. Es handelt sich um eine Kodier-/Dekodier-(codec-)Architektur für das Sprechband mit zwei Pfaden 10, 10'. Jeder Pfad 10, 10' weist einen Eingangskanal 11, 11' mit einem AD-Wandler 2, 2' und einen Ausgangskanal 12, 12' mit einem DA-Wandler 5, 5' auf. Die Kanäle 11, 11', 12, 12' haben jeweils eine positive und eine negative Eingangs- bzw. Ausgangsleitung, die differenziell betrieben werden. Der Eingangskanal 11 des ersten Pfades 10 ist mit einem (nicht eingezeichneten) Mikrofon verbunden, der Ausgangskanal 12 des ersten Pfades 10 mit einem (nicht eingezeichneten) Lautsprecher. Der zweite Pfad 10' ist mit einer (nicht eingezeichneten) Telefonleitung verbunden.
  • In den 2 und 3 bezeichnet:
    AIP1 die positive analoge Eingangsleitung des ersten Pfades 10
    AIN1 die negative analoge Eingangsleitung des ersten Pfades 10
    AOP1 die positive analoge Ausgangsleitung des ersten Pfades 10
    AON1 die negative analoge Ausgangsleitung des ersten Pfades 10
    AIP2 die positive analoge Eingangsleitung des zweiten Pfades 10'
    AIN2 die negative analoge Ausgangsleitung des zweiten Pfades 10'
    AOP2 die positive analoge Ausgangsleitung des zweiten Pfades 10'
    AON2 die negative analoge Ausgangsleitung des zweiten Pfades 10'
    AMP einen Verstärker (amplifier) l, 1'
    ATC den Sigma-Delta-Wandler (analog transmit converter) 2, 2'
    DDF ein digitales Dezimationsfilter (digital decimation filter) 3, 3', d. h. ein Tiefpassfilter, in welchem die Abtastfrequenz reduziert und die Auflösung in bit vergrössert wird (z. B. 1 bit @ 1 MHz nach 16 bit @ 32 kHz)
    DNS einen digitalen Rauschformer (digital noise shaper) 4, 4'
    ARD einen analogen DA-Wandler (analog receive DA converter) 5, 5', vorzugsweise einen Finite-impulse-response (FIR) Digital-Analog-Wandler
    ASB einen ARM-System-Bus, d. h. einen digitalen Kommunikations-Bus 7
    ARM einen Prozessor (advanced RISC machine) 8
  • Der Prozessor 8 steuert über den Bus 7 die AD-Wandler 2, 2' und DA-Wandler 5, 5'. Er filtert die verschiedenen Signale und verbindet sie miteinander. Zwischen dem Bus 7 und den Wandlern 2, 2', 5, 5' ist eine Puffer- und Schnittstelleneinheit 6 eingefügt.
  • Gemäss einer ersten, in 2 dargestellten Ausführungsform der Erfindung wird als Zittersignal, welches für den ersten Sigma-Delta-Wandler 2 benötigt wird, das Ausgangssignal des zweiten Sigma-Delta-Wandlers 2' verwendet. Das Zittersignal wird am Ausgang des zweiten Sigma-Delta-Wandlers 2' abgezweigt und über eine erste Zittersignalleitung 27.1 dem Komparator des ersten Sigma-Delta-Wandlers 2 zugeführt. Wahlweise kann vor dem Komparator die Frequenz des Signals verringert, bspw. durch zwei oder vier geteilt, werden. Umgekehrt kann natürlich auch als Zittersignal, welches für den zweiten Sigma-Delta-Wandler 2' benötigt wird, das Ausgangssignal des ersten Sigma-Delta-Wandlers 2 verwendet werden, wozu eine zweite Zittersignalleitung 27.2 vorhanden ist. Voraussetzung für die Realisierung dieser Ausführungsform ist es natürlich, dass die Schaltungsanordnung mindestens zwei Sigma-Delta-Wandler 2, 2' enthält.
  • Gemäss einer zweiten, in 3 dargestellten Ausführungsform der Erfindung wird als Zittersignal, welches für einen in einem Eingangskanal 11 eines Pfades 10 liegenden Sigma-Delta-Wandler 2 benötige wird, ein Eingangssignal des Finite-impulse-response (FIR) Digital-Analog-Wandlers 5 im Ausgangskanal 12 desselben Pfades 10 verwendet. Vorzugsweise wird dieses Signal vorgängig, bspw. mittels eines digitalen Rauschformfilters 4, rauschgeformt. Es können nur hochfrequente Anteile oder das gesamte Signal als Zittersignal verwendet werden. Das Zittersignal wird am Eingang des FIR Digital-Analog-Wandlers 5 abgezweigt und über eine dritte Zittersignalleitung 27.3 dem Komparator des Sigma-Delta-Wandlers 2 zugeführt. Eventuell im Zittersignal vorhandene tieffrequente Signalanteile stören nicht, weil der Komparatoreingang des Sigma-Delta-Wandlers 2 eine Hochpassfunktion hat und solche Anteile aus dem Zittersignal herausfiltert. In analoger Weise können weitere Sigma-Delta-Wandler 2' in der Schaltungsanordnung über weitere Zittersignalleitungen 27.4 mit einem Zittersignal versorgt werden. Bei dieser zweiten Ausführungsform ist es – im Gegensatz zur ersten Ausführungsform – nicht nötig, dass mehrere Sigma-Delta-Wandler in der Schaltungsanordnung vorhanden sind.
  • Dank der Erfindung können Schaltungsanordnungen, insbesondere für die Audiotechnik, mit einem Sigma-Delta-Wandler realisiert werden, in welchen Leerlauftöne reduziert sind, welche aber eine niedrige Komplexität aufweisen und kostengünstig sind.

Claims (10)

  1. Schaltungsanordnung mit einem Sigma-Delta-Wandler (2) zur Wandlung eines analogen Eingangssignals in ein digitales Ausgangssignal, wobei der Sigma-Delta-Wandler (2) ein Schleifenfilter (22) mit einem Filtereingang, an welchem eine Eingangsleitung (21) für das Eingangssignal anliegt, und einem Filterausgang, einen Quantor (23) mit einem Quantoreingang, welcher mit dem Filterausgang verbunden ist, und einem Quantorausgang, an welchem eine Ausgangsleitung (24) für das Ausgangssignal anliegt, sowie eine Rückkopplungsschleife (25) zur Rückführung des Ausgangssignals zum Eingangssignal beinhaltet, und die Schaltungsanordnung eine Zittersignalleitung (27), welche geeignet ist, an den Quantoreingang zusätzlich ein in der Schaltung zur Verfügung stehendes, nicht eigens zu diesem Zweck erzeugtes Signal als Zittersignal anzulegen, aufweist.
  2. Schaltungsanordnung nach Anspruch 1, wobei die Schaltungsanordnung einen zweiten Sigma-Delta-Wandler (2') mit einer zweiten Ausgangsleitung (24') beinhaltet und die Zittersignalleitung (27.1) die zweite Ausgangsleitung (24') mit dem Quantoreingang des ersten Sigma-Delta-Wandlers (2) verbindet.
  3. Schaltungsanordnung nach Anspruch l, wobei die Schaltungsanordnung einen FIR Digital-Analog-Wandler (5), vorzugsweise einen FIR Digital-Analng-Wandler, enthält und die Zittersignalleitung (27.3) eine Eingangsleitung des Digital-Analog-Wandlers (5) mit dein Quantoreingang des ersten Sigma-Delta-Wandlers (2) verbindet.
  4. Schaltungsanordnung nach einem der vorangehenden Ansprüche, wobei die Schaltungsanordnung Mittel (4) zur Rauschformung aufweist, welche der Zittersignalleitung (27.3) vorangeschaltet sind.
  5. Schaltungsanordnung nach einem der vorangehenden Ansprüche, wobei der Quantor (23) einen Komparator beinhaltet.
  6. Schaltungsanordnung nach einem der vorangehenden Ansprüche, wobei die Rückkopplungsschleife (25) einen Digital-Analog-Wandler (26) beinhaltet.
  7. Verfahren zur Sigma-Delta-Wandlung eines analogen Eingangssignals in ein digitales Ausgangssignal, beinhaltend die folgenden Verfahrensschritte: (a) Filterung des Eingangssignals, wodurch ein Filtersignal entsteht, (b) Addition des Filtersignals und eines Zittersignals, wodurch ein Summensignal entsteht, wobei als Zittersignal ein in der Schaltung zur Verfügung stehendes, nicht eigens zu diesem Zweck erzeugtes Signal verwendet wird, (c) Quantierung des Summensignals, wodurch das Ausgangssignal entsteht, und (d) Rückkopplung des Ausgangssignals zum Eingangssignal.
  8. Verfahren nach Anspruch 7, wobei als Zittersignal ein durch Sigma-Delta-Wandlung eines anderen Eingangssignals gewonnenes Ausgangssignal verwendet wird.
  9. Verfahren nach Anspruch 7, wobei als Zittersignal ein Eingangssignal eines Digital-Analog-Wandlers (5), vorzugsweise eines FIR Digital-Analog-Wandlers, verwendet wird.
  10. Verfahren nach einem der Ansprüche 7–9, wobei als Zittersignal ein Signal mit breitbandigem Rauschen, vorzugsweise ein rauschgeformtes Signal, verwendet wird.
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PCT/IB2003/002886 WO2004004131A2 (en) 2002-06-28 2003-06-19 Circuit arrangement and method for sigma-delta conversion with reduced idle tones
US10/519,603 US7064698B2 (en) 2002-06-28 2003-06-19 Circuit arrangement and method for sigma-delta conversion with reduced idle tones
AU2003242943A AU2003242943A1 (en) 2002-06-28 2003-06-19 Circuit arrangement and method for sigma-delta conversion with reduced idle tones
EP03761738A EP1520348A2 (de) 2002-06-28 2003-06-19 Schaltungsvorrichtung und verfahren zur sigma-delta-wandlung mit leertonreduktion
JP2004517141A JP2005531972A (ja) 2002-06-28 2003-06-19 アイドルトーン低減シグマデルタ変換用回路配置および方法
CN03815373.4A CN1689234A (zh) 2002-06-28 2003-06-19 为sigma－delta变换降低空闲音的电路装置和方法

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9300261B2 (en) * 2006-03-10 2016-03-29 Nvidia Corporation Method and apparatus for efficient load biasing
US7548178B2 (en) * 2006-03-10 2009-06-16 Nvidia Corporation Method and apparatus for ADC size and performance optimization
US7317411B1 (en) * 2006-09-21 2008-01-08 Cirrus Logic, Inc. Delta-sigma modulator having quantizer code pattern detection controlled dither
US7411534B1 (en) * 2007-06-20 2008-08-12 Cirrus Logic, Inc. Analog-to-digital converter (ADC) having integrator dither injection and quantizer output compensation
US8471741B2 (en) * 2011-11-14 2013-06-25 Analog Devices, Inc. Method and device for reducing inter-channel coupling in interleaved and multi-channel ADCs
JP5598561B2 (ja) * 2013-02-27 2014-10-01 住友電気工業株式会社 Δς変調器及び通信装置
JP6387676B2 (ja) * 2014-05-15 2018-09-12 セイコーエプソン株式会社 アイドルトーン分散装置及び周波数計測装置
US11616512B1 (en) * 2022-02-16 2023-03-28 National Cheng Kung University Series-connected delta-sigma modulator

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002023731A2 (en) * 2000-09-11 2002-03-21 Broadcom Corporation Methods and systems for digital dither
US6445318B1 (en) * 2001-04-05 2002-09-03 Nokia Mobile Phones, Ltd. Method and apparatus for providing signal dependent dither generator for sigma-delta modulator
US6473019B1 (en) * 2001-06-21 2002-10-29 Nokia Corporation Low capacitance, low kickback noise input stage of a multi-level quantizer with dithering and multi-threshold generation for a multi-bit sigma-delta modulator
US6426714B1 (en) * 2001-06-26 2002-07-30 Nokia Corporation Multi-level quantizer with current mode DEM switch matrices and separate DEM decision logic for a multibit sigma delta modulator
US6744392B2 (en) * 2002-08-02 2004-06-01 Cirrus Logic, Inc. Noise shapers with shared and independent filters and multiple quantizers and data converters and methods using the same
US6768437B1 (en) * 2003-06-24 2004-07-27 Nokia Corporation Switched voltage-mode dither signal generation for a sigma-delta modulator

Also Published As

Publication number Publication date
WO2004004131A3 (en) 2004-04-22
CN1689234A (zh) 2005-10-26
EP1520348A2 (de) 2005-04-06
AU2003242943A1 (en) 2004-01-19
JP2005531972A (ja) 2005-10-20
WO2004004131A2 (en) 2004-01-08
US7064698B2 (en) 2006-06-20
US20050242978A1 (en) 2005-11-03

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