DE10142191C2

DE10142191C2 - SD-ADC mit digitaler Dithersignalverarbeitung

Info

Publication number: DE10142191C2
Application number: DE10142191A
Authority: DE
Inventors: Frederic Pecourt; Joerg Hauptmann; Christian Schranz; Richard Gaggl; Ercan Ramazan
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-08-29
Filing date: 2001-08-29
Publication date: 2003-08-28
Anticipated expiration: 2021-08-30
Also published as: DE10142191A1; US6738002B2; US20030112163A1

Description

Die Erfindung betrifft einen SD-ADC (Sigma Delta Analog/Di gital Konverter), insbesondere für Audioanwendungen, gemäß dem Oberbegriff des Patentanspruchs 1.

Die US 5,073,777 beschreibt Sigma Delta Analog/Digital Wand ler die parallel zueinander mit unabhängigen Dithersignalge neratoren arbeiten. Der Sigma Delta Analog/Digital Wandler enthält mindestens einen Integrator und einen Komparator bzw. Quantisierer zur Analog/Digital Wandlung eines analogen Ein gangssignals. Darüber hinaus ist ein Dithersignalgenerator zur Erzeugung eines digitalen Dithersignals vorgesehen.

Aus der US 5,010,347 ist ein Analog/Digital Wandler mit einem hohen Signalrauschabstand bekannt. Der Analog/Digital Wandler enthält ebenfalls einen Integrator und einen Komparator zur Analog/Digital Wandlung eines analogen Eingangssignals. Fer ner ist ein Rauschgenerator zur Erzeugung eines digitalen Rauschsignals vorgesehen.

Young C. A.: "THE ADVANTAGES OF STRICTLY DIGITAL DITHER" in IEE Colloquium on advanced analog/digital and digital/analog conversion technique applications, London, UK, 1989, Seiten 2/1-2/3 beschreibt die Verwendung eines digitalen Dither signals bei einem Analog/Digital Wandler, wobei das digitale Dithersignal hinter dem Analog/Digital Wandler den digitalen Schaltungsbereichen zu addiert wird.

SD-ADC zeigen im allgemeinen Grenzzyklen (periodische Hörei genschwingung des ADC mit Zeitkonstante τ_t), die im Bereich vor allem bei Audioanwendungen als Störsignal wahrnehmbar sind. Grenzzyklen treten hauptsächlich dann auf, wenn am Ein gang des SD-ADC ein konstantes Signal anliegt, oder während einer Übertragungspause, in der kein Audiosignal übertragen wird (sogenannte Idle Tones).

Zur Vermeidung solcher Grenzzyklen wird zu geeigneten Zeit punkten ein Zufallssignal (Dithersignal) in den SD-ADC einge speist, welches eine gewisse Varianz des Eingangssignals be wirkt und damit den Anteil der Störfrequenz im Spektrum des Ausgangssignals reduziert. Das Dithersignal wird dem SD-ADC bislang üblicherweise in analoger Form zugeführt.

Fig. 1 zeigt ein Blockschaltbild eines bekannten SD-ADC mit analoger Dithersignaleinspeisung. Der dargestellte SD-ADC ist ein zweistufiger SD-ADC mit einer Rückkoppelschleife 6 (second order single loop SD-ADC), mit zwei Integratoren 1 (von denen nur einer gezeigt ist), an deren Eingang ein analoges Signal anliegt, und einem Komparator 2. Der SD-ADC umfasst ferner einen Dithersignalgenerator 4 zur Erzeugung eines digitalen Dithersignals, das nach einer D/A-Wandlung mittels eines Dither-DAC 10 zum analogen Ausgangssignal des zweiten Integrators 1 hinzu addiert wird (Addierknoten 12). Das kumulierte Analogsignal wird dem Komparator 2 zugeführt, dessen Schaltschwelle üblicherweise bei 0 V liegt. Der Komparator gibt schließlich einen entsprechenden digitalen Wert an seinem Ausgang aus.

Das digitale Ergebnis wird in einem Zwischenspeicher 11 (Buf fer) zwischengespeichert, der über den Rückkoppelpfad 6 mit den Eingängen der Integratoren 1 verbunden ist. Außerdem wird das digitale Ergebnis einer nachgeschalteten Signalverarbei tung (nicht gezeigt) zugeführt.

Der dargestellte SD-ADC hat insbesondere den Nachteil, dass durch die Addition eines analogen Dithersignals zusätzliche Störungen generiert werden, die die Leistungsfähigkeit des SD-ADC nachteilig beeinflussen. Darüber hinaus ist im bekann ten SD-ADC ein zusätzlicher Dither-DAC erforderlich, der in den heutigen CMOS Technologien relativ viel Fläche und Leistung benötigt.

Wegen der Nähe der Einspeisung des analogen Dithersignals zu einem stark nicht-linearen Komparator ist die Einspeisung des Dithersignals an dieser Stelle besonders kritisch.

Es ist daher die Aufgabe der vorliegenden Erfindung, einen SD-ADC zu schaffen, der weniger Fläche und Leistung für die Einspeisung und Verarbeitung von Dithersignalen in heutigen CMOS Technologien benötigt.

Gelöst wird diese Aufgabe durch die im kennzeichnenden Teil des Patentanspruchs 1 ange gebenen Merkmale. Weitere Ausführungsformen der Erfindung sind Gegenstand von Unteransprüchen.

Der wesentliche Gedanke der Erfindung besteht darin, die Ein speisung des Dithersignals im digitalen Teil des SD-ADC durchzuführen, dem Komparator nur das analoge Ausgangssignal des Integrators zuzuführen und das vom Komparator ausgegebene digitale Ergebnis in Abhängigkeit vom Pegel des Dithersignals umzudeuten bzw. zu ändern. Die bedeutet mehr Funktionalität in den Digitalbereich zu verschieben, da moderne CMOS Prozes se viel kleinere Digitalstrukturen als Analogstrukturen er möglichen.

Zu diesem Zweck sind mehrere Komparatoren mit unterschiedli chen Schaltschwellen vorgesehen, die das vom Integrator zuge führte Analogsignal in einen digitalen Wert wandeln. Ferner ist eine am Ausgang der Komparatoren angeschlossene digitale Logikeinheit vorgesehen, der das digital Dithersignal zuge führt wird und die in Abhängigkeit vom Pegel des Dither signals den von den Komparatoren ausgegebenen digitalen Wert ändert.

Die Schaltschwellen der Komparatoren entsprechen dabei vor zugsweise den möglichen Pegeln des Dithersignals.

Der SD-ADC ist vorzugsweise voll differentiell aufgebaut, wo bei die Komparatoren positive und negative Schaltschwellen aufweisen. In diesem Fall umfasst der SD-ADC wenigstens drei Komparatoren.

Gemäß einer bevorzugten Ausführungsform der Erfindung über prüft die Logikeinheit zunächst den Ausgang desjenigen Kompa rators, dessen Schaltschwelle dem negativen Dithersignalpegel entspricht und ändert dann gegebenenfalls die Bits an den Ausgängen der Komparatoren mit betragsmäßig kleinerer Schalt schwelle.

Das von der digitalen Logikeinheit ausgegebene digitale Er gebnis wird vorzugsweise an die jeweiligen Eingänge der Inte gratoren rückgekoppelt.

Es hat sich gezeigt, dass für die Dithersignalverarbeitung sehr einfache Komparatoren verwendet werden können, deren Schaltschwelle insbesondere wesentlich ungenauer ist als bei Komparatoren des Quantisierers des SD-ADC.

Die Erfindung wird nachstehend anhand der beigefügten Zeich nungen beispielhaft näher erläutert. Es zeigen:

Fig. 1 eine schematische Darstellung eines bekannten SD- ADC;

Fig. 2 einen SD-ADC gemäß einem Ausführungsbeispiel der Erfindung mit drei Komparatoren; und (1 Bit Dithering)

Fig. 3 einen SD-ADC gemäß einem anderen Ausführungs beispiel der Erfindung mit n Komparatoren. (2 Bit Dithering)

Bezüglich Fig. 1 wird auf die Erläuterungen in der Beschrei bungseinleitung verwiesen.

Fig. 2 zeigt einen Ausschnitt eines Single-Loop SD-ADC zwei ter Ordnung mit zwei Integratoren 1 (nur einer ist gezeigt) und drei parallel geschalteten Komparatoren 2a-2c mit unter schiedlichen Schaltschwellen (Pegel 1-3), denen das analoge Ausgangssignal des Integrators 1 zugeführt wird. Der SD-ADC enthält ferner einen Dithersignalgenerator 4 zur Erzeugung von Dithersignalen mit unterschiedlichen Pegeln. Der Dither signalgenerator 4 ist dabei mit einer Logikeinheit 3 verbunden, die am Ausgang der Komparatoren 2a-2c angeschlossen ist. Der Logikeinheit 3 wird sowohl das digitale Dithersignal als auch das di gitale Ausgangssignal der Komparatoren 2a-2c zugeführt.

Die Logikeinheit 3 ist nun in der Lage, den von den Komparatoren 2a- 2c ausgegebenen digitalen Wert in Abhängigkeit vom Pegel des digitalen Dithersignals zu ändern. Dabei erzeugt die Logikeinheit 3 einen digitalen Wert, als ob das Dithersignal zusammen mit dem analogen Ausgangssignal des Integrators 1 den Komparato ren 2a-2c zugeführt worden wäre.

Die Schaltschwellen der Komparatoren 2a-2c sind auf die mög lichen Dithersignalpegel eingestellt. Im folgenden wird die Arbeitsweise der Logikeinheit 3 anhand eines Beispiels erläutert:
Das Dithersignal kann z. B. die Pegel -1 V, 0 V, 1 V annehmen. Die Schaltschwellen (Pegel 1-3) der Komparatoren 2a-2c liegen daher ebenfalls auf den Pegeln -1 V, 0 V, 1 V (von unten nach o ben). Das analoge Ausgangssignal des Integrators 1 soll -0,9 V betragen. Dadurch stellt sich am Ausgang der Komparatoren 2a- 2c ein digitaler Wert 001 (von oben nach unten) ein. Dieser digitale Wert muss nun von der Logikeinheit 3 so geändert werden, als ob das Dithersignal bereits vor den Komparatoren 2a-2c zum Analogsignal des Integrators 1 hinzu addiert worden wäre. Bei einem Dithersignal von z. B. +1 V würde an den Komparatoren 2a-2c in Summe ein Signal von +0,1 V anliegen, wobei sich ein digitaler Wert Oll am Ausgang einstellen würde.

Die Logikeinheit 3 überprüft zunächst den Komparator 2c, dessen Schaltschwelle dem negativen Dithersignal entspricht. Auf grund der logischen 1 am Ausgang des Komparators 2c erkennt die Logikeinheit 3, dass das Signal logisch 0 am Ausgang des Kompa rators 2b in eine logisch 1 geändert werden muss. Die Logikeinheit 3 gibt somit als Ergebnis den digitalen Wert 1 aus. (1 Bit Aus gangssignal)

Das digitale Ergebnis wird mittels eines 1 Bit D/A-Wandlers 5 analog gewandelt und über einen Rückkoppelpfad 6 an die ent sprechenden Eingänge der Integratoren 1 zurückgeführt. Die E lemente 7 und 8 bezeichnen dabei Parameter der Übertragungs funktion des Noise-Shaping-Filters, das durch die Integrato ren 1 gebildet wird.

Fig. 3 zeigt die allgemeine Form eines SD-ADC von Fig. 2 mit n Komparatoren 2a-2n und einem Dithersignalgenerator 4 der in der Lage ist, n unterschiedliche Dithersignalpegel zu erzeugen. Im übrigen sind der Aufbau und die Funktionsweise des SD-ADC von Fig. 3 identisch mit dem von Fig. 2.

Bezugszeichenliste

1

Integrator

2

a-

2

n Komparatoren

3

Logikeinheit

4

Dithersignalgenerator

5

D/A-Wandler

6

Rückkoppelpfad

7

Parameter b

1

8

Parameter a

1

9

Addierknoten

10

Dither DAC

11

Buffer

12

Addierknoten

Claims

1. SD-ADC mit:
wenigstens einem Integrator (1) und
einem Quantisierer zur A/D-Wandlung eines analogen Ein gangssignals, sowie
einem Dithersignalgenerator (4) zur Erzeugung eines digita len Dithersignals,
insbesondere zur Anwendung in Audioübertragungssystemen,
dadurch gekennzeichnet,
dass der Quantisierer mehrere Komparatoren (2a-2n), die ein vom Integrator (1) zugeführtes Analogsignal in einen di gitalen Wert umwandeln, aufweist und
dass eine an den Komparatoren (2a-2n) angeschlossene digitale Logikeinheit (3), der das digitale Dithersignal zugeführt wird, in Abhängigkeit vom Pegel des zugeführten Dithersignals einen von den Komparatoren (2a-2n) ausgegebenen digitalen Wert ändert.

2. SD-ADC nach Anspruch 1, dadurch gekennzeichnet, dass die Schaltschwellen der Komparatoren (2a-2n) den mögli chen Dithersignalpegeln entsprechen.

3. SD-ADC nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass wenigstens drei Komparatoren (2a-2n) vorgesehen sind.

4. SD-ADC nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der SD-ADC voll differentiell aufgebaut ist und die Kom paratoren (2a-2n) positive und negative Schaltschwellen (Pe gel 1 - n) aufweisen.

5. SD-ADC nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die digitale Logikeinheit (3) zunächst den Ausgang des jenigen Komparators (2a-2n), dessen Schaltschwelle (Pegel 1 - n) dem negativen Dithersignalpegel entspricht, und dann die Ausgänge der Komparatoren (2a-2n) überprüft, deren Schalt schwelle betragsmäßig kleiner ist als der Dithersignalpegel.

6. SD-ADC nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Rückkoppelpfad (6) vorgesehen ist, über den das am Ausgang der digitalen Logikeinheit (3) ausgegebene digitale Ergebnis an einen Eingang des bzw. der Integratoren (1) rück gekoppelt wird.

7. SD-ADC nach Anspruch 6, dadurch gekennzeichnet, dass im Rückkoppelpfad (6) ein D/A-Wandler (5) angeordnet ist.