DE3632429A1

DE3632429A1 - Analog-digital- oder digital-analog-wandler

Info

Publication number: DE3632429A1
Application number: DE19863632429
Authority: DE
Inventors: Ikuro Hata
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-09-24
Filing date: 1986-09-24
Publication date: 1987-04-23
Anticipated expiration: 2006-09-25
Also published as: GB2182218A; FR2590092B1; GB2182218B; KR950007466B1; FR2590092A1; DE3632429C2; KR870003624A; JPS6271335A; GB8622865D0; NL8602414A; NL191965B; CA1257932A; US4731602A; NL191965C

Description

Die Erfindung bezieht sich auf einen Analog-Digital- oder Digital-Analog-Wandler vom Integraltyp.

Als ein Beispiel für Analog-Digital-Wandler ist der Analog-Digital-Wandler vom Integraltyp bekannt geworden. Bei diesem Analog-Digital-Wandler vom Integraltyp wird ein analoges Eingangssignal über ein Abtastschaltelement einem Integrator zugeführt, der aus einem Operationsverstärker und einem Kondensator besteht. In dem Augenblick, in dem das Schalt- bzw. Schalterelement geschlossen ist, beginnt sich der Kondensator auf die Eingangsspannung aufzuladen. Der Kondensator ist mit zwei Konstantstromquellen verbunden, die über entsprechende Schalter unterschiedliche Speiseströme abgeben. Zu einem Zeitpunkt, zu dem das Abtastschaltelement geöffnet ist, sind die Schalter der Konstantstromquellen geschlossen, und der Kondensator wird durch die Konstantstromquellen entladen. Die beiden Konstantstromquellen liefern die Ströme I _o bzw. i _o, die in der Größe beispielsweise entsprechend dem Verhältnis I _o : i _o = 2⁷ : 1 oder 128 : 1 festgelegt sind. Zunächst ist der der Stromquelle I _o zugehörige Schalter geschlossen, womit der betreffende Kondensator beginnt, sich zu entladen. Die Entladezeitspanne, innerhalb der die Kondensatorspannung bis zu dem bestimmten Wert entladen wird, wird mittels eines Zählers gemessen, der für sogenannte obere Bits vorgesehen ist. Anschließend wird der der Stromquelle I _o zugehörige Schalter geöffnet, und zur selben Zeit wird der der Stromquelle i _o zugehörige Schalter geschlossen. Der Kondensator setzt seine Entladung fort, bis seine Spannung auf Null Volt fällt. Die Entladezeitspanne wird mittels eines Zählers gemessen, der für sogenannte untere Bits vorgesehen ist. Die Zählerwerte, die in den beiden Zählern zurückbleiben, stellen in Kombination einen 16-Bit-Digitalwert als Folge einer Analog-Digital-Umsetzung des analogen Eingangssignals dar. Der vorstehende Analog-Digital-Wandler ist in der DE-OS 33 38 544 beschrieben; ein Digital-Analog-Wandler, der nach demselben Prinzip arbeitet, ist in der DE-OS 31 49 493 sowie in der DE-OS 32 37 386 angegeben worden.

Der vorstehend betrachtete, konventionelle Analog- Digital-Wandler arbeitet mit einer Umsetzgeschwindigkeit, die von der Zeitspanne abhängt bzw. bestimmt ist, nachdem der für die oberen 9 Bit vorgesehene Zähler zu zählen begonnen hat bis der für die unteren sieben Bit vorgesehene Zähler den Zählvorgang beendet. Der für die oberen 9 Bit vorgesehene Zähler weist eine Zählkapazität von 2⁹ (das sind 512) auf, während der für die unteren 7 Bit vorgesehene Zähler eine Zählkapazität von 2⁷ (das sind 228) aufweist. Demgemäß beträgt die Gesamtzählkapazität des für die oberen 9 Bit vorgesehenen Zählers und des für die unteren 7 Bit vorgesehenen Zählers 640. Bei einer gegebenen Abtastfrequenz von beispielsweise 48 kHz müssen 640 Zählungen innerhalb dieser Zeitspanne bzw. Periode abgeschlossen sein. Wenn beabsichtigt ist, eine Analog-Digital-Umsetzung abwechselnd für zwei Kanäle auf einer Zeitteilbasis vorzunehmen, dann muß der Taktgenerator einen Haupttakt mit einer Frequenz von

fm ₁ = 2 ch × 48 kHz × 640 = 61,44 MHz

erzeugen.

Bei der Quantisierung eines analogen Eingangs-Audiosignals mit einer Abtastfrequenz von fs ist es notwendig, das analoge Eingangssignal innerhalb des Bandes von 1/2 fs zu begrenzen, indem ein analoges Tiefpaßfilter verwendet wird, um die mit der Abtastmittenfrequenz hervorgerufene Umschalt- bzw. Abtaststörung zu unterdrücken. Um diese zufriedenstellenden Eigenschaften bis zu einem höherfrequenten Bereich zu erzielen, muß das Tiefpaßfilter eine scharfe Ansprechkurve bzw. Filterkurve aufweisen, die indessen unter Verwendung eines analogen Tiefpaßfilters schwierig zu realisieren ist.

Bei der Quantisierung eines analogen Eingangs-Audiosignals beispielsweise in einem digitalen Audiobandrecorder besteht ein denkbares System darin, das Eingangssignal in einem Band fs unter Verwendung eines analogen Tiefpaßfilters zu begrenzen und nach erfolgter Quantisierung mit der doppelten Abtastfrequenz von 2 fs schließlich auf ein Band von 1/2 fs unter Verwendung eines Digitalfilters zu begrenzen. Trotz des Quantisierungsvorgangs bei einer Frequenz, die gleich dem Zweifachen der Abtastfrequenz fs ist, ist nach der Abtasttheorie die Quantisierung bis zu dem Band von fs ermöglicht. Da das für die Abtastung bei einer Frequenz von fs benötigte Band bis zu einer Frequenz von 1/2 fs reicht, beseitigt die Anwendung eines scharfen digitalen Tiefpaßfilters, welches auf die Frequenz von 1/2 fs abgestimmt ist, die Forderung nach einer scharfen Filterkurve für das analoge Tiefpaßfilter. Ein digitales Filter mit einer scharfen Filterkurve läßt sich leichter realisieren als ein analoges Filter. In Anbetracht dessen kann trotz der Quantisierung bei der Frequenz von 2 fs und der Bandbegrenzung unter Verwendung eines digitalen Filters eine zufriedenstellende Betriebseigenschaft bis zu einem hohen Frequenzbereich bei niedrigen Kosten erreicht werden.

Im obigen Falle der Quantisierung eines analogen Eingangssignals mit bzw. bei einer Frequenz, die gleich dem Zweifachen der Abtastfrequenz fs ist, muß der Analog-Digital-Wandler zweimal so schnell arbeiten wie im Falle der Quantisierung mit bzw. bei der Frequenz fs.

Zur Durchführung der Analog-Digital-Umsetzung bei einer Frequenz von 2 fs, die zweimal so hoch ist wie die Abtastfrequenz fs, unter Verwendung des vorstehend erwähnten konventionellen Analog-Digital-Wandlers ist die benötigte Haupttaktfrequenz fm doppelt so hoch, nämlich 2 × 2 ch × 48 kHz × 640 = 122,88 MHz. Der Haupttaktgenerator verwendet zwar einen Quarzresonator; es ist jedoch schwierig, eine stabile Haupttaktschwingung bei einer derart hohen Frequenz unter Verwendung eines Quarzresonators zu erzeugen.

Der Erfindung liegt demgemäß die Aufgabe zugrunde, einen Analog-Digital- oder Digital-Analog-Wandler zu schaffen, der mit einer erhöhten Umsetzgeschwindigkeit arbeitet.

Darüber hinaus soll ein Analog-Digital- oder Digital- Analog-Wandler geschaffen werden, der die Ungleichheit des Stromverhältnisses bei Herstellung des Wandlers in einer bzw. als integrierte Schaltung durch die Ausnutzung eines kleineren Verhältnisses für die Bezugsstromquellen vermindern kann.

Gelöst wird die vorstehend aufgezeigte Aufgabe durch die in den Patentansprüchen erfaßte Erfindung.

Die vorliegende Erfindung betrifft einen Analog-Digital- oder Digital-Analog-Wandler mit einem Signaleingangsanschluß, mit dem ein Integrator verbunden ist, mit einer Vielzahl von Konstantstromquellen, die an dem Integrator derart angeschlossen sind, daß dem betreffenden Integrator entsprechende Konstantströme zugeführt werden, mit einer Zähleinrichtung, die einen ersten Zähler aufweist, der eine erste bestimmte Anzahl von Bits bzw. Zählerstellen für höherwertige Bits und einen zweiten Zähler mit einer ersten Anzahl von Bits bzw. Zählerstellen für die niederwertigen Bits umfaßt, und mit einem Taktsignalgenerator, der ein erstes Taktsignal mit einer ersten Taktfrequenz erzeugt und an den ersten Zähler abgibt und der ein zweites Taktsignal mit einer zweiten Frequenz, die höher als die erste Taktfrequenz ist, erzeugt und an den zweiten Zähler abgibt. Dabei sind Ströme der in einer Vielzahl vorgesehenen Konstantstromquellen in Übereinstimmung durch die erste bzw. zweite bestimmte Anzahl von Bits bzw. durch die erste und zweite Taktfrequenz der ersten bzw. zweiten Taktsignale bestimmt.

Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.

Fig. 1 zeigt in einem Blockdiagramm ein Ausführungsbeispiel der Erfindung.

Fig. 2 zeigt ein Impulsdiagramm, welches zur Erläuterung der Erzeugung eines Taktsignals mit doppelter Frequenz bei der Ausführungsform gemäß der Erfindung herangezogen wird.

Fig. 3 zeigt ein Impuls- bzw. Signaldiagramm, welches zur Erläuterung der Arbeitsweise der Ausführungsform gemäß der Erfindung herangezogen wird.

Fig. 4 und 5 zeigen Impulsdiagramme, die zur Erläuterung der Ausführungsform gemäß der Erfindung herangezogen werden.

Nunmehr wird die bevorzugte Ausführungsform der Erfindung unter Bezugnahme auf die Zeichnungen im einzelnen erläutert.

In Fig. 1 ist ein Operationsverstärker 1 gezeigt, dem ein Kondensator 2 zugehörig ist, der zwischen dem invertierenden Eingangsanschluß und dem Ausgangsanschluß des betreffenden Operationsverstärkers angeschlossen ist. Damit ist durch diese Elemente ein Integrator gebildet. Der Ausgangsanschluß des Operationsverstärkers 1 ist über einen Widerstand 4 mit dem einen Ende eines Widerstands 5 verbunden, dessen anderes Ende mit dem Eingangsanschluß 6 des Wandlers verbunden ist. Die Widerstände 4 und 5 sind mit ihrem gemeinsamen Verbindungspunkt über einen Schaltkreis 3 mit dem invertierenden Eingang des Operationsverstärkers 1 verbunden. Der nichtinvertierende Eingangsanschluß des Operationsverstärkers 1 liegt an Erde bzw. Masse. Der invertierende Eingangsanschluß des Operationsverstärkers 1 ist mit einem Anschluß einer Stromquelle 9 verbunden, die einen Strom mit einem Stromwert I _o liefert, sowie mit einem Anschluß einer weiteren Stromquelle 10, die einen Strom mit einem Stromwert von i _o liefert. Die beiden Stromquellen sind mit dem invertierenden Eingangsanschluß des Operationsverstärkers 1 jeweils über einen Schaltkreis 7 bzw. 8 verbunden. Die anderen Anschlüsse der beiden Stromquellen 9 und 10 liegen an Erde bzw. Masse.

Dem Schaltkreis 3 werden Abtastimpulse Ps von einer Steuerschaltung 14 her zugeführt. Wenn der Schaltkreis 3 auf die Zuführung eines Abtastimpulses Ps hin geschlossen ist, wird das am Eingangsanschluß 6 auftretende analoge Eingangssignal abgetastet und derart festgehalten, daß der Kondensator 2 auf die Eingangsspannung Vin aufgeladen wird bzw. ist. Wenn der Schaltkreis 3 geöffnet wird, wird der Kondensator 2 über die Stromquellen 9 und 10 entladen. Die Schaltkreise 7 und 8 werden durch die Steuerschaltung 14 derart gesteuert, daß der Kondensator 2 zunächst auf einen gewissen Spannungspegel mittels des von der Stromquelle 9 gelieferten Stroms I _o entladen und anschließend mittels des von der Stromquelle 10 gelieferten Stroms i _o entladen wird. Die Stromquellen 9 und 10 liefern Stromwerte von I _o und i _o, die auf ein Verhältnis von I _o/i _o = 128 voreingestellt sind.

Der Operationsverstärker 1 gibt seine Ausgangsspannung an Komparatoren 11 und 12 ab. Dem Komparator 11 wird über den Anschluß 13 eine Bezugsspannung -Vr zugeführt; Er vergleicht die Ausgangsspannung des Operationsverstärkers 1 mit der Bezugsspannung -Vr. Der Komparator 12 liegt mit seinem anderen Eingangsanschluß an Erde bzw. Masse; er vergleicht die Ausgangsspannung des Operationsverstärkers 1 mit dem Masse- bzw. Erdpegel. Die Komparatoren 11 und 12 geben ihre Vergleicher-Ausgangssignale an die Steuerschaltung 14 ab, und zugleich werden die betreffenden Ausgangssignale den einen Eingängen von UND-Gliedern 15 bzw. 16 zugeführt.

Eine Taktgeneratorschaltung 17 erzeugt einen Haupttakt bzw. ein Haupttaktsignal mit einer Frequenz von fm; dieses Taktsignal wird einem weiteren Eingangsanschluß des UND-Gliedes 15 zugeführt. Das UND-Glied 15 erhält dabei das Ausgangssignal des Komparators 11 an seinem einen Eingang zugeführt und leitet das von der Taktgeneratorschaltung 17 abgegebene fm-Taktsignal zu der Steuerschaltung 14 weiter, wenn das Ausgangssignal des Komparators 11 mit hohem Pegel auftritt. Während der Zeitspanne, während der der Komparator 11 ein Ausgangssignal hohen Pegels abgibt, ist der Schaltkreis 7 geschlossen, und das fm-Taktsignal wird der Steuerschaltung 14 zugeführt, so daß ein für die oberen 8 Bit eines Zählwertes vorgesehener Zähler 20 zur Zählung des betreffenden Taktsignals betrieben wird.

Das mit der Frequenz fm auftretende Taktsignal, welches die Taktgeneratorschaltung 17 liefert, wird ferner dem einen Eingangsanschluß eines EXKLUSIV-ODER-Gliedes 19 und zugleich über eine Verzögerungsschaltung 18 einem weiteren Eingangsanschluß dieses Verknüpfungsgliedes 19 zugeführt. Durch Abgabe eines fm-Taktsignals bzw. Taktimpulses (Fig. 2A) an den einen Eingangsanschluß des EXKLUSIV-ODER-Gliedes 19 und durch Abgabe des verzögerten fm-Taktsignals (Fig. 2B) an einen weiteren Eingangsanschluß liefert das betreffende EXKLUSIV-ODER-Glied 19 ausgangsseitig ein Taktsignal mit einer Frequenz von 2fm (Fig. 2C).

Das UND-Glied 16 erhält an seinem einen Eingangsanschluß das Ausgangssignal des Komparators 12 zugeführt; damit leitet es das von dem Exklusiv-ODER-Glied 19 abgegebene 2fm-Taktsignal zu der Steuerschaltung 14 weiter, wenn das Ausgangssignal des Komparators 12 mit hohem Pegel auftritt. Während der Zeitspanne, während der der Komparator 12 ein Signal mit hohem Pegel abgibt, ist der Schaltkreis 8 geschlossen, und das 2fm-Taktsignal wird der Steuerschaltung 14 zugeführt, so daß ein für die unteren 8 Bits eines Zählwertes vorgesehener Zähler 14 zur Zählung des betreffenden Taktsignals betrieben wird.

Die Arbeitsweise der vorstehend betrachteten Ausführungsform wird unter Bezugnahme auf Fig. 3 weiter erläutert werden. Wenn ein Abtastimpuls Ps mit einer aktiven Periode von toto t 1 - wie in Fig. 3A veranschaulicht - von der Steuerschaltung 14 an den Schaltkreis 3 abgegeben wird, dann ist der Schaltkreis 3 geschlossen, womit das analoge Eingangssignal am Eingangsanschluß 6 abgetastet und festgehalten wird. Die Ausgangsspannung des Operationsverstärkers 1 sinkt in einem Ausmaß, welches vom Spannungspegel des analogen Eingangs-Audiosignals abhängt, wie dies in Fig. 3B veranschaulicht ist. Wenn der Abtastimpuls Ps zum Zeitpunkt t 1 abfällt, wie dies in Fig. 3A veranschaulicht ist, dann öffnet der Schaltkreis 3, wobei der Schaltkreis 7 veranlaßt wird zu schließen, wie dies in Fig. 3C veranschaulicht ist. Zur gleichen Zeit beginnt der für die oberen 8 Bit vorgesehene Zähler 20 zu zählen, wie dies in Fig. 3E angedeutet ist. Auf das Schließen des Schaltkreises 7 hin wird der Kondensator 2, der durch den Strom I _o der Stromquelle 9 aufgeladen worden ist, entladen, und damit steigt das Ausgangssignal des Operationsverstärkers 1 an, wie dies aus Fig. 3B hervorgeht. Zur gleichen Zeit zählt der für die oberen 8 Bit vorgesehene Zähler 20 das mit der Frequenz fm auftretende Taktsignal, wie dies in Fig. 3E angedeutet ist.

Wenn das Ausgangssignal des Operationsverstärkers 1 auf die Bezugsspannung -Vr abgesunken ist, erzeugt der Komparator 11 ein Ausgangssignal niedrigen Pegels. Wenn zum Zeitpunkt t 2 das Ausgangssignal des Komparators 11 einen niedrigen Wert annimmmt, öffnet der Schaltkreis 7, und der Schaltkreis 8 wird geschlossen. Sodann hört der für die oberen acht Bit vorgesehene Zähler 20 mit dem Zählen auf, wie dies in Fig. 3E veranschaulicht ist, und der für die unteren acht Bit vorgesehene Zähler 21 beginnt den Zählvorgang, wie dies Fig. 3F veranschaulicht. Auf das Schließen des Schaltkreises 8 hin, wie dies Fig. 3D zeigt, wird der Kondensator 2 allmählich durch die den Strom i _o abgebende Stromquelle 10 entladen, und das Ausgangssignal des Operationsverstärkers 1 steigt allmählich an, wie dies Fig. 3C veranschaulicht. Zur gleichen Zeit zählt der für die unteren acht Bit vorgesehene Zähler 21 das Taktsignal mit der Frequenz von 2fm, wie dies Fig. 3F veranschaulicht. Wenn das Ausgangssignal des Operationsverstärkers 1 auf Null Volt angestiegen ist, gibt der Komparator 12 ein Ausgangssignal niedrigen Pegels ab, und wenn zum Zeitpunkt t 3 das Ausgangssignal des Komparators 12 einen niedrigen Wert annimmt, hört der für die unteren acht Bit vorgesehene Zähler 21 auf zu zählen.

Die Stromwerte der durch die Stromquellen 9 und 10 gelieferten Ströme I _o bzw. i _o sind entsprechend der folgenden Beziehung festgelegt:

I _o/i _o = 128 (= 2⁷).

Der für die unteren acht Bits vorgesehene Zähler 21 arbeitet mit einer Taktrate von 2fm, dem Zweifachen der Haupttaktfrequenz fm, womit in entsprechender Weise der für die unteren acht Bit vorgesehene Zähler 21 bezüglich jener Zählung in bezug auf eine Zählung des für die oberen acht Bit vorgesehenen Zählers 20 mit 2⁸ gewichtet wird. Demgemäß liefert eine Reihenschaltung des für die oberen acht Bit vorgesehenen Zählers 20 und des für die unteren acht Bit vorgesehenen Zählers 21 16-Bit-Umsetzdaten.

Trotz der Änderung im Verhältnis der Anzahl der oberen Bits und der unteren Bits der Zähler von neun (oberen) Bits) bzw. sieben (unteren Bits) bei dem eingangs betrachteten konventionellen Analog-Digital-Wandler zu acht oberen Bits bzw. acht unteren Bits, arbeitet der für die unteren Bits vorgesehene Zähler 21 so, daß er Taktimpulse bzw. Taktsignale mit der Frequenz von 2fm zählt, weshalb das Stromverhältnis von I _o/i _o gleich dem Falle des konventionellen Analog-Digital-Wandlers eingestellt bzw. festgelegt sein kann.

Der für die unteren acht Bits vorgesehene Zähler 21 arbeitet so, daß er bei dieser Ausführungsform Impulse bzw. Signale mit einer Frequenz von 2fm zählt, das ist das Zweifache der Haupttaktfrequenz fm, wodurch die Umsetzgeschwindigkeit erhöht werden kann, ohne daß die Haupttaktfrequenz erhöht wird. Im einzelnen ist die Umsetzgeschwindigkeit von der Zeitspanne abhängig bzw. bestimmt, nachdem der für die oberen acht Bit vorgesehene Zähler 20 zu zählen begonnen hat bis der für die unteren acht Bit vorgesehene Zähler 21 mit dem Zählen aufhört. Der für die oberen acht Bit vorgesehene Zähler 20 zählt bis 256, während der für die unteren acht Bit vorgesehene Zähler 21, der die 2fm-Taktsignale bzw. Taktimpulse zählt, in Haupttakten ausgedrückt bis 128 zählt. Demgemäß ist in Haupttakten ausgedrückt die Gesamtanzahl der Zählungen des für die oberen acht Bit vorgesehenen Zählers 20 und des für die unteren acht Bit vorgesehenen Zählers 21 zusammen 384. Für die 2-Kanal-Analog-Digital-Umsetzung mit einer Frequenz, die das Zweifache der Abtastfrequenz fs von beispielsweise 48 kHz beträgt, ist eine Haupttaktfrequenz fm von fm = 2 × 2 ch × 48 kHz × 384 = 73,728 MHz erforderlich. Demgemäß ist der Hochgeschwindigkeits-Umsetzvorgang ermöglicht, ohne daß die Forderung nach Einstellung einer wesentlich höheren Haupttaktfrequenz fm vorliegt.

In dem Fall, daß die Bits aufgeteilt sind in obere neun Bits und in sieben untere Bits, wie bei dem konventionellen Analog-Digital-Wandler, ist eine Haupttaktfrequenz fm erforderlich, die einen Wert von fm = 2 × 2 ch × 48 kHz × 576 = 110,592 MHz aufweist. Dieser Wert ist weit höher als jener Wert bei der obigen Aufteilung in obere acht Bit und in untere acht Bit. Wenn der für die unteren Bits vorgesehene Zähler 21 bei einer Frequenz von 2fm zu betreiben ist, die zweimal so hoch ist wie die Haupttaktfrequenz fm, dann kann durch die Aufteilung in obere acht Bits und in untere acht Bits eine höhere Umsetzgeschwindigkeit erzielt werden als im Falle des konventionellen Schemas. In einem anderen Falle der Bitaufteilung in obere neun Bits und in untere sieben Bits weisen die Stromquellen 9 und 10 ein kleineres Stromverhältnis von 64 : 1 auf, was zu einer kleineren Ungleichheit des Stromverhältnisses führt, wenn der Wandler in einer integrierten Schaltung hergestellt wird.

Es ist ferner möglich, den Umsetzbetrieb dadurch zu beschleunigen, das Taktsignal mit der Frequenz von 2fm, welches von dem EXKLUSIV-ODER-Glied 19 an den für die oberen acht Bits vorgesehenen Zähler 20 abgegeben wird, zusätzlich dem für die unteren acht Bits vorgesehenen Zähler 21 zuzuführen. Es ist jedoch für die Taktgeneratorschaltung 17 nicht einfach, ein Taktsignal stets mit einem exakten Tastverhältnis von 50% zu erzeugen. Die Änderung im Tastverhältnis des Haupttaktsignals ruft infolge eines unbeständigen Umsetzverhältnisses einen Fehler hervor. Dieser Fehler ist bezüglich der höherwertigen Bits schwerwiegender.

Wenn der für die oberen acht Bits vorgesehene Zähler 20 bei einer Frequenz von 2fm betrieben wird, beträgt der Stromwert des von der Stromquelle 9 abgegebenen Stroms 2I _o. Demgemäß ist die Änderung des Pegels im Bereich τ _o des Haupttaktsignals mit einem 50%-Tastverhältnis, wie dies Fig. 4 veranschaulicht, wie folgt gegeben:

Wenn das Tastverhältnis sich um Δτ ändert, wie dies in Fig. 5 veranschaulicht ist, gilt folgende Beziehung:

Das Ergebnis ist ein Fehler, der durch die Größe (I _o/C)Δτ gegeben ist. Die Änderung im Pegel des für die unteren acht Bits vorgesehenen Zählers 21 ist gegeben durch:

Wenn die durch die Änderung im Tastverhältnis hervorgerufene Pegeländerung größer ist als das niederwertigste Bit des für die unteren acht Bits vorgesehenen Zählers 21, d. h. dann, wenn i _o τ _o≦λτI _o Δτ gilt, dann bringt dies ein Problem mit sich. Wenn beispielsweise eine solche Stromeinstellung erfolgt, daß I _o/i _o = 256 ist, darf sich das Tastverhältnis nicht um 1/256 oder mehr ändern.

Obwohl ein Ausführungsbeispiel eines Analog-Digital- Wandlers beschrieben worden ist, ist anzumerken, daß die vorliegende Erfindung in gleicher Weise auf einen Digital-Analog-Wandler vom Integraltyp angewandt werden kann.

Gemäß der vorliegenden Erfindung arbeitet der für die unteren Bits vorgesehene Zähler bei einer Taktfrequenz, die gleich zweimal der Haupttaktfrequenz ist, was eine erhöhte Umsetzgeschwindigkeit erlaubt, ohne die Haupttaktfrequenz zu erhöhen. Infolgedessen kann die Quantisierungsoperation bei einer Frequenz von 2fs, dem Zweifachen der Abtastfrequenz fs, durchgeführt werden, was nunmehr unter Verwendung eines Haupttaktsignals mit einer Frequenz von beispielsweise 73,728 MHz möglich ist, während bei der konventionellen Ausführung ein Haupttaktsignal mit einer Frequenz von beispielsweise 122,88 MHz erforderlich war. Darüber hinaus gestattet die Festlegung des Taktsignals für den den unteren Bits zugehörigen Zähler auf das Zweifache der Haupttaktfrequenz die Bereitstellung eines kleineren Verhältnisses der Speiseströme, wodurch die Ungleichheit des Stromverhältnisses minimiert werden kann, wenn der Wandler in einer integrierten Schaltung hergestellt wird.

Claims

1. Analog-Digital- oder Digital-Analog-Wandler mit einem Signaleingangsanschluß (6), an dem ein Integrator (1, 2) angeschlossen ist, mit welchem eine Vielzahl von Konstantstromquellen (9, 10) derart verbunden ist, daß ihm entsprechende Konstantströme zuführbar sind, dadurch gekennzeichnet,
daß eine Zählereinrichtung (20, 21) vorgesehen ist, die einen ersten Zähler mit einer ersten bestimmten Anzahl von Bits für die höherwertigen Bits und einen zweiten Zähler (21) mit einer zweiten bestimmten Anzahl von Bits für die niederwertigen Bits umfaßt, daß eine Taktsignalgeneratoreinrichtung (15 bis 19) vorgesehen ist, die ein erstes Taktsignal mit einer ersten Taktfrequenz erzeugt und an den ersten Zähler (20) abgibt und die ein zweites Taktsignal mit einer zweiten Taktfrequenz, welche höher ist als die erste Taktfrequenz, erzeugt und an den zweiten Zähler (21) abgibt,
und daß die Ströme der in einer Vielzahl vorgesehenen Konstantstromquellen (9, 10) in Übereinstimmung mit der ersten und zweiten bestimmten Anzahl von Bits sowie der ersten und zweiten Taktfrequenz des ersten bzw. zweiten Taktsignals festgelegt sind.

2. Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die Taktsignalgeneratoreinrichtung (15 bis 19) eine Haupttaktgeneratoreinrichtung (17) für die Erzeugung des ersten Taktsignals und eine Frequenzverdopplereinrichtung (18, 19) umfaßt, die aus dem ersten Taktsignal das zweite Taktsignal erzeugt.

3. Analog-Digital-Wandler mit einem Analogsignal- Eingangsanschluß (6),
mit einer ersten Schalteinrichtung (3),
mit einer zweiten Schalteinrichtung (7),
mit einer dritten Schalteinrichtung (8)
und mit einem Integrator (1, 2), der über die erste Schalteinrichtung (3) mit dem Analogsignal-Eingangsanschluß (6) verbunden ist, dadurch gekennzeichnet,
daß eine Komparatoreinrichtung (11, 12) vorgesehen ist, die einen ersten und einen zweiten Komparator (11, 12) umfaßt,
daß ein Eingangsanschluß des ersten Komparators (11) mit dem Ausgang des Integrators (1, 2) verbunden ist, während der andere Eingangsanschluß des ersten Komparators (11) an einer ersten Bezugsspannungsquelle (13) liegt,
daß der eine Eingangsanschluß des zweiten Komparators (12) am Ausgang des Integrators (1, 2) angeschlossen ist, während der andere Eingangsanschluß des zweiten Komparators (12) mit einer zweiten Bezugsspannungsquelle (Masse, Erde) verbunden ist,
daß eine Zählereinrichtung (20, 21) vorgesehen ist, die einen ersten Zähler (20) mit einer ersten bestimmten Anzahl von Bits für die höherwertigen Bits und einen zweiten Zähler (21) mit einer zweiten bestimmten Anzahl von Bits für die niederwertigen Bits umfaßt,
daß eine Taktsignalgeneratoreinrichtung (15 bis 19) vorgesehen ist, die ein erstes Taktsignal mit einer ersten Taktfrequenz erzeugt und an den ersten Zähler (20) abgibt und die ein zweites Taktsignal mit einer zweiten Taktfrequenz, welche höher ist als die erste Taktfrequenz, erzeugt und an den zweiten Zähler (21) abgibt,
daß mit dem Integrator (1, 2) über die zweite und dritte Schalteinrichtung (7, 8) eine Vielzahl von Konstantstromquellen (9, 10) derart verbunden ist, daß dem Integrator (1, 2) Konstantströme zugeführt werden, die in Übereinstimmung mit der ersten und zweiten bestimmten Anzahl von Bits und der ersten und zweiten Frequenz des ersten bzw. zweiten Taktsignals bestimmt sind,
und daß eine Steuereinrichtung (14) die erste, zweite und dritte Schalteinrichtung (3, 7, 8) sowie die Zählereinrichtung (20, 21) in Übereinstimmung mit dem Ausgangssignal der Taktsignalerzeugungseinrichtung (15 bis 19) und dem Ausgangssignal der Komparatoreinrichtung (11, 12) steuert.