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Die
vorliegende Erfindung betrifft einen Sigma-Delta-Wandler. Sigma-Delta-Wandler
sind in hinlänglich
bekannter Weise zur Wandlung eines analogen Eingangssignals in ein
digitales Ausgangssignal bekannt.
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Ein
nach dem Sigma-Delta-Prinzip funktionierender Analog-Digital-Wandler
ist beispielsweise in Sansen, W.; Huijsing, J.H.; Plassche, R.J.
van de: "Analog
Circuit Design, Mixed A/D Circuit Design, Sensor Interface Circuits
and Communication Circuits",
Kluwer Academic Publishers, Seite 175, beschrieben. Dieser Wandler
umfasst eine erste Wandlerstufe der ein zu wandelndes analoges Eingangssignal
und ein erstes Rückkopplungssignal
zugeführt sind,
eine zweite Wandlerstufe, der ein Ausgangssignal der ersten Wandlerstufe
und ein zweites Rückkopplungssignal
zugeführt
sind, und eine Komparatorstufe, der ein Ausgangssignal der zweiten
Wandlerstufe zugeführt
ist. Der Komparatorstufe ist eine Ausgangsstufe mit einem digitalen
Integrierer nachgeschaltet, der ein digitales Mehrbit-Signal als
Ausgangssignal des Wandlers erzeugt. Zur Rückkopplung dieses Mehrbit-Ausgangssignal
auf die erste Wandlerstufe ist ein 1bit-Digital-Analog-Wandler (D/A-Wandler)
vorhanden, der das Mehrbit-Signal in ein Einbit-Signal umsetzt und
der im Vergleich zu der Komparatorstufe mit einer höheren Taktfrequenz
betrieben ist. Ein weiterer D/A-Wandler setzt das Mehrbit-Ausgangssignal
in das der zweiten Wandlerstufe zugeführte zweite Rückkopplungssignal
um.
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In
Mödl, S.
et al. "14 bit ΣΔ Modulator
with Multi Bit Feedback",
Proceedings of the 22rd European Solid-State Circuits Conference
pp. 224-227, 1996, Neuchatel, Switzerland, ist ein A/D-Wandler mit
einer Wandlerstufe beschrieben, der ein zu wandelndes analoges Eingangssignal
sowie ein pulsweitenmoduliertes Rückkopplungssignal zugeführt ist. Der
Wandlerstufe ist eine Komparatorstufe und der Komparatorstufe ist
ein digitaler Integrierer nachgeschaltet, wobei der Integrierer
ein Mehrbit-Signal als Ausgangssignal zur Verfügung stellt. Zur Rückkopplung
des Ausgangssignals auf die eine Wandlerstufe ist ein Digital-Analog-Wandler
(D/A-Wandler) vorhanden, dem das Mehrbit-Signal zugeführt ist
und der das pulsweitenmodulierte Signal erzeugt.
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Ziel
der vorliegenden Erfindung ist es, einen Sigma-Delta-Wandler zur Wandlung
eines analogen Eingangssignals in ein digitales Ausgangssignal zur Verfügung zu
stellen, der geeignet ist, Eingangssignale mit großer Dynamik
und großer
Bandbreite zu wandeln und der dabei bei einer niedrigen Taktfrequenz
betrieben werden kann, um hochfrequente Störeinflüsse auf das erzeugte Ausgangssignal
zu vermeiden.
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Dieses
Ziel wird durch einen Sigma-Delta-Wandler mit den Merkmalen des
Anspruchs 1 erreicht. Vorteilhafte Ausgestaltungen der Erfindung sind
Gegenstand der Unteransprüche.
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Der
erfindungsgemäße Sigma-Delta-Wandler
umfasst:
- – eine
erste Wandlerstufe mit einem ersten Eingangsanschluss zur Zuführung eines
Eingangssignals, einem ersten Rückkopplungsanschluss
zur Zuführung
eines ersten Rückkopplungssignals und
einem ersten Ausgangsanschluss zur Bereitstellung eines ersten Ausgangssignals,
- – eine
zweite Wandlerstufe mit einem zweiten Eingangsanschluss zur Zuführung des
ersten Ausgangssignals, einem ersten Rückkopplungsanschluss zur Zuführung eines
zweiten Rückkopplungssignals
und einem zweiten Ausgangsanschluss zur Bereitstellung eines zweiten
Ausgangssignals,
- – eine
Komparatorstufe, der das zweite Ausgangssignal zugeführt ist
und die ein wenigstens zweiwertiges Komparatorsignal zur Verfügung stellt,
- – eine
Ausgangsstufe, der das Komparatorsignal zugeführt, die wenigstens einen digitalen
Integrierer aufweist und die ein Mehrbit-Signal als Ausgangssignal
erzeugt,
- – eine
erste Rückkopplungsschleife,
der das Ausgangssignal zugeführt
ist und die einen Mehrbit-Digital-Analog-Wandler aufweist der das
Ausgangssignal in das erste Rückkopplungssignal
mit einer von dem Ausgangssignal abhängigen Amplitude umsetzt,
- – eine
zweite Rückkopplungsschleife,
der das Komparatorsignal zugeführt
ist, mit einem Digital-Analog-Wandler, der ein von dem Komparatorsignal
abhängiges
Signal in das zweite Rückkopplungssignal
umsetzt.
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Der
Mehrbit-D/A-Wandler in der ersten Rückkopplungsschleife, der das
Mehrbit-Ausgangssignal in das analoge erste Rückkopplungssignal wandelt, kann
mit derselben Taktfrequenz betrieben werden, mit der der digitale
Integrierer das Komparatorsignal verarbeitet und das Mehrbit-Ausgangssignal
erzeugt. Hochfrequente Störeinflüsse auf
das Ausgangssignal können
dadurch vermieden werden.
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Eine
rasche Reaktion des Systems auf Änderungen
des Eingangssignals werden bei dem erfindungsgemäßen Wandler durch die Rückkopplung des
Komparatorausgangssignals über
die zweite Rückkopplungsschleife
an die zweite Wandlerstufe erreicht. Der in der zweiten Wandlerstufe
vorhandene D/A-Wandler kann als einfacher 1-Bit-D/A-Wandler realisiert
sein, wodurch ein lediglich geringer Implementierungsaufwand erforderlich
ist.
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Die
Ausgangsstufe kann neben dem wenigstens einen Integrierer zusätzlich einen
Addierer umfassen, der ein Ausgangssignal des Integrierers mit einem
gewichteten Ausgangssignal der Komparatorstufe addiert und der das
Ausgangssignal zur Verfü gung
stellt. Diese Maßnahme
trägt zur
Steigerung der Stabilität
des Systems bei.
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Um
das Reaktionsverhalten des Wandlers auf große Änderungen des Eingangssignals
(große Dynamik
des Eingangssignals) und auf schnelle Änderungen des Eingangssignals
(hohe Bandbreite des Eingangssignals) zu verbessern, besteht auch
die Möglichkeit,
in der Ausgangsstufe zwei digitale Integrierer vorzusehen, die hintereinander
geschaltet sind. Vorzugsweise werden dabei Ausgangssignale des ersten
und zweiten Integrierers mittels eines Addierers addiert, um das
Ausgangssignal bereitzustellen.
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Die
vorliegende Erfindung wird nachfolgend in Ausführungsbeispielen anhand von
Figuren näher erläutert.
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1 zeigt
ein erstes Ausführungsbeispiel eines
erfindungsgemäßen Sigma-Delta-Wandlers mit
zwei Wandlerstufen, einer Komparatorstufe, einer Ausgangsstufe und
zwei Rückkopplungsschleifen.
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2 zeigt
ein zweites Ausführungsbeispiel des
Sigma-Delta-Wandlers.
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3 zeigt
ein drittes Ausführungsbeispiel des
Sigma-Delta-Wandlers.
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4 zeigt
ein viertes Ausführungsbeispiel des
Sigma-Delta-Wandlers.
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5 zeigt
ein Beispiel einer Komparatorstufe.
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In
den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen
gleiche Teile mit gleicher Bedeutung.
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Der
erfindungsgemäße Sigma-Delta-Wandler
(SD-Wandler) umfasst bezugnehmend auf 1 einen
Eingang IN zur Zuführung
eines analogen Eingangssignal Sin und einen Ausgang OUT zur Bereitstellung
eines digitalen, Mehrbit-Ausgangssignals Sout. Die Bitlänge der
am Ausgang OUT zur Verfügung
gestellten digitalen Datenwörter
beträgt
in dem Beispiel n, wobei n eine positive ganze Zahl größer als
1 ist, wobei beispielsweise n=5 gilt. Der SD-Wandler weist eine
erste Wandlerstufe 10 mit einem ersten Eingang 13,
einem ersten Ausgang 14 und einem ersten Rückkopplungsanschluss 15 auf. Dem
ersten Eingang 13 ist dabei das analoge Eingangssignal
Sin zugeführt,
und dem ersten Rückkopplungsanschluss 15 ist
ein erstes Rückkopplungssignal
S60 zugeführt,
das an einem Ausgang einer ersten Rückkopplungsschleife 60 zur
Verfügung steht.
An dem ersten Ausgang 14 steht ein erstes Ausgangssignal
S10 der ersten Wandlerstufe 10 zur Verfügung. Die erste Wandlerstufe 10 umfasst
in dem Ausführungsbeispiel
einen Subtrahierer 11, dem das analoge Eingangssignal Sin
und das erste Rückkopplungssignal
S60 zugeführt
sind. Dieser Subtrahierer 11 erzeugt ein Differenzsignal
S11, das der Differenz aus dem analogen Eingangssignal Sin und dem
ersten analogen Rückkopplungssignal
S60 entspricht. Dieses Differenzsignal S11 ist einem ersten Filter 12 zugeführt, das
beispielsweise ein integrierendes Verhalten besitzt, und das das
Differenzsignal S11 integriert, um das erste Ausgangssignal S10
zu erzeugen.
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Der
ersten Wandlerstufe 10 ist eine zweite Wandlerstufe 20 nachgeschaltet,
die einen zweiten Eingang 23, einen zweiten Ausgang 25 und
einen zweiten Rückkopplungsanschluss 24 aufweist.
Dem zweiten Eingang 23 ist dabei das erste Ausgangssignal
S10 der ersten Wandlerstufe 10 zugeführt, und dem zweiten Rückkopplungsanschluss 24 ist
ein zweites Rückkopplungssignal
S50, das am Ausgang einer zweiten Rückkopplungsschleife 50 zur
Verfügung
steht, zugeführt.
An dem zweiten Ausgang der zweiten Wandlerstufe 20 steht
ein zweites Ausgangssignal S20 zur Verfügung. Die zweite Wandlerstufe 20 umfasst
einen zweiten Subtrahierer 21, dem das erste Ausgangssignal
S10 und das zweite Rückkopplungssignal
S50 zugeführt
sind, und der ein Differenzsignal S21 erzeugt, welches der Differenz
aus dem am zweiten Eingang 23 anliegenden ersten Ausgangssignal
S10 und dem zweiten Rückkopplungssignal
S50 entspricht. Dieses durch den zweiten Subtrahierer 21 erzeugte
zweite Differenzsignal S21 ist einem zweiten Filter 22 zugeführt, der
das zweite Ausgangssignal S20 erzeugt. Dieses zweite Filter besitzt
beispielsweise ebenfalls integrierendes Verhalten, um das zweite
Differenzsignal S21 zur Erzeugung des zweiten Ausgangssignals S20
zu integrieren.
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Der
zweiten Wandlerstufe 20 ist eine Komparatorstufe 30 nachgeschaltet,
der das zweite Ausgangssignal S20 zugeführt ist, und die dieses zweite Ausgangssignal
S20 mit wenigstens einem Referenzwert vergleicht, um wenigstens
ein Komparatorsignal S30 an einem Ausgang der Komparatorstufe 30 zur
Verfügung
zu stellen. Die Komparatorstufe 30 umfasst in dem Ausführungsbeispiel
gemäß 1 einen
Komparator 31, dessen einem Eingang das zweite Ausgangssignal
S20 und dessen anderem Ausgang ein Referenzwert zugeführt ist.
Dieser Komparator 31 ist beispielsweise so ausgebildet,
dass das Komparatorsignal S30 einen High-Pegel annimmt, wenn das
zweite Ausgangssignal S20 größer als
das Referenzsignal ist, und einen Low-Pegel annimmt, wenn das zweite
Ausgangssignal S20 kleiner als das Referenzsignal ist. Als Referenzwert
wird in dem Ausführungsbeispiel
gemäß 1 ein
Bezugspotential GND verwendet, welches dem Bezugspotential entspricht,
auf welches alle Signale in dem SD-Wandler bezogen sind. Ein Vergleich
des zweiten Ausgangssignals S20 mit diesem Bezugspotential GND entspricht
einem Vergleich dieses Signals mit einem Wert Null.
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Der
Komparatorstufe 30 ist eine Ausgangsstufe 40 nachgeschaltet,
die das Ausgangssignal Sout aus dem von der Komparatorstufe 30 erzeugten Komparatorsignal
S30 bereitstellt. Diese Ausgangsstufe 40 weist einen digitalen
Integrierer auf, der das Komparatorsignal S30 integriert, um das
Mehrbit-Ausgangssignal Sout zu erzeugen. Dieser digitale Integrierer 41 umfasst
beispielsweise einen digitalen Zähler,
der im Takt eines Taktsignals abhängig von dem Komparatorsignal
S30 inkre mentiert oder dekrementiert wird und der im Takt dieses
Taktsignals den jeweiligen Zählerstand
als Mehrbit-Ausgangssignal zur Verfügung stellt. Dieser nicht näher dargestellte interne
Zähler
des digitalen Integrierers 41 wird beispielsweise jeweils
inkrementiert, wenn das Komparatorsignal S30 zum Zeitpunkt eines
Taktimpulses des Taktsignals einen High-Pegel aufweist, und der interne
Zähler
wird entsprechend dekrementiert, wenn das Komparatorsignal S30 zum
Zeitpunkt des Taktimpulses einen Low-Pegel aufweist. Die Inkrementierung
und Dekrementierung des internen Zählers erfolgt vorzugsweise
jeweils in Einserschritten, wobei jedoch auch größere Zählschritte implementiert werden
können.
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Das
Taktsignal, nach dessen Takt der digitale Integrierer 41 das
Komparatorsignal S30 auswertet, um den internen Zähler zu
inkrementieren und dekrementieren und nach dessen Takt das Ausgangssignal
erzeugt wird, wird beispielsweise von einem externen Taktgenerator 80 erzeugt
der ein einem Takteingang des digitalen Integrierers 41 zugeführtes Taktsignal
CLK zur Verfügung
stellt.
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Ein
Eingang der ersten Rückkopplungsschleife 60,
deren Ausgang an den ersten Rückkopplungsanschluss 15 der
ersten Wandlerstufe 10 angeschlossen ist, ist an den Ausgang
OUT des SD-Wandlers
angeschlossen. Diese erste Rückkopplungsschleife 60 weist
einen Mehrbit-Digital-Analog-Wandler (Mehrbit-D/A-Wandler) auf,
der das analoge erste Rückkopplungssignal
S60 aus dem digitalen Mehrbit-Ausgangssignal Sout erzeugt. Derartige D/A-Wandler
sind hinlänglich
bekannt, so dass auf eine nähere
Erläuterung
hier verzichtet werden kann.
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Ein
Eingang der zweiten Rückkopplungsschleife 50,
deren Ausgang an den zweiten Rückkopplungsanschluss 24 der
zweiten Wandlerstufe 20 angeschlossen ist, ist an den Ausgang
der Komparatorstufe 30 angeschlossen. Diese zweite Wandlerstufe 50 umfasst
einen zweiten D/A-Wandler, der das Komparatorsignal S30 in das analoge
zweite Rückkopplungssignal
S50 um setzt. Die Auflösung
dieses zweiten D/A-Wandlers 50 ist insbesondere von der Auflösung des
Komparatorsignals S30 abhängig.
Bei einem zweiwertigen Komparatorsignal S30 ist der zweite D/A-Wandler 50 dazu
ausgebildet, ein zweiwertiges Ausgangssignal S50 zu erzeugen, das
beispielsweise bei einem High-Pegel des Komparatorsignals S30 einen
positiven ersten Wert und bei einem Low-Pegel des Komparatorsignals
S30 einen zweiten negativen Wert zur Verfügung stellt. Die Amplituden
des ersten und zweiten Wertes sind dabei vorzugsweise gleich.
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Die
zweite Rückkopplungsschleife 50, über welche
das Komparatorsignal S30 über
den zweiten D/A-Wandler auf die zweite Wandlerstufe 20 zurückgekoppelt
wird, bewirkt eine rasche Gegenkopplung und damit eine schnelle
Reaktion des SD-Wandlers auf Änderungen
des Eingangssignals Sin.
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Bei
dem erfindungsgemäßen SD-Wandler werden
die Ausgangsstufe 40 sowie der erste D/A-Wandler 60 und
der zweite D/A-Wandler 50 jeweils mit derselben Taktfrequenz
betrieben, beispielsweise mit der Taktfrequenz des von dem Taktgenerator 50 bereitgestellten
Taktsignals CLK. Der erste D/A-Wandler 60 ändert dabei die Amplitude des analogen
Rückkopplungssignals
S60 im Takt dieses Taktsignals CLK abhängig vom jeweiligen Wert des Mehrbit-Ausgangssignals
Sout, und der zweite D/A-Wandler 50 erzeugt
eine der beiden möglichen Amplituden
im Takt dieses Taktsignals CLK abhängig vom jeweiligen Wert des
rückgekoppelten
Komparatorsignals S30.
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Der
erfindungsgemäße SD-Wandler
benötigt insgesamt
lediglich einen einzigen Komparator, wenn bezüglich der gewünschten
Auflösung
ein zweiwertiges Komparatorsignal S30 ausreichend ist.
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Ein
verbessertes Reaktionsverhalten des SD-Wandlers auf Änderungen
des Eingangssignals lassen sich erreichen, wenn die Komparatorstufe
ein Komparatorsignal S30 erzeugt, bei dem mehr als zwei Vergleichszustände unterschieden
werden können.
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Ein
Ausführungsbeispiel
für eine
solche Komparatorstufe ist in 5 dargestellt.
Diese Komparatorstufe umfasst zwei Komparatoren 33, 34,
die das am Eingang der Komparatorstufe anliegende zweite Ausgangssignal
S20 mit einem oberen Schwellenwert Vref2 und einem unteren Schwellenwert
Vref1 vergleichen. Der erste Komparator 33 vergleicht dabei
das zweite Ausgangssignal S20 mit dem oberen Schwellenwert Vref2
und stellt an seinem Ausgang ein erstes Komparatorsignal S33 zur Verfügung, das
einen High-Pegel annimmt, wenn das zweite Ausgangssignal S20 größer als
der obere Schwellenwert Vref2 ist. Der zweite Komparator 34 vergleicht
das zweite Ausgangssignal S20 mit dem unteren Schwellenwert Vref1
und stellt ein zweites Komparatorsignal S34 zur Verfügung, das
in dem Beispiel einen High-Pegel annimmt, wenn das zweite Ausgangssignal
S20 kleiner als der untere Schwellenwert Vref1 ist.
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Anhand
der ersten und zweiten Komparatorsignale S33, S34 lassen sich nun
drei unterschiedliche Pegel des zweiten Ausgangssignals S20 unterscheiden,
nämlich
- a) ein Pegel, der größer als der obere Schwellenwert
Vref2 ist, worauf ein High-Pegel des ersten Komparatorsignals S33
hinweist,
- b) ein Pegel des zweiten Ausgangssignals, der zwischen dem oberen
und unteren Schwellenwert Vref2, Vref1 liegt, worauf ein Low-Pegel
des ersten Komparatorsignals S33 und ein High-Pegel des zweiten Komparatorsignals
S34 hinweisen,
- c) ein Pegel des zweiten Ausgangssignals S20 der unterhalb des
unteren Schwellenwertes Vref1 liegt, worauf ein Low-Pegel des zweiten
Komparatorsignals S34 hinweist.
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Der
dieser Komparatoranordnung 30 nachgeschaltete digitale
Integrierer 41 ist bei diesem Ausführungsbeispiel dazu ausgebildet,
seinen internen Zähler
abhängig
von dem dreiwertigen Komparatorausgangssignal, das durch die beiden
Komparatorsignale S33, S34 gebildet ist, zu inkrementieren oder dekremen tieren.
Der Integrierer kann beispielsweise dazu ausgebildet sein, seinen
Zählerstand
zu inkrementieren, wenn das zweite Ausgangssignal S20 größer als
der obere Schwellenwert Vref2 ist, den Zählerstand zu dekrementieren,
wenn das zweite Ausgangssignal S20 kleiner als der untere Schwellenwert
Vref1 ist, und den Zählerstand
unverändert zu
lassen, wenn das zweite Ausgangssignal S20 zwischen dem oberen und
unteren Schwellenwert Vref2, Vref1 liegt.
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Der
zweite D/A-Wandler ist bei Verwendung eines Komparators gemäß 5 vorzugsweise
dazu ausgebildet, ein dreiwertiges zweites Rückkopplungssignal S50 zur Verfügung zu
stellen, wobei dieses Rückkopplungssignal
beispielsweise einen positiven ersten Wert aufweist, wenn das Ausgangssignal der
Komparatoreinrichtung darauf hinweist, dass das zweite Ausgangssignal
S20 oberhalb der oberen Schwelle Vref2 liegt, einen negativen zweiten
Signalwert bereitstellt wenn das zweite Ausgangssignal S20 unterhalb
der unteren Schwelle Vref1 liegt, und ein Rückkopplungssignal S50 mit einem
Wert Null bereitstellt, wenn das zweite Ausgangssignal S20 zwischen
der oberen und unteren Schwelle Vref1, Vref2 liegt.
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Es
sei darauf hingewiesen, dass die analogen Integrierer 12, 22 in
den ersten und zweiten Wandlerstufen selbstverständlich durch beliebige Filter
mit geeigneten, einem Fachmann hinlänglich bekannten Übertragungsfunktionen
ersetzt werden können.
Selbstverständlich
besteht auch die Möglichkeit,
in nicht näher
dargestellter Weise in einer der beiden Wandlerstufen 10, 20 oder
in beiden Wandlerstufen wenigstens einen weiteren analogen Integrierer
vorzusehen, der dem in Figur dargestellten Integrierer 12, 22 nachgeschaltet
ist und der das Ausgangssignal der jeweiligen Wandlerstufe bereitstellt.
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2 zeigt
eine Abwandlung des in 1 dargestellten SD-Wandlers.
Bei diesem SD-Wandler umfasst die Ausgangsstufe 40 einen
Addierer 46, dem zum Einen ein Ausgangssignal des digitalen
Integrierers 41 zugeführt
ist, und dem zum Anderen das mit einem ersten Gewichtungsfaktor
b1 gewichtete Ausgangssignal S30 der Komparatoreinrichtung 30 zugeführt ist.
An einem Ausgang dieses Addierers 46 steht das Mehrbit-Ausgangssignal
Sout zur Verfügung.
Der Addierer 46 ist ebenso wie der digitale Integrierer 41 in
nicht näher
dargestellter Weise getaktet angesteuert, um jeweils im Takt eines
Taktsignals das gewichtete Komparatorsignal S45 mit dem Ausgangssignal
des digitalen Integrierers 41 zu addieren. Die Ausgangsstufe 40 umfasst
außerdem
eine weitere Gewichtungseinheit 42, die dem digitalen Integrierer 41 vorgeschaltet
ist, und die das Komparatorsignal S30 mit einem Gewichtungsfaktor
b3 gewichtet.
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Die
Gewichtungseinheit 42 ist dazu ausgebildet, das Signal
S30 als Mehrbit-Signal Sout mit einer Anzahl Bitstellen zur Verfügung zu
stellen, die der Anzahl der Bitstellen des Mehrbit-Digital-Analog-Wandlers 61 entspricht.
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Die
Stabilität
des A/D-Wandlers wird durch die Gewichtungseinheit 42 sichergestellt,
da dieser Signalpfad direkt und ohne den Umweg des digitalen Integrierers
auf die D/A-Wandler 51, 61 wirkt. Eine robuste
und schaltungstechnisch sehr einfache Dimensionierung liegt vor,
wenn die Gewichtungsfaktoren so gewählt werden, dass gilt: b1 =
2∙b3.
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Die
zweite Rückkopplungsschleife 50 umfasst
in dem Ausführungsbeispiel
eine zweite Gewichtungseinheit 52, die dem zweiten D/A-Wandler vorgeschaltet
ist, und die das Komparatorsignal S30 mit einem zweiten Gewichtungsfaktor
b2 gewichtet. Für
die Gewichtungsfaktoren gilt beispielsweise: b1 = 2; b2=2; und b3=1
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Das
Komparatorausgangssignal S30 kann bei dem Ausführungsbeispiel gemäß 2 selbstverständlich auch
ein Komparatorsignal sein, das drei oder mehr Signalzustände annehmen
kann, wobei die Gewichtungseinheiten 42, 45, 52 hierzu
entsprechend angepasst sind.
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Eine
Abwandlung des SD-Wandlers gemäß 2 ist
in 3 dargestellt. Bei diesem SD-Wandler umfasst die
Ausgangsstufe 40 zwei digitale Integrierer 41, 43,
nämlich
dem bereits zuvor erläuterten digitalen
Integrierer 41 und einen diesem ersten digitalen Integrierer
nachgeschalteten zweiten digitalen Integrierer 43. Ein
Ausgangssignal des zweiten digitalen Integrierers S43 ist dem Addierer 46 zusammen mit
dem gewichtetem Komparatorsignal S45 zugeführt. Am Ausgang dieses Addierers 46 steht
das Mehrbit-Ausgangssignal Sout zur Verfügung. Dem Addierer 46 ist
in der Ausgangsstufe 40 neben dem Ausgangssignal S43 des
zweiten digitalen Integrierers 43 auch ein Ausgangssignal
des ersten digitale Integrierers 41 zugeführt. Das
Ausgangssignal Sout des SD-Wandlers enthält bei diesem Ausführungsbeispiel
somit einen aus dem Komparatorsignal S30 resultierenden Anteil,
einen Anteil, der durch einfaches integrieren des Komparatorausgangssignals S30
entsteht, und einen weiteren Anteil, der durch zweifaches Integrieren
des Komparatorausgangssignals S30 entsteht. Zwischen den ersten
und zweiten Integrierer 41, 43 ist eine weitere
Gewichtungseinheit 44 geschaltet, die das Ausgangssignal
S41 des ersten Integrierers 41 mit einem weiteren Gewichtungsfaktor
b4 gewichtet.
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Bei
diesem SD-Wandler folgt das Ausgangssignal S43 des zweiten Integrierers 43 im
Wesentlichen dem Eingangssignal Sin. Am Eingang dieses zweiten Integrierers 43,
und damit am Ausgang des ersten Integrierers 41 stellt
sich somit ein Signal ein, das der Ableitung des Eingangssignals
Sin entspricht.
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Der
Vorteil der Verwendung der zwei Integrierer 41, 43 liegt
in der höheren
Auflösung
des A/D-Wandlers bei gegebener Abtastfrequenz und bei gegebener
Signalbandbreite, weil durch die Anzahl der verwendeten Integrierer
die Ordnung des Sigma-Delta-Wandlers
und der damit verbundene Noise-Shaping-Effekt erhöht wird.
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Ein
weiterer Vorteil der hier beschriebenen Anordnung ist, dass die
Rückkopplung über den zweiten
Integrierer 43 durch die Verwendung eines 1-bit-D/A-Wandlers 51 oder
eines 3-Pegel-D/A-Wandlers 51 sehr einfach ausfallen kann, während für die Rückkopplung
des ersten Integrierers ein Signal mit mehreren Bits zur Verfügung gestellt
werden kann, wodurch der Dynamikbereich erhöht werden kann.
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Ein
weiteres Ausführungsbeispiel
des erfindungsgemäßen SD-Wandlers ist in 4 dargestellt. Das
in 4 dargestellte Ausführungsbeispiel basiert auf
dem in 2 dargestellten, wobei auf eine Addition des Ausgangssignals
S41 des digitalen Integrierers 41 in der Ausgangsstufe 40 mit
dem gewichteten Komparatorausgangssignal S45 verzichtet ist. Stattdessen
ist das gewichtete Komparatorausgangssignal S45 in der ersten Rückkopplungsschleife 60 einem
zweiten D/A-Wandler zugeführt,
der aus dem gewichteten Komparatorsignal S45 ein weiteres analoges
Rückkopplungssignal
S62 erzeugt. Dieses weitere analoge Rückkopplungssignal S62 wird
in dem ersten Subtrahierer 11 der ersten Wandlerstufe 10 zusammen
mit dem ersten analogen Rückkopplungssignal
S60 von dem Eingangssignal Sin subtrahiert. Aufbau und Funktionsweise
dieses zweiten D/A-Wandlers der ersten Rückkopplungsschleife 60 entspricht
beispielsweise Aufbau und Funktionsweise des D/A-Wandlers 51 der
zweiten Rückkopplungsschleife 50.
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- 10
- erste
Wandlerstufe
- 11,
21
- Subtrahierer
- 12,
22
- Filter
- 13,
23
- Eingänge
- 14,
25
- Ausgänge
- 15,
24
- Rückkopplungssignalanschlüsse
- 20
- zweite
Wandlerstufe
- 30
- Komparatoranordnung
- 31
- Komparator
- 31,
33, 34
- Komparatoren
- 41
- digitaler
Integrierer
- 41,
43
- digitale
Integrierer
- 42,
44, 45, 52
- Gewichtungseinheiten
- 46
- Addierer
- 50,
60
- Rückkopplungsschleifen
- 80
- Taktgenerator
- 510,
61, 62
- D/A-Wandler
- b1,
b2, b3, b4
- Gewichtungsfaktoren
- CLK
- Taktsignal
- GND
- Bezugspotential
- IN
- Eingang
- OUT
- Ausgang
- S10,
S20
- Wandlerstufenausgangssignale
- S11,
S21
- Differenzsignale
- S30
- Ausgangssignal
der Komparatorstufe
- S33,
S34
- Ausgangssignale
der Komparatorstufe
- S41,
S43
- Integriergrausgangssignale
- S50,
S60, S62
- analoge
Rückkopplungssignale
- Sin
- Eingangssignal
- Sout
- Ausgangssignal
- Vref1,
Vref2
- Vergleichsschwellen