DE19714142C1 - Phasendetektor - Google Patents

Description

Die Erfindung bezieht sich auf einen Phasendetektor, insbesondere für einen Pha­ senregelkreis (PLL), z. B. zur Synchronisierung einer Oszillatorfrequenz auf eine Referenzfrequenz innerhalb einer Übertragungseinrichtung für die synchrone di­ gitale Hierarchie.

Innerhalb eines z. B. aus der europäischen Patentschrift 0 391 464 B1 bekannten (hybriden) Phasenregelkreises vergleicht ein Phasendetektor die Phasenlage ei­ ner Nominalfrequenz eines externen Signals mit der Oszillatorfrequenz eines von einem spannungsgesteuerten Oszillator (Voltage Controlled Oscillator, VCO) er­ zeugten Signals und liefert ein eine Phasenabweichung oder -verschiebung re­ präsentierendes Signal. Dieses Signal wird tiefpaßgefiltert und in einem Analog/Digi­ tal-Wandler konvertiert, bevor es einem Regler zugeführt wird. Das in einem Digital/Analog-Wandler konvertierte Ausgangssignal des Regelers wird dem Os­ zillator als Regelspannung zugeführt.

Ziel der Erfindung ist es, einerseits die Funktion der Analog/Digital-Wandlung mit einer möglichst geringen Anzahl von aktiven analogen Komponenten zu realisie­ ren und gleichzeitig eine integrierte Tiefpaß- oder Antialiasing-Filterung für eine folgende digitale oder zeitdiskrete Verarbeitung zu ermöglichen. Andererseits wird angestrebt, die Analog/Digital-Wandlung funktional in der Art einer sogenannten Sigma-Delta-Modulation erster oder zweiter Ordnung zu realisieren, da dieses Mo­ dulations- oder Wandlerprinzip frei von bei einem hochauflösenden konventionel­ len Multibitwandler (A/D-Wandler) äußerst problematischen Nichtlinearitäten ist. Nachteilig bei dem Sigma-Delta-Konzept ist jedoch der üblicherweise vorgesehe­ ne Einsatz von analogen Integratoren, z. B. von mit R-C-Gliedern beschalteten Operationsverstärkern.

Der Erfindung liegt daher die Aufgabe zugrunde, einen Phasendetektor, insbe­ sondere mit Analog/Digital-Umsetzung, anzugeben, der besonders einfach und mit einer möglichst geringen Anzahl von aktiven analogen Komponenten aufge­ baut ist.

Diese Aufgabe wird erfindungsgemäß gelöst durch einen Phasendetektor, der ei­ nen einem Komparator vorgeschalteten Differenzbildner umfaßt, dessen beiden Signal- oder Takteingängen jeweils ein Akkumulator vorgeschaltet ist, wobei zur Bildung einer inneren Regelschleife der Komparator ausgangsseitig über einen (ersten) Codierer mit einem Steuereingang desjenigen (zweiten) Akkumulators verbunden ist, dem die zu synchronisierende Eingansfrequenz zugeführt ist. Der Codierer kann das Ausgangssignal des Komparators, d. h. das Komparatorsignal, auch direkt an den (zweiten) Akkumulator weiterleiten. Der oder jeder Akku­ mulator ist zweckmäßigerweise aus einem (ersten) Addierer und einem (ersten) Register aufgebaut.

Zur Umformung des oder jedes vom Komparator durch Vergleichen des Differenz­ bildnersignals mit einem Schwellwert gebildeten Komparatorsignals ist in vorteil­ hafter Ausgestaltung dem Komparator ein (zweiter) Codierer nachgeschaltet, dem seinerseits eine Auswerteeinheit nachgeschaltet ist. Dabei können eine oder zwei Entscheiderschwellen im Komparator vorgesehen sein, wobei bei nur einer einzel­ nen Entscheiderschwelle die unkorrigierten Akkumulatorinkremente eine Schwell­ wertüberschreitung bewirken.

Der Komparator ist vorzugsweise zur Verarbeitung digitaler Signale ausgelegt. Dieser kann jedoch auch durch einen analoge Eingangssignale verarbeitenden, jedoch weiterhin binäre Ausgangssignale erzeugenden Komparator ersetzt wer­ den. Dazu ist zweckmäßigerweise zwischen den Differenzbildner und den Kom­ parator eine Hintereinanderschaltung aus einem (zweiten) Digital/Analog-Wandler und einem Tiefpaßfilter sowie einem (zweiten) Addierer geschaltet, wobei diesem Addierer ein Modulationssignal zuführbar ist. Alternativ kann zwischen den Dif­ ferenzbildner und den Komparator eine Hintereinanderschaltung aus einem (zwei­ ten) Digital/Analog-Wandler und einem (zweiten) Addierer sowie einem Integrierer geschaltet sein, wobei der Komparator ausgangsseitig mit diesem Addierer ver­ bunden ist. Bei dieser Alternative ist zweckmäßigerweise der Komparator über ei­ nen mittels der zweiten Eingangsfrequenz taktbaren (dritten) Codierer und einen (dritten) Addierer mit dem (zweiten) Addierer verbunden. Anstelle dieses (dritten) Codierers kann auch ein (zweites) Register vorgesehen sein. Dabei umfaßt der Komparator bei beiden Alternativen zwei zueinander parallel geschaltete Opera­ tionsverstärker, denen jeweils eine Referenzspannung zuführbar ist.

Der Phasendetektor ist besonders vorteilhaft in einem Phasenregelkreis eines De­ synchronisierers oder Synthesizers eines Übertragungseinrichtung für die syn­ chrone digitale Hierarchie einsetzbar. Innerhalb des Phasenregelkreises wird dann die Regelschleife über einen Regler mit nachgeschaltetem (ersten) Digital/Ana­ log-Wandler und einen spannungsgesteuerten Oszillator (VCO) geschlossen, indem dieser ausgangsseitig mit dem zweiten Akkumulator des Phasendetektors verbunden ist.

Ausführungsbeispiele der Erfindung werden anhand einer Zeichnung näher er­ läutert. Darin zeigen:

Fig. 1 den Schaltungsaufbau eines digitalen Phasendetektors mit Ana­ log/Digital-Wandlung in einem Phasenregelkreis,

Fig. 2 den Schaltungsaufbau eines Akkumulators des Phasendetektors gemäß Fig. 1, und

Fig. 3 bis 5 Schaltungsvarianten des Phasendetektors gemäß Fig. 1.

Einander entsprechende Teile sind in allen Figuren mit den gleichen Bezugszeich­ en versehen.

Fig. 1 zeigt einen Phasenregelkreis PLL (Phase Looked Loop) mit einem Phasen­ detektor PD und mit einem diesem nachgeschalteten Regler oder Controller CT sowie mit einem ersten Analog/Digital-Wandler DAC und mit einem spannungsge­ steuerten Oszillator VCO, dessen Oszillatortakt zum Schließen der Regelschleife des Phasenregelkreises PLL dem Phasendetektor PD eingangsseitig als zweite Eingangsfrequenz f_VCO zugeführt wird. Dem Phasendetektor PD wird eingangs­ seitig außerdem eine erste Eingangsfrequenz f_in als Referenzfrequenz zugeführt.

Die erste Eingangsfrequenz f_in wird an den Takteingang TE1 eines ersten Akku­ mulators AK1 gelegt, dessen Steuereingang ST1 im Ausführungsbeispiel den Wert "1" erhält. Die Ausgangsfrequenz f_VCO des spannungsgesteuerten Oszilla­ tors VCO wird als Eingangsfrequenz an den Takteingang TE2 eines zweiten Akkumulators AK2 gelegt. Über dessen Steuereingang ST2 wird diejenige Schritt­ weite eingestellt, um die der akkumulierte Wert bei Eintreffen der nächsten Takt­ flanke der Eingangsfrequenz f_VCO erhöht wird. Ein den Akkumulatoren AK1 und AK2 nachgeschalteter Differenzbildner DF bildet die Differenz zwischen den von den beiden Akkumulatoren AK1 und AK2 gelieferten Werten, wobei die Modulo-n-Zähl­ weise der Akkumulatoren AK1 und AK2 berücksichtigt wird.

Ein dem Differenzbildner DF nachgeschalteter Komparator KP vergleicht diese Differenz mit einer vorgegebenen Entscheiderschwelle, die im Ausführungsbei­ spiel den Wert "0" hat, und gibt ein Komparatorsignal KP ab. Dies bedeutet, daß der Ausgang des Komparators KP bei Überschreiten der Entscheiderschwelle ein Komparatorsignal KP mit dem Signalwert "1" abgibt. Andernfalls wird der Signal­ wert "0" abgegeben. Dieses Komparatorsignal KP wird einem ersten Codierer CD zugeführt. Dieser gibt seinerseits als Ausgangs- oder Steuersignal A_in einen Steu­ erwert ab und speist somit den Steuereingang ST2 des zweiten Akkumula­ tors AK2, so daß der erste Codierer CD1 eine innere Regelschleife schließt. Da nur eine Entscheiderschwelle zur Verfügung steht, sind die Akkumulatorinkremen­ te derart gewählt, daß diese ohne Korrektur eine Überschreitung der Entscheider­ schwelle bewirken. Das Überschreiten der Entscheiderschwelle führt zur Korrektur um ein Akkumulatorinkrement und damit zum nachfolgenden Unterschreiten der Entscheiderschwelle.

Der erste Akkumulator AK1 ist in diesem Ausführungsbeispiel funktional ein Zäh­ ler, der einen Anstieg der Phasendifferenz bewirkt. Die Ausgangswerte dieses er­ sten Akkumulators AK1 sind auf eine Wertigkeit von 0,5 UI bezogen, d. h. der Akkumulator AK1 zählt in Inkrementen von 0,5 UI, wobei UI ein Unit Intervall mit 1 UI = 2π ist. Als niederwertigstes Bit (LSB = Last Significant Bit) muß nur 1 UI her­ ausgeführt sein. Der zweite Akkumulator AK2 erhält mit dem Steuersignal A_in des ersten Codierers CD1 zunächst den Steuerwert "0" am Steuereingang ST2 und verändert seinen Ausgangswert nicht. Der Anstieg der Phasendifferenz führt zum Überschreiten der Entscheiderschwelle des Komparators KP und zum Steuer­ wert "1" im Steuersignal A_in am zweiten Akkumulator AK2. Dieser kann damit In­ kremente von 0 oder 1 UI abgeben.

Bei nomineller Eingangsfrequenz f_in ergibt sich ein Korrekturvorgang für jeden zweiten Takt. In einem dem Komparator KP nachgeschalteten zweiten Codie­ rer CD2, der einer Auswerteinheit AE vorgeschaltet ist wird dies durch die Sub­ traktion des Wertes 0,5 berücksichtigt. Wie nachfolgend beschrieben kann der Phasendetektor PD durch einen Schwellenmodulator zur Verbesserung der Auflösung ergänzt werden.

Fig. 2 zeigt den Aufbau z. B. des Akkumulators AK2. Der Akkumulator AK2 umfaßt einen ersten Addierer AD1 und ein erstes Register R1. Der Takteingang des Re­ gisters R1 entspricht dem Takteingang TE2 des Akkumulators AK2. Der Ausgang des Registers R bildet den Ausgang des Akkumulators AK2 und wird auf einen er­ sten Eingang des Addierers AD1 geführt. Der zweite Eingang des Addierers AD1 ist mit dem Steuereingang ST2 des Akkumulators AK2 verbunden. Eine Taktflan­ ke der Eingangsfrequenz f_VCO am Takteingang TE2 bewirkt die Erhöhung (Modulo n) des Akkumulatorausgangswertes um den zu diesem Zeitpunkt am Steuerein­ gang ST2 anliegenden Wert. Der Steuerwert "0" am Steuereingang ST2 hält den Akkumulatorausgangswert konstant, während der Steuerwert "1" die Arbeitsweise eines Zählers ergibt.

Der Phasendetektor PD im Ausführungsbeispiel gemäß Fig. 3 unterscheidet sich von dem in Fig. 1 gezeigten Phasendetektor PD durch die Vorgabe zweier Schwellwerte, z. B. die Werte "1" und "0". Hier vergleicht der Komparator KP die vom Differenzbildner DF gelieferte Differenz mit diesen Schwellwerten, wobei ein Ausgang des Komparators KP bei Überschreiten des Schwellwertes "1" ein erstes Komparatorsignal KS₁ abgibt, während der andere Ausgang des Komparators KP bei Unterschreiten des zweiten Schwellwertes "0" ein zweites Komparatorsig­ nal KS₂ abgibt. Die beiden Komparatorsignale KS_1,2 werden sowohl dem ersten Codierer CD1 als auch dem zweiten Codierer CD2 zugeführt. Der erste Codie­ rer CD1 bildet daraus wiederum das Steuersignal A_in für den Steuereingang ST2 des zweiten Akkumulators AK2 und schließt somit die Regelschleife. Die Rege­ lung hält den mittleren Phasendifferenzwert am Ausgang des Differenzbildners DF innerhalb der Schwellwerte "1" und "0" des Komparators KP.

Der zweite Codierer CD2 formt die Komparatorsignale KP_1,2 in ein binäres Sig­ nal SC um, das von der Auswerteeinheit AE, die z. B. als Zähler oder Akkumulator arbeitet, weiterverarbeitet werden kann. Das durch die Kodierung im zweiten Co­ dierer CD2 umgeformte Codierersignal SC gibt die mittlere Frequenzabweichung zwischen den Eingangsfrequenzen f_in und f_VCO an. Nach Akkumulation in der Aus­ werteeinheit AE ergibt sich die Phasenabweichung.

Der Phasendetektor PD gemäß Fig. 4 unterscheidet sich von dem Phasendetek­ tor PD gemäß den Fig. 1 und 3 durch hinzugefügte Blöcke zwischen dem Dif­ ferenzbildner DF und dem Komparator KP. Des weiteren ist der digitale Kompara­ tor KP gemäß Fig. 1 durch einen aus zwei Operationsverstärkern OP1, OP2 auf­ gebauten Komparator KP' mit analogem Eingangssignal SA ersetzt worden. Die Bedeutung der binären Ausgangssignale KS_1,2 des analogen Komparators KP' bleibt gegenüber denjenigen des digitalen Komparators KP unverändert.

Die vom Differenzbildner DF abgegebene Phasendifferenz wird einem (zweiten) Digital/Analog-Umsetzer DAC2 zugeführt. Dabei entspricht die Spannung U_LSB des niederwertigsten Bits der Phasendifferenz von 1 U1. Das analog umgesetzte Signal wird anschließend von einem Tiefpaßfilter TP geglättet. Die Grenzfrequenz sollte bei Anwendung in einem solchen Phasenregelkreis PLL (Phase Looked Loop) oberhalb der PLL-Grenzfrequenz, jedoch unterhalb der Signalfrequen­ zen f_in, f_VCO der Eingangssignale des Phasendetektors PD liegen. Die Kombina­ tion aus dem Digital/Analog-Umsetzer DAC2 und dem Tiefpaßfilter TP kann durch eine Anzahl von Widerständen, z. B. bei n = 2 durch zwei Widerstände, und einen Kondensator realisiert werden.

In einem (zweiten) Addiererblock AD2 wird dem tiefpaßgefilterten Signal ein wei­ teres Signal SM von einem Schwellenmodulator SD überlagert. Die Amplitude die­ ses Modulationssignals SM sollte z. B. U_SS≈1 U_LSB entsprechen. Das durch die Tiefpaßfilterung geglättete Phasendifferenzsignal durchläuft durch die Überlage­ rung des Modulationssignals SM die Entscheiderschwellen des nachfolgenden Komparators KP'. Die Entscheiderschwellen oder Referenzsignale können z. B. bei U_ref1 = 0,5 U_LSB und U_ref2 = -0,5 U_LSB liegen. Wird z. B. einem konstanten Pha­ sendifferenzsignal ein sägezahlförmiges Modulationssignal SM überlagert, so er­ gibt sich nach der Umcodierung ein pulsbreitenmoduliertes, binäres Äquivalent des analogen Phasendifferenzsignals. Durch die Tiefpaßcharakteristik des Pha­ senregelkreises PLL oder einer (nicht dargestellten) Auswerte- bzw. Anzeige­ schaltung wird das pulsbreitenmodulierte Phasendifferenzsignal in ein geglättetes Signal mit hoher Auflösung umgewandelt, d. h. UI ist kleiner als eins.

Anstelle der Überlagerung des Modulationssignals SM zum Phasendifferenzsignal vor oder nach der Tiefpaßfilterung können die Referenzsignale U_ref1,2 des Kompa­ rators KP' moduliert werden. Dabei sollte die Differenz der Referenzsignale U_ref1,2 weiterhin 1 U_LSB betragen.

Der in Fig. 5 dargestellte Phasendetektor PD basiert auf dem Phasendetek­ tor PD gemäß Fig. 4. Dem Digital/Analog-Wandler DAC2 mit z. B. 2bit, d. h. zwei Widerständen, folgt der (zweite) Addierer AD2, z. B. in Form eines Widerstandes, der die Spannungswerte 1 U_LSB, 0 oder -1 U_LSB in Abhängigkeit von den Kompara­ torwerten überlagert. Dazu ist der Addierer AD2 eingangsseitig über einen (drit­ ten) Digital/Analog-Wandler DAC3 und einen (dritten) Codierer CD3 oder ein (zweites) Register R2 mit dem Komparator KP' verbunden, wobei dem Codie­ rer CD3 bzw. dem Register R2 als Taktsignal die zweite Eingangsfrequenz f_VCO zugeführt wird. Die Überlagerung im Addierer AD2 wird um eine Taktperiode, d. h. um ein Register, verzögert, damit die Wirkung auf den durch den Addierer AD2 realisierten Summationspunkt mit der Akkumulationskorrektur gleichzeitig erfolgt.

Ein dem Addierer AD2 nachgeschalteter Integrierer INT, z. B. in Form eines Ope­ rationsverstärkers oder einer Ladungspumpe und einem Kondensator, integriert das Summensignal und gibt einen Entscheidungswert an den Komparator KP' ab. Durch die dadurch erzielte zweimalige Integration im Regelkreis, nämlich einer­ seits durch den Akkumulator AK2 und andererseits durch den Integrierer INT, wird der Quantisierungsfehler des Komparators KP', dessen Spektrum konstant ist (weißes Rauschen), zweimal diskret differenziert. Das oder jedes vom Kompara­ tor KP' quantisierte Komparatorsignal KS_1,2 wird zur Bildung des Phasendiffe­ renzwertes integriert. Der Phasenquantisierungsfehler entspricht daher einmal differenziertem weißen Rauschen. Damit werden alle niederfrequenten Spektral­ komponenten des Phasenquantisierungsfehlers unterdrückt. Der resultierende Quantisierungsfehler wird von der Tiefpaßwirkung einer nachfolgenden Anzeige­ einheit oder von der PLL-Grenzfrequenz bestimmt.

Bei allen dargestellten Schaltungen kann durch Addition eines digitalen Wertes zu dem vom zweiten Codierer CD2 gelieferten Wert des Codierersignals SC im Akku­ mulator AK2 das Frequenzverhältnis (PLL-Anwendung) verändert werden. Bei der Schaltung mit nur einem Schwellenwert gemäß Fig. 1 kann der zweite Codie­ rer CD2, der vom Komparatorwert den Wert 0,5 subtrahiert, durch einen diese Ad­ dition durchführenden Addierer zur Einstellung des Frequenzverhältnisses ersetzt werden.

Bei dem erfindungsgemäßen Phasendetektor PD ist die Anzahl von nicht in einem Digital-ASIC (Application Specific Integrated Circuit) integrierbaren Komponenten minimiert. Außerdem ist in den Phasendetektor PD das Sigma-Delta-Modulations- oder Wandlerverfahren einbezogen. Besonders vorteilhaft ist die mögliche Anwen­ dung des Phasendetektors PD in Frequenzsynthesizern. Außerdem ist kein zu­ sätzlicher Analog/Digital-Wandler erforderlich, da diese Funktion bereits vom er­ weiterten Phasendetektor PD erfüllt wird. Außerdem ist bei diesem Phasendetek­ tor PD kein unkorellierter Takt erforderlich. Des weiteren ist die Anzahl externer Komponenten und insbesondere die Anzahl aktiver analoger Komponenten zur Analog/Digital-Wandlung besonders gering.

Durch die zweifache Differenzierung und damit spektrale Formung des Quantisie­ rungsfehlers bezüglich der Frequenz werden die hochfrequenten Komponenten bezüglich der Phase gedämpft. Durch Überlagerung eines konstanten Signals, z. B. des Modulationssignals SM hinter dem Differenzbildner DF, kann die Aus­ gangsfrequenz "kontinuierlich" verstimmt werden. Dies ist für den Einsatz in einem Synthesizer besonders vorteilhaft.

Bezugszeichenliste

AK Akkumulator
AD Addierer
CD Codierer
CT Regler
DAC Digital/Analog-Wandler
DF Differenzbildner
INT Integrierer
KP Komparator
R Register
TP Tiefpaßfilter
SD Schwellenmodulator
TE Takteingang
ST Steuereingang
f_in

,f_VCO

Eingangsfrequenz
A_in

Steuersignal
U_ref1,2

Referenzsignal
SA Eingangssignal
SC Codierersignal
SM Modulationssignal
KS Komparatorsignal

Claims (10)

1. Phasendetektor, insbesondere in einem Phasenregelkreis (PLL) eines Desyn­ chronisierers eines digitalen Übertragungssystems zur Übertragung von Sig­ nalen der synchronen digitalen Hierarchie (SDH), mit einem einem Kompara­ tor (KP, KP') vorgeschalteten Differenzbildner (DF), dem eingangsseitig über einen ersten Akkumulator (AK1) eine erste Eingangsfrequenz (f_in) und über ei­ nen zweiten Akkumulator (AK2) eine zweite Eingangsfrequenz (f_VCO) zuführbar ist, wobei der Komparator (KP, KP') ausgangsseitig über einen ersten Codie­ rer (CD1) mit einem Steuereingang (ST2) des zweiten Akkumulators (AK2) verbunden ist.

2. Phasendetektor nach Anspruch 1, mit einem dem Komparator (KP, KP') nach­ geschalteten zweiten Codierer (CD2), dem eine Auswerteeinheit (AE) nachge­ schaltet ist.

3. Phasendetektor nach Anspruch 1 oder 2, wobei der zweite Akkumulator (AK2) aus einem ersten Addierer (AD1) und einem ersten Register (R1) aufgebaut ist.

4. Phasendetektor nach einem der Ansprüche 1 bis 3, dessen erstem Codie­ rer (CD1) vom Komparator (KP, KP') zwei aus einem Vergleich mit unter­ schiedlichen Schwellwerten oder Referenzsignalen (U_ref1,2) abgeleitete Kom­ paratorsignale (KS_1,2) zuführbar sind.

5. Phasendetektor nach einem der Ansprüche 1 bis 4, wobei zwischen den Diffe­ renzbildner (DF) und den Komparator (KP') eine Hintereinanderschaltung aus einem Digital/Analog-Wandler (DAC2) und einem Tiefpaßfilter (TP) sowie ei­ nem zweiten Addierer (AD2) geschaltet ist, wobei dem zweiten Addierer (AD2) ein Modulationssignal (SM) zuführbar ist.

6. Phasendetektor nach einem der Ansprüche 1 bis 4, wobei zwischen den Diffe­ renzbildner (DF) und den Komparator (KP') eine Hintereinanderschaltung aus einem Digital/Analog-Wandler (DAC2) und einem zweiten Addierer (AD2) so­ wie einem Integrierer (INT) geschaltet ist, wobei der Komparator (KP') aus­ gangsseitig mit dem zweiten Addierer (AD2) verbunden ist.

7. Phasendetektor nach Anspruch 6, wobei der Komparator (KP') über einen mit­ tels der zweiten Eingangsfrequenz (f_VCO) taktbaren dritten Codierer (CD3) und einen dritten Digital/Analog-Wandler (DAC3) mit dem zweiten Addierer (AD2) verbunden ist.

8. Phasendetektor nach Anspruch 6, wobei der Komparator (KP') über einen mit­ tels der zweiten Eingangsfrequenz (f_VCO) taktbaren Register (R2) und einen dritten Digital/Analog-Wandler (DAC3) mit dem zweiten Addierer (AD2) ver­ bunden ist.

9. Phasendetektor nach einem der Ansprüche 5 bis 8, wobei der Kompara­ tor (KP') zwei zueinander parallel geschaltete Operationsverstärker (OP1, OP2) umfaßt, denen jeweils eine Referenzspannung (U_ref1, U_ref2) zu­ führbar ist.

10. Phasenregelkreis (PLL) mit einem Phasendetektor (PD) nach einem der An­ sprüche 1 bis 6, und mit einem diesem nachgeschalteten Regler (CT) sowie mit einem diesem nachgeschalteten ersten Digital/Analog-Wandler (DAC1) und einem diesem nachgeschalteten spannungsgesteuerten Oszillator (VCO), der ausgangsseitig mit dem zweiten Akkumulator (AK2) des Phasendetek­ tors (PD) verbunden ist.