DE3628533A1 - Operationsverstaerker mit hohem verstaerkungsfaktor und niedriger drift fuer eine tast- und halteschaltung - Google Patents

Description

Die Erfindung betrifft einen Operationsverstärker mit hohem Verstärkungsfaktor und niedriger Drift mit Feldeffekttransistoreingangsstufen für Hochgeschwindigkeits- Tast- und -Halteschaltungen.

Die Tast- und -Halteschaltungen in Analog-Digital-Wandlern (ADC) vom Subrangingtyp müssen eine hohe Genauigkeit haben. Typischerweise umfassen solche Tast- und Halteschaltungen oder Folge- und Halteschaltungen eine Schaltdioden-Tastbrücke, welche vom Analogeingangssignal durch eine Eingangspufferschaltung mit hoher Geschwindigkeit, hoher Genauigkeit und offener Schleife isoliert ist. Ein Tastkondensator ist mit dem Ausgang der Dioden-Tastbrücke verbunden und wird betätigt, ansprechend auf einen Tastbefehl, ferner liegt er als Eingang an einer zweiten Hochgeschwindigkeitspuffereinrichtung an. Typischerweise beträgt die Ausgangsimpedanz der Tast- und Halteschaltung eines ADC vom Subrangingtyp, wie HTS0010, Folge- und Halteschaltung der Analog Devices Corporation, etwa 5 Ohm. Der Verstärkungsfaktor der Folge- und Halteschaltung wird durch ein externes Potentiometer eingestellt.

Die Verwendung von Rückkopplungsverstärkern zur Erzielung einer hohen Eingangsimpedanz und einer niedrigen Ausgangsimpedanz ist eine geläufige Maßnahme. Bisher wurden jedoch keine Operationsverstärker bekannt, die die erforderlichen Eigenschaften aufweisen, die bei Verwendung in einer Ausgangsstufe mit geschlossener Schleife bei einer Tast- und Halteschaltung oder Folge- und Halteschaltung eines 12 Bit-10 MHz-Analog-Digital- Wandlers vom Subrangingtyp erforderlich sind. Bei diesen Eigenschaften handelt es sich insbesondere um eine sehr niedrige Eingangsverlagerungsspannung, ein hohes Maß an Temperaturstabilität und eine hohe Eingangsimpedanz sowie eine hohe Bandbreite.

Es ist somit Aufgabe der vorliegenden Erfindung, eine Tast- und Halteschaltung oder Folge- und Halteschaltung zu schaffen, welche mit hoher Geschwindigkeit arbeitet und eine hohe Genauigkeit hat.

Es ist ferner Aufgabe der Erfindung, einen verbesserten Verstärker mit geschlossener Schleife zu schaffen, der eine ausreichend hohe Bandbreite hat sowie eine niedrige Eingangsverlagerung und eine hohe Gleichspannungsstabilität und der sich eignet zur Verwendung in einer Tast- und Halteschaltung eines ADC für 10 MHz und 12 Bit vom Subrangingtyp.

Erfindungsgemäß wird eine Tast- und Halteschaltung hoher Genauigkeit geschaffen. Diese macht Gebrauch von einem Ausgangsverstärker mit geschlossener Schleife, der als eine Puffereinrichtung mit hoher Eingangsimpedanz wirkt. Letztere liegt zwischen einem Tastkondensator und dem Ausgang einer Schaltdioden-Brücke. Der Eingang derselben ist von einem analogen Eingangssignal gepuffert, das mit Hilfe einer Hochgeschwindigkeitspufferschaltung getastet werden muß. Der Operationsverstärker hoher Geschwindigkeit, hoher Genauigkeit, niedriger Verlagerung und niedriger Drift eignet sich zur Verwendung als Verstärker mit geschlossener Schleife. Der Verstärker mit geschlossener Schleife der beschriebenen Tast- und Halteschaltung umfaßt ein Paar N-Kanal-JFET-Quellenfolgerschaltungen, deren Gate-Elektroden jeweils gekoppelt sind mit dem Tast- und Halteschaltungsausgang. Ein Rückkopplungswiderstand ist mit dem Ausgang des Verstärkers verbunden. Ferner ist eine Schaltung für eine ausgewogene Stromvorspannung, eine Eingangsspannungspegelverschiebung und eine Verstärkung vorgesehen. Diese umfaßt erste und zweite Quellenfolgerschaltungen, deren jede in Reihenschaltung mit der Quellenelektrode des jeweiligen einen N-Kanal-JFETs einen Widerstand umfaßt, der mit dem Emitter eines PNP-Transistors verbunden ist, dessen Kollektor mit einer Konstantstromquelle verbunden ist. Die Kollektoren der beiden PNP-Transistoren sind jeweils mit den Basiselektroden eines Paares von NPN-Differentialeingangstransistoren eines Differentialverstärkers verbunden. Der Ausgang des letzteren ist über den Rückkopplungswiderstand mit dem Gate des einen N-Kanal-JFETs verbunden, während das Gate des anderen JFET als nicht-invertierender Eingang des Operationsverstärkers mit geschlossener Schleife wirkt. Die Quellenelektrode eines jeden N-Kanal-JFETs ist über eine Pufferschaltung mit der Basiselektrode des PNP- Transistors der entgegengesetzten Quellenfolgerschaltung verbunden. Bei der beschriebenen Ausführungsform der Erfindung umfaßt jede Pufferschaltung einen Widerstand, welcher mit der Quellenelektrode eines der N-Kanal- JFETs verbunden ist sowie mit dem Emitter eines als Diode geschalteten PNP-Transistors, dessen Basis mit der Basis des PNP-Transistors der entgegengesetzten Quellenfolgerschaltung verbunden ist sowie mit einer Konstantstromquelle. Differenzen zwischen der Spannung der Gate-Elektroden der beiden JFETs werden übersetzt in Steigerungen der PNP-Transistoren der Quellenfolgerschaltungen und somit in Steigerungen der Differentialeingangsspannung, welche am NPN-Differentialverstärker anliegt. Der Gegenwirk-Leitwert der dualen Quellenfolgereingangsschaltung mit gepufferte Kreuzkopplung dazwischen führt zu einem erhöhen Gegenwirk-Leitwert und somit zu einer erhöhten Verstärkung des Operationsverstärkers. Der symmetrische Aufbau führt zu sehr niedrigen Eingangsverlagerungsspannungen und zu einer sehr niedrigen thermischen Drift.

Der erfindungsgemäße Operationsverstärker findet typischerweise Anwendung in einem Analog-Digital- Wandler. Ein solcher Analog-Digital-Wandler mit dem erfindungsgemäßen Operationsverstärker ist beschrieben in der gleichzeitig eingereichten deutschen Patentanmeldung der Anmelderin mit der Bezeichnung "Analog-Digital-Wandler" (Aktenzeichen: 1A-5581), auf die zu Offenbarungszwecken ausdrücklich hingewiesen wird. Dabei handelt es sich um einen Analog- Digital-Wandler vom subranging-Typ mit einer Tast- und Halteschaltung oder einer Folge- und Halteschaltung, deren Tastspannung durch einen MSB Blitzkodierer kodiert wird unter Erzeugung eines MSB-Wortes (MSB = signifikantestes Bit).

Im folgenden wird die Erfindung anhand einer Zeichnung näher erläutert, welche ein Schaltbild einer Ausführungsform der erfindungsgemäßen Tast- und Halteschaltung zeigt.

Im folgenden soll auf Fig. 1 Bezug genommen werden. Diese zeigt die Tast- und Halteschaltung 3 mit einem Operationsverstärker 2 mit hohem Verstärkungsfaktor, hoher Bandbreite und hoher Stabilität. Die Verwendung dieses Verstärkers ermöglicht die zuvor erwähnte, in hohem Maße erwünschte Verwendung eines Operationsverstärkers mit geschlossener Schleife zur Abpufferung des Tastkondensators 6 der Tast- und Halteschaltung 3.

Bei der Eingangspufferschaltung 4 kann es sich um eine HA5033-Pufferschaltung der Harris Semiconductor Co. handeln. Der Ausgang der Eingangspufferschaltung 4 ist über einen Leiter 6 mit einem Knoten der Diodenschaltbrücke 5 verbunden, welche Dioden 5 A und 5 B mit schnellen Ladungsträgern umfaßt, deren Kathode bzw. Anode mit dem Leiter 6 verbunden ist. Die Brücke 5 umfaßt einen Leiter 11, welcher mit der Anode der Diode 5 A mit schnellen Ladungsträgern verbunden ist sowie mit der Anode der Diode 5 C mit schnellen Ladungsträgern. Das Ausgangssignal der Diodenschaltbrücke 5 erscheint auf dem Leiter 7, welcher mit dem Tastkondensator 6 verbunden ist sowie mit der Kathode der Diode 5 C und der Anode der Diode 5 D mit schnellen Ladungsträgern. Der Leiter 9 ist mit den Kathoden der Dioden 5 B und 5 D verbunden.

Der Tast- und Haltebefehl 16 gelangt zum Eingang einer Pufferschaltung 8, welche einen invertierten Ausgang auf dem Leiter 9 A und einen nicht-invertierten Ausgang auf dem Leiter 11 A erzeugt. Das Signal auf dem Leiter 11 A wird mittels eines Netzwerks verschoben, das eine Zenerdiode 210 und Widerstände 211 und 212 an der Basis eines PNP-Transistors 217 umfaßt. Das Signal auf dem Leiter 9 A wird in ähnlicher Weise durch eine Zenerdiode 213 und Widerstände 214 und 215 zur Basis des PNP-Transistors 216 verschoben, welcher in einer üblichen Emitteranordnung mit dem Transistor 217 zum Stromquellentransistor 223 steht. Die Kollektoren der Transistoren 216 und 217 sind mit den Leitern 9 bzw. 11 der Schaltdiodenbrücke 5 verbunden. Der Leiter 11 ist auch über eine Diode 218 und einen Widerstand 219 mit dem Tast- und Halteausgangsleiter 15 verbunden. Der Leiter 9 ist über eine Diode 221 und einen Widerstand 220 mit dem Tast- und Halteausgangsleiter 15 verbunden.

Das Signal auf dem Leiter 11 A wird durch die Zenerdiode 204 und die Widerstände 205 und 206 abwärts zur Basis des NPN-Transistors 201 verschoben, deren Emitter mit dem Emitter des NPN-Transistors 202 verbunden ist sowie mit einer Konstantstromquelle 203. In ähnlicher Weise wird eine Pegelverschiebung des Signals auf dem Leiter 9 A abwärts über eine Zenerdiode 207 und Widerstände 208 und 209 zur Basis des NPN-Transistors 202 vorgenommen.

Die grundsätzliche Wirkungsweise der Diodenschaltbrücke 5 und der oben erwähnten Beschaltung derselben, ansprechend auf einen Tast- und Haltebefehl 16, ist für einen Durchschnittsfachmann leicht ersichtlich und wird nicht im einzelnen erläutert.

Im folgenden soll der Operationsverstärker 2 beschrieben werden. Gemäß einem wichtigen Aspekt der Erfindung umfaßt dieser Operationsverstärker 2 einen N-Kanal- Sperrschicht-Feldeffekttransistor (JFET) 225, dessen Senke mit dem +15 V-Leiter 277 verbunden ist und dessen Tor oder Gate mit dem Leiter 7 verbunden ist, auf dem das Ausgangssignal der Schaltdiodenbrücke 5 erscheint. Die Quelle des JFET 225 ist über einen Leiter 228 mit Widerständen 229 und 231 verbunden. In ähnlicher Weise ist die Senke des N-Kanal-JFET 236 mit dem +15 V-Leiter 227 verbunden, während seine Quelle über einen Leiter 227 mit Widerständen 230 und 232 verbunden ist.

Die anderen Anschlüsse der Widerstände 229, 230, 231 und 232 sind jeweils mit den Emittern der PNP-Transistoren 233, 234, 235 und 236 verbunden. Die Basen der PNP-Transistoren 233 und 234 sind beide mit dem Kollektor des PNP-Transistors 234 verbunden. Der Kollektor des PNP- Transistors 233 ist über einen Leiter 251 mit dem Kollektor des NPN-Transistors 237 verbunden sowie mit der Basis des NPN-Transistors 259 des Differentialverstärkers. Der Kollektor des PNP-Transistors 234 ist mit dem Kollektor des NPN-Transistors 238 verbunden.

Die Basen der PNP-Transistoren 235 und 236 sind beide mit dem Kollektor des PNP-Transistors 235 verbunden und mit dem Kollektor des NPN-Transistors 240. Der Kollektor des PNP-Transistors 236 ist mit dem Kollektor des NPN-Transistors 241 verbunden. Die Basen der NPN-Transistoren 237 und 241 sind mit dem Kollektor des NPN- Transistors 242 und mit den Emittern der NPN-Transistoren 259 und 260 des Differentialverstärkers über einen Leiter 261 und einen Leiter 279 verbunden.

Die Basen der NPN-Transistoren 238, 240 und 242 sind über einen Leiter 239 mit dem Kollektor und der Basis des NPN-Transistors 257 verbunden und mit einem Anschluß eines Widerstands 253. Der andere Anschluß des Widerstandes 253 ist über einen Leiter 254 mit der Kathode einer Zenerdiode 256 verbunden und mit einem Anschluß eines Widerstandes 252, wobei der andere Anschluß desselben mit einem +5 V-Leiter 275 verbunden ist. Die Anode der Zenerdiode 256 ist mit dem -5 V-Leiter 276 verbunden. Die Emitter der NPN-Transistoren 257, 237, 238, 240, 241 und 242 sind jeweils mit dem -5 V-Leiter 276 durch Widerstände 258, 243, 244, 245, 246 bzw. 247 verbunden.

Der Kollektor des Transistors 259 des Differentialverstärkers ist mit dem Kollektor des PNP-Transistors 262 verbunden und mit den Basen der PNP-Transistoren 262 und 263. Die Emitter der PNP-Transistoren 262 und 263 sind durch Widerstände 264 und 265 mit dem +5 V-Leiter 278 verbunden. Der Kollektor des Differentialverstärker- Transistors 260 ist über einen Leiter 267 mit dem Emitter des NPN-Transistors 266 verbunden sowie mit der Basis des PNP-Transistors 273, dessen Kollektor mit dem -5 V-Leiter 276 verbunden ist. Die Basis des NPN- Transistors 266 ist mit der Verbindungsstelle zwischen den Widerständen 268 und 269 verbunden. Der andere Anschluß des Widerstands 268 ist mit dem Leiter 267 verbunden. Der andere Anschluß des Widerstands 269 ist mit dem Kollektor des NPN-Transistors 266 und mit der Basis des NPN-Transistors 270 verbunden. Der Kollektor des NPN-Transistors 266 ist auch mit dem Kollektor des PNP- Transistors 263 verbunden. Der Kollektor des NPN-Transistors 270 ist mit dem +5 V-Leiter 278 verbunden. Der Emitter des NPN-Transistors 270 ist über einen Widerstand 271 mit dem Tast- und Halteausgangsleiter 15 verbunden. Der Emitter des PNP-Transistors 273 ist durch einen Widerstand 272 mit dem Ausgang 15 der Tast- und Halteschaltung verbunden.

Eine beispielhafte Bemessung der Widerstände des Operationsverstärkers 2 ist in der folgenden Tabelle 1 angegeben.

Tabelle 1

Im folgenden soll die Arbeitsweise des Verstärkers 2 erläutert werden. Anfänglich erzeugt die Vorspannschaltung mit der Zenerdiode 256, dem Transistor 257 und den Widerständen 252, 253 und 258 eine Vorspannung auf den NPN-Transistoren 238, 240 und 242 und zwingt diese zur Erzeugung von Strömen I 1, I 2 und I 3. Die Transistoren und Emitterwiderstände sind angepaßt, so daß I 1 und I 2 gleich sind. I 3 ist zweckentsprechend in bezug auf I 1 und I 2 abgestuft zur erforderlichen Vorspannung des Differentialverstärkers mit den NPN-Transistoren 259 und 260. Der Durchschnittsfachmann erkennt, daß diese Schaltung mit den Transistoren 238, 240 und 242 den durch den NPN-Transistor 257 fließenden Strom "spiegelt".

Der Strom I 1 im NPN-Transistor 238 fließt durch den als Diode geschalteten PNP-Transistor 234. Unter der Annahme, daß die N-Kanal-JFETs 225 und 226 angepaßt sind, und unter der Annehme, daß die Spannung der Tast- und Halteausgangsleitung 7 gleich der Spannung auf dem Rückkopplungsleiter 274 ist und daß die PNP-Transistoren 233 und 234 sowie die Widerstände 229 und 230 angepaßt sind, bilden die PNP-Transistoren 233 und 234 und ihre zugeordneten Emitterwiderstände eine PNP-Stromspiegelschaltung, so daß I 4 ansprechend auf I 1 erzeugt wird und den gleichen Wert wie I 1 hat. In ähnlicher Weise wird I 2 durch die PNP-Transistoren 235 und 236 gespiegelt unter Erzeugung von I 5, welcher gleich I 2 ist. Die Kombination von I 3 im Differentialverstärker 259, 260, der Gleichtakt-Rückkopplung vom Leiter 261 zu den Basen der NPN-Transistoren 237 und 241 und der Rückkopplung des Tast- und Halteausgangsleiters 15 zur Steuerelektrode des JFET 226 führt zu "Operationspunkten" für die Leiter 261 und 279, so daß das Eingangssignal 7 und das Rückkopplungssignal 14 an den Steuerelektroden der JFETs 225 bzw. 226 in die Basiselektroden der NPN-Transistoren 259 bzw. 260 übersetzt werden.

Der vorerwähnte Operationsverstärker 2 führt zu einer Kombination einer Hochleistungscharakteristik für einen Verstärker mit geschlossener Schleife in der Tast- und Halteschaltung 3 mit einer Abpufferung der Schaltdiodenbrücke 5 und des Tastkondensators 6 von der Tast- und Halteschaltung 15. Man erkennt, daß eine extrem hohe Genauigkeit für einen Operationsverstärker mit geschlossener Schleife erforderlich ist, welcher bei dieser Tast- und Halteschaltung Anwendung findet und dessen Ausgang ein Eingangssignal für einen ADC mit 12 Bit- Genauigkeit liefert. Die hohe Eingangsimpedanz wird erreicht durch Verwendung der JFETs 225 und 226 als Eingangsbeschaltungen. Die Kreuzkopplung von den jeweiligen Quellen der JFETs 225 und 226, deren jede als Quellenfolger wirkt, zu den PNP-Stromspiegelschaltungen, welche die Vorspannströme in den entgegengesetzten JFET- Quellenfolgerschaltungen bilden, mit Hilfe der Widerstände 231 und 230 führt zu einer effektiven Verdoppelung des Verstärkungsfaktors des Operationsverstärkers 2 über den Wert, welcher vorliegen würde, falls die Kreuzkopplungswiderstände 230, 231 weggelassen würden.

Man erkennt leicht, daß die Vorspann- und Pegelverschiebeschaltung zwischen dem JFET-Quellenfolger und der Basis des NPN-Differentialverstärker-Eingangstransistors vollständig symmetrisch ist, so daß eine äußerst niedrige DC-Verlagerung erreicht wird, und zwar über einen weiten Temperaturbereich. Eine effektive Pegelverschiebung zwischen den N-Kanal-JFETs 225 und 226 und den Basen der NPN-Differentialverstärker-Transistoren 259 und 260 wird erreicht. Eine sehr hohe Verstärkung und eine hohe Bandbreite werden erreicht durch Verwendung der NPN-Transistoren 259 und 260 in der Differentialverstärkerstufe. Die Tatsache, daß nur eine NPN- Differentialverstärkerstufe erforderlich ist zur Erzielung der gewünschten Verstärkung, wenn man die Kombination mit der Verstärkung der JFET-Eingangsstufe vorsieht, führt zu der erforderlichen hohen Bandbreite bei niedrigen Kosten.

Zum besseren Verständnis der vorstehenden allgemeinen Erläuterungen der Betriebsweise und der Vorteile soll im folgenden die Arbeitsweise des Verstärkers im einzelnen beschrieben werden.

Ein "intuitiver" Weg zum Verständnis der Betriebsweise des Operationsverstärkers 2 besteht in der Betrachtung der Schaltung aus dem JFET 225, dem Widerstand 229, dem PNP-Transistor 233 und dem Konstantstrom-Quellentransistor 237, welche eine erste Quellen-Folger-Schaltung bilden, und in der Betrachtung der Schaltung aus dem JFET 226, dem Widerstand 232, dem PNP-Transistor 236 und dem Konstantstromquellentransistor 246, welche eine zweite Quellen-Folger-Schaltung bilden. Es sollte bemerkt werden, daß für kleine Spannungsschwankungen der Spannungsabfall zwischen dem Gate des JFET 225 und dem Emitter des PNP-Transistors 233 konstant ist und daß der Spannungsabfall zwischen dem Gate des JFET 226 und der Basis des PNP-Transistors 233 konstant ist, da die Ströme I 4 und I 5 konstant sind. In ähnlicher Weise ist der Spannungsabfall zwischen dem Gate des JFET 226 und dem Emitter des PNP-Transistors 236 konstant, wie auch der Spannungsabfall zwischen dem Gate des JFET 225 und der Basis des PNP-Transistors 236.

Weiterhin sollte bemerkt werden, daß ein "Ziel" des Operationsverstärkers 2 darin besteht, die Ausgangsspannung auf dem Leiter 15, welche durch den Widerstand 14 zum Gate des JFET 226 zurückgekoppelt wird, gleich der Spannung am Gate des JFET 226 zurückgekoppelt wird, gleich der Spannung am Gate des JFET 225 zu machen. Wenn jedoch die Spannung an den Gates des JFET 225 geringfügig größer ist als am Gate des JFET 276, so erscheint die Spannungsdifferenz als Steugerung der Emitter-Basis- Spannung des PNP-Transistors 233, was zu einer Erhöhung von I 4 führt, wodurch wiederum die Spannung am Leiter 261 erhöht wird. Dies steigert die Basisspannung und den Strom durch den NPN-Transistor 259 und führt zu einer Verringerung des Stroms und der Spannung am Kollektor des NPN-Transistors 260 und zu einer Verringerung der Ausgangsspannung am Leiter 15 und am Gate des JFET 226, wodurch die vorerwähnte Spannungsdifferenz verringert wird.

Gleichzeitig und in völlig ähnlicher Weise erscheint die gleiche vorerwähnte Spannungsdifferenz zwischen dem Gate der JFETs 225 und 226 als Abnahme und nicht als Zunahme der Emitter-Basis-Spannung des PNP-Transistors 236. Dies führt zu einer Verringerung von I 5 gleichzeitig mit der Erhöhung von I 4 und somit zu einer Verringerung der Spannung am Leiter 279 und an der Basis des NPN-Transistors 260 gleichzeitig mit der Erhöhung an der Basis des NPN-Transistors 259.

Es kann gezeigt werden, daß die Isolierung zwischen den Quellen der JFETs 225 und 226 durch die vorerwähnte Kreuz-koppelnde Quellen-Folger-Anordnung zu einem effektiven Gegenwirk-Leitwert gm führt und somit zu einer Verstärkung, welche etwa zweimal so groß ist wie der Verstärkungsfaktor, welcher mit einer herkömmlichen Differentialverstärkerschaltung zur Übersetzung der Gate-Spannung der JFETs 225 und 226 in die Basen der NPN-Transistoren 259 und 260 erzielt würde. Die insgesamt ausgewogene Struktur hat ferner den Vorteil einer äußerst niedrigen Eingangsverlagerungsspannung und sehr niedriger thermischer Drift.

Der vorerwähnte ADC 1 vom Subrangingtyp bietet den Vorteil, daß Ungenauigkeiten aufgrund von Verzögerungsschaltungen vermieden werden, welche die getasteten Analogsignale vorwärtskoppeln zum Subtraktionsknoten bei herkömmlichen ADC vom Subrangingtyp. Hierdurch wird die Gesamtgenauigkeit und die Linearität des vorliegenden ADC vom Subrangingtyp verbessert. Die Verwendung der MOSFET-Isolationsschalter macht die direkte Vorwärtskopplung des getasteten Analogsignals zum Subtraktionsknoten möglich und ermöglicht die Eliminierung eines Fehlers aufgrund der Vorwärtskoppel-Verzögerungselemente.

Die Überlagerung der gewünschten (39 mV) Fehlerspannung auf die Referenzspannungseingänge des MSB-Blitzcodierers beeinträchtigt nicht die Genauigkeit oder Linearität des ADC vom Subrangingtyp, bietet jedoch den Vorteil einer Vereinfachung der Fehlerkorrekturschaltung unter Vermeidung der Arbeit mit negativen, binären Zahlen.

Die Verwendung eines Verstärkers mit geschlossener Schleife in der Tast- und Halteschaltung führt zu einer sehr hohen Genauigkeit der Tast- und Halteschaltung ohne das Erfordernis eines externen Potentiometers. Schließlich erzielt man mit dem neuartigen Aufbau des Operationsverstärkers in der Tast- und Halteschaltung eine bisher unerreichbare Kombination von Vorteilen, nämlich einer hohen Bandbreite und einer niedrigen Verlagerung über den normalen Betriebstemperaturbereich. Hierdurch wird es möglich, einen Verstärker mit geschlossener Schleife in der Tast- und Halteschaltung zu verwenden, und es ergibt sich der zusätzliche Vorteil sehr niedriger Ausgangsimpedanzen, die den MSB-Blitzcodierer und den Subtraktionsknoten ohne Einführung eines signifikanten Fehlers treiben können.

Vorstehend wurde die Erfindung in Verbindung mit einer speziellen Ausführungsform beschrieben. Die Erfindung betrifft jedoch auch alle Ausführungsformen, die insofern äquivalent sind, als bestimmte Elemente im wesentlichen die gleiche Funktion ausführen oder ein im wesentlichen gleiches Ergebnis in im wesentlichen gleicher Weise erreichen. Andere Verfahren zur ausgewogenen Pegelverschiebung und zur Kreuzkopplung als das gemäß Fig. 1 können ebenfalls zu dem gewünschten, ausgewogenen Interface zwischen den N-Kanal-JFETs und dem Emitter-gekoppelten NPN-Transistorpaar der Differentialverstärkerstufe des Operationsverstärkers gemäß Fig. 1 führen.

Claims (20)

1. Operationsverstärker mit hohem Verstärkungsfaktor und niedriger Verlagerungsspannung mit ersten und zweiten Eingängen, deren einer ein invertierender Eingang ist, während der andere ein nicht-invertierender Eingang ist, und mit einer Rückkopplungseinrichtung zwischen dem Ausgang und dem invertierenden Eingang, gekennzeichnet durch folgende Merkmale:

(a) eine erste Quellenfolgerschaltung, umfassend

• (1) einen ersten N-Kanal-JFET, dessen Gate- Elektrode mit dem ersten Eingang verbunden ist,
• (2) eine erste Quellen-Lastschaltung mit einem ersten Widerstand, der zwischen der Quelle des ersten JFET und dem Emitter eines ersten PNP-Transistors liegt, dessen Kollektor mit dem Kollektor eines ersten NPN-Konstantstromquellen-Transistors verbunden ist;

(b) eine zweite Quellenfolgerschaltung, umfassend

• (1) einen zweiten N-Kanal-JFET, dessen Gate- Elektrode mit dem zweiten Eingang gekoppelt ist,
• (2) eine zweite Quellenlastschaltung mit einem zweiten Widerstand, der zwischen der Quelle der zweiten JFET und dem Emitter eines zweiten PNP-Transistors liegt, dessen Kollektor mit dem Kollektor eines zweiten NPN-Konstantstromquellen-Transistors verbunden ist;

(c) eine erste Kreuzkopplungseinrichtung zur Kopplung der Quelle des ersten JFET mit der Basis des zweiten PNP-Transistors zur Variierung der Spannung der Basis des zweiten PNP-Transistors in direkter Beziehung zur Spannung des ersten Eingangs, so daß die Kollektorspannung des zweiten PNP-Transistors in verstärkter Beziehung zur Differenz zwischen den ersten und zweiten Eingängen variiert wird;

(d) eine zweite Kreuzkopplungseinrichtung zur Kopplung der Quelle des zweiten JFET mit der Basis des ersten PNP-Transistors zur Variierung der Spannung der Basis des ersten PNP-Transistors in direkter Beziehung zur Spannung des zweiten Eingangs, so daß die Kollektorspannung des ersten PNP-Transistors in verstärkter Beziehung zur Spannungsdifferenz zwischen den ersten und zweiten Eingängen variiert;

(e) eine Differentialverstärkerstufe mit ersten und zweiten NPN-Transistoren, deren Emitter gemeinsam mit einer ersten Konstantstromquelle verbunden sind, deren Basen mit den Kollektoren der ersten bzw. zweiten PNP-Transistoren verbunden sind, wobei eine Ausgangstreiberschaltung den Kollektor des einen der ersten und zweiten NPN-Transistoren mit dem Ausgang des Operationsverstärkers verbinde; und

(f) eine erste Vorspanneinrichtung zwischen den Emittern der ersten und zweiten NPN-Transistoren und den Basen der ersten und zweiten NPN-Konstantstromquellen- Transistoren zum Vorspannen der ersten und zweiten NPN-Konstantstromquellen-Transistoren, so daß ihre Kollektorspannung vorbestimmte Arbeitspunkte relativ zu ihren jeweiligen Basisspannungen aufweisen.

2. Operationsverstärker nach Anspruch 1, dadurch gekennzeichnet, daß die erste Kreuzkopplungseinrichtung einen dritten PNP-Transistor umfaßt, dessen Basis und Kollektor mit der Basis des zweiten PNP-Transistors und mit einer zweiten Konstantstromquelle verbunden ist und dessen Emitter über einen dritten Widerstand mit der Quelle des ersten JFET verbunden ist, und wobei die zweite Kreuzkopplungseinrichtung einen vierten PNP- Transistor umfaßt, dessen Basis und Kollektor mit der Basis des ersten PNP-Transistors verbunden sind, und mit einer dritten Konstantstromquelle, wobei der Emitter über einen vierten Widerstand mit der Quelle des zweiten JFET verbunden ist.

3. Operationsverstärker nach Anspruch 2, dadurch gekennzeichnet, daß die erste, zweite und dritte Konstantstromquelle jeweils einen NPN-Stromspiegel-Transistor umfassen, die durch eine gemeinsam Stromspiegelvorspannschaltung vorgespannt sind.

4. Operationsverstärker nach Anspruch 3, dadurch gekennzeichnet, daß die Konstantströme der ersten und zweiten NPN-Konstantstromquellen-Transistoren und der zweiten und dritten Konstantstromquellen gleich sind.

5. Verfahren zum Betrieb eines Operationsverstärkers zur Erzielung eines hohen Verstärkungsfaktors und stabiler, niedriger Eignangsverlagerungsspannungen, gekennzeichnet durch die folgenden Maßnahmen:

(a) Anlegen einer ersten Eingangsspannung an das Gate eines ersten Feldeffekttransistors und Anlegen einer zweiten Eingangsspannung, welche vom Ausgang des Operationsverstärkers zurückgekoppelt wird an das Gate des zweiten Feldeffekttransistors;

(b) Verschieben des Pegels der Quellenspannung des ersten Feldeffekttransistors am ersten Eingang einer ersten Pufferschaltung, welche einen zweiten Eingang und einen Ausgang hoher Impedanz aufweist, und Verschiebung des Pegels der Quellenspannung des zweiten Feldeffekttransistors auf den zweiten Eingang der ersten Pufferschaltung, so daß der Ausgang der ersten Pufferschaltung eine erste Spannungsänderung erfährt, welche in vorbestimmter Beziehung zur Differenz zwischen den Spannungen der Quellen der ersten und zweiten Eingangsspannungen steht;

(c) Verschieben des Pegels der Quellenspannung des zweiten Feldeffekt-Transistors auf einen ersten Eingang einer zweiten Pufferschaltung, welche einen zweiten Eingang und einen Ausgang hoher Impedanz aufweist, und Verschieben des Pegels der Quellenspannung des ersten Feldeffekt-Transistors auf den zweiten Eingang der zweiten Pufferschaltung, so daß der Ausgang der zweiten Pufferschaltung eine zweite Spannungsänderung erfährt, die in vorbestimmter Beziehung zur Differenz zwischen den Spannungen der Quellen der ersten und zweiten Eingangsspannungen steht; und

(d) Bereitstellung eines ersten NPN-Konstantstromquellen- Transistors, dessen Kollektor mit dem Ausgang hoher Impedanz der ersten Pufferschaltung verbunden ist, sowie eines zweiten NPN-Konstantstromquellen- Transistors, dessen Kollektor mit dem ersten Ausgang hoher Impedanz der zweiten Pufferschaltung verbunden ist;

(e) Anlegen der ersten und zweiten Spannungsänderungen an die Basen der ersten und zweiten Emitter- gekoppelten Transistoren in einer Differentialverstärkerstufe, deren Ausgang mit dem Ausgang des Operationsverstärkers verbunden ist; und

(f) Vorspannen der Basen der ersten und zweiten NPN-Konstantstromquellen-Transistoren durch Kopplung der Spannung der gemeinsamen Emitter der ersten und zweiten Emitter-gekoppelten Transistoren mit den Basen der ersten und zweiten NPN-Konstantstromquellen-Transistoren, so daß ihre Kollektorspannungen jeweils vorbestimmte Arbeitspunkte relativ zu ihren Basisspannungen aufweisen.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die ersten und zweiten Feldeffekt-Transistoren N-Kanal-JFETs sind und wobei die ersten und zweiten Emitter-gekoppelten Transistoren NPN-Transistoren sind.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß in Stufe (b) der Pegel der Quellenspannung des ersten Feldeffekt-Transistors verschoben wird, so daß ein erster konstanter Strom durch einen ersten Widerstand fließt, welcher einerseits mit dem Emitter des ersten Feldeffekt-Transistors verbunden ist und andererseits mit dem ersten Eingang der ersten Pufferschaltung, und wobei Stufe (b) auch eine Verschiebung des Pegels der Quellenspannung des zweiten Feldeffekt- Transistors umfaßt, so daß ein zweiter konstanter Strom durch einen zweiten Widerstand fließt, welcher einerseits mit der Quelle des zweiten Feldeffekt-Transistors verbunden ist und andererseits mit dem zweiten Eingang der ersten Pufferschaltung verbunden ist, und wobei Stufe (c) ähnlich wie und im wesentlichen gleichzeitig mit Stufe (b) abläuft.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die erste Pufferschaltung erste und zweite PNP-Transistoren umfaßt, wobei der Emitter des ersten PNP-Transistors mit dem ersten Eingang der ersten Pufferschaltung verbunden ist und wobei der Kollektor des ersten PNP-Transistors mit dem Ausgang der ersten Pufferschaltung verbunden ist und wobei der Emitter des zweiten PNP-Transistors mit dem zweiten Widerstand verbunden ist und wobei die Basis und der Kollektor des zweiten PNP-Transistors mit der Basis des ersten PNP- Transistors verbunden sind.