JPS6184122A - 多値デイジタル信号判別回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル・マイクロ波通信装置に関する。特
に、復調後のディジタル信号の判別を行うディジタル信
号判別回路に関する。

〔従来の技術〕

ディジタルマイクロ波通信方式では、二相位相シフト変
調から四相直交変調方式、入相位相シフト変調方式、十
六値直交振幅変調方式、六十四値直交振幅変調方式へと
次第に信号の多値化が推進されている。この多値化され
たディジタル信号を直交復調器で復調した後の信号は「
８」値および「１６」値などの多値ディジタル信号にな
るので、さらにこの信号を判定して「３」ビット「４」
ビットなどのディジタル信号に変換する必要がある。

この判定回路にテレビ信号のディジタル化などの用途に
開発されたアナログ・ディジタル変換器集積回路（以下
、ＩＣという。）が使用されている。例えば「４」ビッ
トのアナログ・ディジタル変換器ＩＣでは入力端子に加
えられた電圧は「１５」レベルのスレッシュホールドレ
ベルで判定され、「４」ビットのディジタル信号が出力
される。したがって、「４」ビットのアナログ・ディジ
タル変換器ＩＣを「２」個と、直交復調器との組合せを
用いれば二百五十六値直交振幅復調器を構成することが
できる。

この目的に使用されるアナログ・ディジタル変換器では
、入力クロックに対し判定を実行するまでの遅延時間が
信号電圧のいずれの値であっても同一であることが好ま
しいので、並列型アナログ・ディジタル変換器ＩＣが一
最に使用される。

第３図は第一の従来例回路として「４」ビットの並列型
アナログ・ディジタル変換器の回路図を示す。この回路
では、端子２に与えられるクロック信号の変化が生ずる
ときに「１５」個のラッチ付コンパレータ３１ないし４
５で同時に判定動作が行われる。アナログ入力端子ｌに
加えられた信号は「１５」個のラッチ付コンパレータ３
１ないし４５に加えられる。このコンパレータ３１ない
し４５にはラダー抵抗６１ないし７４で分圧生成された
異なる値のリファレンス電圧が与えられているので、同
一の入力信号と各リファレンス電圧とが比較され、「１
５」個のコンパレータ３１ないし４感の出力は、特定の
コンパレータを境界として出力極性が反転したパターン
が次のクロックの変化点まで保持される。ロジック回路
９１では、入力した「１５」本の信号のコード変換が行
われて「４」ビットのディジタル出力が生成される。

第５図はロールオフのかかった「１６」値のディジタル
変調波形と第３図のアナログ・ディジタル変換器を用い
た場合のクロック波形との関係を示す。これはアイパタ
ーンと言われる波形であって横軸にクロック信号周期で
繰返す時間軸をとり、縦軸に多値信号のレベルを観測表
示した図である。

領域Ａはクロック波形のタイミングＥでの変調レベルか
らクロック波形のタイミングＦでの変調レベルへの変移
領域であって、例えばオシロスコープで測定すると、全
体に薄明るく見える箇所である。一方、領域Ｂはオシロ
スコープで測定すると暗く見える箇所であり、またタイ
ミングＥおよびＦの近傍で離散的レベルＣＩ　、Ｃｚ　
”−が集中し、オシロスコープ測定するとレベルＣＩ　
、Ｃ２などは明るいスポットとして見える箇所である。

このようにロールオフがかかったディジタル変調信号は
タイミングＥおよびＦで「１６」レベルのディジタルレ
ベルをとるから、アナログ・ディジタル変換器に加えら
れるクロックの波形はタイミングＥおよびＦで変化する
波形でなければならない。本例では、ラッチ付コンパレ
ータ３１〜４５でクロック立上り時点のデータが保存さ
れる。また、識別レベルＤ１はレベルＣ１１レベルＣ２
との中間レベルになるように設定されている。

ロールオフのかかったディジタル信号の波形は領域面積
Ａが広く領域Ｂの形状はほぼ菱形であって、その縦軸お
よび横軸が短く、これは多値化したディジタル変調波を
ロールオフ波形整形した場合の特徴であり、領域Ｂの時
間が短いことはディジタル信号の判別に対する時間マー
ジンの少ないことと、そして領域Ｂの縦軸が短いことは
ディジタル信号の判別にノイズマージンの少ないことを
意味している。

また、第４図に示す第二の従来例回路は、第一の従来例
回路に存在する不確定幅に対し信号振幅を大きくしてノ
イズマージンを改善したもので、端子１１−１４に加え
られた電圧に従って入力信号は数レベルに分割された後
に増幅されて、並列型アナログ・ディジタル変換器２１
〜２４に入力される。

並列型アナログ・ディジタル変換器２１〜２４の各々の
出力はロジック回路９２で「４」ビットのディジタル出
力に変換される。

〔発明が解決しようとする問題点〕

前述の第一の従来例装置では多数のラッチ付コンパレー
タ３１〜４５が一斉に動作するので、入力の多値信号レ
ベルによらず、クロックのタイミングと判定実行との時
間差がほぼ一定である長所があるが、コンパレータが並
列に接続されるので入力信号端子１から見込んだ入力容
量が大きい、消費電力が大きいと言った欠点があり、か
つ多値になる程この欠点が顕著になる。さらに、使用さ
れているコンパレータの動作上のヒステリシスおよび内
部雑音などによる数ｍＶの不確定幅が存在する。

ところで、ディジタル信号伝送上この種の不確定幅と入
力信号振幅とのノイズマージンは３０ｄＢ〜４０ｄＢが
必要であるので、多値化が一層推進されると、並列型ア
ナログ・ディジタル変換器では対処できなくなる欠点が
ある。

また、前述の第二の従来例装置では、個々の増幅器のゲ
インの不揃い、並列型アナログ・ディジタル変換器のダ
イナミックレンジの不揃いにより、非直線性誤差が発生
し、かつ周囲温度の変化に対し常に安定であるような補
償を行うことが困難になる欠点があり、また必要コンパ
レータの総数は減少しておらず消費電力の改善が行えな
い欠点があった。

本発明は、このような欠点を除去するもので、回路に存
在する不確定幅と入力信号と、相対的なノイズマージン
を確保し、周囲温度変化に対し安定に動作し、かつ消費
電力の節減された多値ディジタル信号判別回路を提供す
ることを目的とする。

〔問題点を解決するための手段〕

本発明は受信装置で復調されたＮ値（Ｎ＝２’、ｎは２
以上の整数）ディジタル信号が入力する入力端子と、こ
の多値ディジタル信号のクロック信号が入力するクロッ
ク信号端子と、上記入力端子の信号を上記クロック信号
に基づいて識別してｎビットのディジタル信号に変換す
る変換手段と、上記ｎビットのディジタル信号を出力す
るｎ個の出力端子とを備えた多値ディジタル信号判別回
路で、前述の問題点を解決するための手段として、上記
変換手段は、上記入力端子の信号が離散状態になるタイ
ミングよりやや前のタイミングで、ｎビットより小さい
ビット数のディジタル信号に変換する第一のアナログ・
ディジタル変換器と、このアナログ・ディジタル変換器
の出力信号をアナログ信号に変換するディジタル・アナ
ログ変換器とを備え、上記アナログ・ディジタル変換器
およびディジタル・アナログ変換器の少なくとも一方に
その出力信号を少なくとも上記離散状態になるタイミン
グまで保持する手段を含み、さらに、上記ディジタル・
アナログ変換器の出力と上記入力端子の信号をそれぞれ
差動入力に人力する差動増幅器と、この差動増幅器の出
力を上記離散状態になるタイミングで、ｎビットより小
さいビット数のディジタル信号に変換する第二のアナロ
グ・ディジタル変換器と、この第二のアナログ・ディジ
タル変換器の出力および上記第一のアナログ・ディジタ
ル変換器の出力からｎビットのディジタル信号を生成す
る論理回路手段とを備えたことを特徴とする。

〔作用〕

上記第二のアナログ・ディジタル変換器のランチ開始時
期より以前に、上記第一のアナログ・ディジタル変換器
と上記ディジタル・アナログ変換器の動作が行われ、上
記第二のアナログ・ディジタル変換器のランチ開始時期
には、上記第一〇アナログ・ディジタル変換器と上記デ
ィジタル・アナログ変換器の出力が一定値になる。

この動作はディジタルマイクロ波通信方式に用いられた
多値ディジタル信号の有する特性を利用したもので、上
記第一のアナログ・ディジタル変換器でおよその信号レ
ベルが検出され、その電圧骨を上記増幅器で除去し、次
段の最終的な判定を行う上記第二のアナログ・ディジタ
ル変換器に入力される信号レベルを相対的に高くする。

すなわち、第２図に示すようにタイミングＥからのタイ
ミングＦへ向かって、領域Ａにはゆるやかな波形が存在
していることになるので、タイミングＦより以前におよ
その識別を行うことによりタイミングＦで識別に使用さ
れるコンパレータの数が低減され、さらにその必要なコ
ンパレータの入力範囲に入力信号を限定して増幅が行わ
れると、コンパレータの精度が相対的に向上される。

〔実施例〕

以下、本発明実施例回路を図面に基づいて説明する。

第１図は、この実施例回路の構成を示すプロ・ツク構成
図である。第２図は、この実施例回路の動作を示す信号
波形図で、ロールオフ多値信号波形と、クロックタイミ
ングと、識別電圧との関係が示されている。この図中の
符号Ａ、、Ｂ、ＣＩおよびＣ２は第５図に用いられた符
号Ａ、Ｂ、Ｃ＋およびＣ２と同一の内容を示す。

まず、この実施例回路の構成を第１図に基づいて説明す
る。この実施例回路は、ハイブリ・ノド５１と、第一ア
ナログ・ディジタル変換器５２と、ディジタル・アナロ
グ変換器５３と、差動増幅器５４と、第二アナログ・デ
ィジタル変換器５５と、遅延回路５６と、ロジック回路
５７と、アナログ入力端子１と、クロック入力端子２と
、ディジタル出力端子３ないしらとを備える。ここで、
第一アナログ・ディジタル変換器５２は全並列型であり
、また第二アナログ・ディジタル変換器５５も全並列型
である。アナログ入力端子ｌはハイブリッド５１の入力
に接続され、ハイブリッド５１の第一の出力は第一アナ
ログ・ディジタル変換器５２の第一の入力に接続され、
ハイブリッド５１の第二の出力は差動増幅器５４の正入
力に接続される。第一アナログ・ディジタル変換器５２
の第一の出力はディジタル・アナログ変換器５３の第一
の入力およびロジック回路５７の第四の入力に接続され
、第一アナログ・ディジタル変換器５２の第二の出力は
ディジタル・アナログ変換器５３の第二の入力およびロ
ジック回路５７の第五の入力に接続され、第一アナログ
・ディジタル変換器５２の第三の出力はディジタル・ア
ナログ変換器５３の第三の入力およびロジック回路５７
の第六の入力に接続される。ディジタル・アナログ変換
器５３の出力は差動増幅器５４の負入力に接続される。

差動増幅器５４の出力は第二アナログ・ディジタル変換
器５５の第一の入力に接続される。第二アナログ・ディ
ジタル変換器５５の第一の出力はロジック回路５７の第
一の人力に接続され、第二アナログ・ディジタル変換器
５５の第二の出力はロジック回路５７の第二の入力に接
続され、第二アナログ・ディジタル変換器５５の第三の
出力はロジック回路５７の第三の入力に接続される。ク
ロック入力端子２は第一アナログ・ディジタル変換器５
２の第二の人力、ディジタル・アナログ変換器５３の第
二の入力および遅延回路５６の入力に接続され、遅延回
路５６の出力は第二アナログ・ディジタル変換器５５の
第二の人力およびロジック回路５７の第七の入力に接続
される。ロジック回路５７の第一の出力ないし第四の出
力はそれぞれディジタル出力端子３ないし６に接続され
る。

次に、この実施例回路の動作を第１図に基づいて説明す
る。

端子１には受信復調された多値信号が人力される。この
入力信号はハイブリット５１で分岐され、一方の出力は
「３」ビットの第一アナログ・ディジタル変換器５２に
入力される。第一アナログ・ディジタル変換器５２では
「７」レベルで信号が識別され、「３」ビットのディジ
タル信号出力はディジタル・アナログ変換器５３とロジ
ック回路５７に人力される。ディジタル・アナログ変換
器５３では「３」ビットのディジタル１３号が再度アナ
ログ信号に変換され、ハイブリッド５１の他の出力とと
もに差動増幅器５４に与えられる。ここで再出力の差が
生成され、かつ「２」倍に増幅された信号が第二アナロ
グ・ディジタル変換器５５に出力される。第二アナログ
・ディジタル変換器５５も「３」ビ、ットアナログ・デ
ィジタル変換器であり、ここでこの差信号が「７」レベ
ルで識別され、「３」ビ・ノドのディジタル信号がロジ
ック回路５７に出力される。

ロジック回路５７では第一アナログ・ディジタル変換器
５２から送出された「３」ビ・ノドのディジタル信号と
、第二アナログ・ディジタル変換器５５から送出された
「３」ビットのディジタル信号とに基づいて「４」ビッ
トのディジタル信号が生成される。

ところで、この判別回路の動作のタイミングを決定する
クロック信号はクロック入力端子２を経て第一アナログ
・ディジタル変換器５２およびディジタル・アナログ変
換器５３に与えられる。また、遅延回路５６でタイミン
グが遅延されこの遅延されたタイミング信号が第二アナ
ログ・ディジタル変換器５５とロジック回路５７とに与
えられる。しだがって、第二アナログ・ディジタル変換
器５５とロジック回路５７とが動作を開始するときには
、第一アナログ・ディジタル変換器５２およびディジタ
ル・アナログ変換器５３の動作は完了しており、第二ア
ナログ・ディジタル変換器５５で比較動作が行われる以
前の時間帯に第一アナログ・ディジタル変換器５２で判
定された信号レベルのディジタル信号がロジック回路５
７に入力し、またアナログ信号が差動増幅器５４に入力
しており、かつ第一アナログ・ディジタル変換器５２の
ラッチ手段によりその値は一定に保たれている。

したがって、第二アナログ・ディジタル変換器５５では
その固定骨が除去されたアナログ信号が識別され「３」
ビットのディジタル信号としてロジック回路５７に送出
される。

このように、第一アナログ・ディジタル変換器５２の識
別タイミングと第ニアナロク電ディジタル変換器５５の
識別のタイミングが異なるので、第二アナログ・ディジ
タル変換器５５の判定すべきダイナミックレンヂは第一
アナログ・ディジタル変換器５２のｒｌＪ　ＬＳＢ以内
とは限らない。この実施例回路では最終出力「４」ビッ
トを得るために、第一アナログ・ディジタル変換器５２
も第二アナログ・ディジタル変換器５５も「３」ビ・７
トコンノ＜−タが使用されており、第二アナログ・ディ
ジタル変換器５５は第一アナログ・ディジタル変換器５
２のｒ４Ｊ　ＬＳＢのダイナミ・ノクレンヂとしてカバ
ーされている。したがって、第一アナログ・ディジタル
変換器５２で識別が行われた時点から第二アナログ・デ
ィジタル変換器５５で識別動作が行われる時点までの間
に、入力信号がアナログ・ディジタル変換器５２で約ｒ
ｌＪ　ＬＳＢだけ上下に変化したとしても第二アナログ
・ディジタル変換器５５のグイナミノクレンジ内にあり
、ロジック回路５７は両者のディジタル信号を処理して
最終の「４」ビ・ノドデータを生成することができる。

このように総合出力ビット「４」に対して、最Ｐ：識別
動作を行うアナログ・ディジタル変換器５５のビット数
は「３」であるので、全並列型アナログ・ディジタル変
換器ではランチ回路付コンパレータが「７」個差列に接
続されるのみであって、「１５」個の場合よりも入力容
量が小さい。このときは増幅器の出力抵抗とこの入力容
量とで構成される時定数が小さいことを意味し、より高
速な動作が可能になる。

つぎに、この実施例回路の動作を第２図に示す信号波形
図を用いて説明する。

第一アナログ・ディジタル変換器５２およびディジタル
・アナログ変換器５３にはクロ・ツク波形ａが加えられ
、タイミングＩで識別電圧ｖ１の識別が行われる。アナ
ログ・ディジタル変換器５２から出力される「３」ビッ
トディジタルデータおよびディジタル・アナログ変換器
５３から出力されるアナログ信号はタイミング■で過渡
的な変化を生し、タイミングＦでこの過渡的変化は完了
している。

タイミング■の識別でレベルＤ２より高くレベルＤ１よ
り低いことが判定された場合には、次のタイミングＦで
はレベルＣ＋、Ｃｚまたはそれらの近傍のレベルになる
はずであるので、ディジタル・アナログ変換器５３の出
力により第二アナログ・ディジタル変換器５５の識別電
圧は識別電圧ｖ２に示すように設定される。すなわち、
差動増幅器５４はその利得が「２」に設定されているの
で、識別電圧のステップは２分の１になり、その分解能
は「２」倍に拡大されたことになり、等価的に第２図に
ｖ２で示す電圧で識別が行われる。タイミングＦで入力
信号がレベルＤ＋およびＤ２の間である場合には識別電
圧Ｇ１で判定することができるが、タイミング■とタイ
ミングＦとの間の時間帯にレベルＤ、以上、レベルＤ２
以下の範囲に入力波形が変化することもあり得るので、
識別電圧ｖ２はレベルＤＩおよびレベルＤ２の上下にも
設定されている。

このように最終識別の以前に第一アナログ・ディジタル
変換器５２でおよその識別が行われ、最終識別を行う区
間内でそのディジタル出力は一定に保たれる。すなわち
、ディジタル・アナログ変換器５３のアナログ出力は一
定に保たれ、その出力で一定のアナログ電圧を減算する
ことによりダイナミノクレンヂが縮小された状態で増幅
が行われ、第二アナログ・ディジタル変換器５５で、先
の識別電圧を中心に上下の電圧がより細かなステップで
識別される。

この二つの識別出力すなわちアナログ・ディジタル変換
器５２の「３」ビットの出力およびアナログ・ディジタ
ル変換器５５の出力はロジック回路５７に与えられて「
１５」値の識別値に整理され、「４」ビットの出力信号
として端子３〜６に送出される。

このロジック回路５７の動作はタイミングＩで行われる
判定により、第２図にｖ２で示す「７」値の判定レベル
のスケールを上下に移動することと等価であり、タイミ
ングＦでその正確な判定を行い、その結果を全体として
「１５」値の判定レベルに従って出力する。

この実施例回路ではアナロク電ディジタル変換器５２お
よび５５とディジタル・アナログ変換器５３としてはＩ
Ｃ等で一般的に使用されているものが用いられるので、
アナログ・ディジタル変換器の出力は「３」本となって
いるが、全並列型アナログ・ディジタル変換器内のラン
チ付コンパレータの出力「７」本を出力として用いるこ
とも可能であり、これにより中間のロジック回路が省略
されてスピードが向上される。

上記実施例回路では差動増幅器５４の利得を「２」とし
たが、これは「２」に限るものではなく他の値をとるこ
とができる。この利得が「４」であれば、第２図にｖ２
で示すステップはｖ、で示すステップを四等分したステ
ップになる。

この実施例回路では、アナログ・ディジタル変換器５２
および５５の感度が同一である場合を説明したが感度が
同一でない場合にはこの利得が整数値になるとは限らな
い。

この実施例回路では「１５」値で識別を行う「１６」値
ディジタル信号の判別回路について説明したが、これは
一般にＮ値（Ｎ＝２’、ｎは２以上の整数）ディジタル
信号について同様に実施することができる。いずれにし
ても、入力容量の低減による高速化とノイズマージンの
改善のために第一および第二のアナログ・ディジタル変
換器５２および５５の出力ビット数「ｎ、」および「ｎ
２」はｒｎＪよりかならず小さく、また予想した範囲外
になることにそなえるために、２ｆｉ＋×２１１２〉２
″の関係が保たれなければならない。

また、入力信号の中心と判別回路の中心電圧とのオフセ
ット調整を第一アナログ・ディジタル変換器５２の出力
値を確率計算することにより自動的に行うことができる
。また、第二アナログ・ディジタル変換器５５の入力信
号のオフセソＨＩＭ整も、第二アナログ・ディジタル変
換器５５の出力値を確率計算することにより自動的に行
うことができる。

また、この判別回路の入力信号の振幅とこの判別回路の
ダイナミックレンヂとの一致調整を最終出力値の確率を
測定することにより自動的に行うことができる。また、
第一アナログ・ディンタル変換器５２と第二アナログ・
ディジタル変換器５５の出力データを使用することで、
オーハーフローア−の発生およびその発生程度を判定し
、グイナミノクレンヂの一致調整を行うための初期設定
が行われる。

〔発明の効果〕

本発明は以上説明したように、高速コンパレータが有す
るヒステリシスおよび不確定幅と信号レベルとの相対比
を大きくとることができ、また使用されるアナログ・デ
ィジタル変換器の桁数を小さくすることができるので、
多値ディジタル信号を高精度でかつ高速に判別すること
ができる効果がある。

また、アナログ・ディジタル変換器およびディジタル・
アナログ変換器はその桁数を小さくすることができるの
で、実質的にハードウェア量は少なくなり、ＬＳＩ化が
容易でかつ消費電力を少なくする効果がある。

【図面の簡単な説明】

第１図は実施例回路の構成を示すブロック構成図。 第２図は実施例回路の動作を示す信号波形図。 第３図は第一の従来例回路の構成を示すプロ・７り構成
図。 第４図は第二の従来例回路の構成を示すブロック構成図
。 第５図は第一の従来例回路の動作を示す信号波形図。 １・・・アナログ入力端子、２・・・クロック入力端子
、３．４．５．６・・・ディジタル出力端子、７．８．
１１．１２．１３．１４・・・リファレンス電圧印加端
子、２１．２２．２３．２４．５２．５５・・・アナロ
グ・ディジタル変換器、２５．２６．２７．２８．５４
・・・差動増幅器、２９．５１・・・ハイブリッド、３
１〜４５・・・ランチ回路付コンパレータ、５３・・・
ディジタル・アナログ変換器、５６・・・遅延回路、６
１〜７４・・・ラダー抵抗、５７．９１１．９２・・・
ロジック回路。

Claims (1)

【特許請求の範囲】
1. （１）受信装置で復調されたＮ値（Ｎ＝２＾ｎ、ｎは２
   以上の整数）ディジタル信号が入力する入力端子と、 この多値ディジタル信号のクロック信号が入力するクロ
   ック信号端子と、 上記入力端子の信号を上記クロック信号に基づいて識別
   してｎビットのディジタル信号に変換する変換手段と、 上記ｎビットのディジタル信号を出力するｎ個の出力端
   子と を備えた多値ディジタル信号判別回路において、上記変
   換手段は、 上記入力端子の信号が離散状態になるタイミングよりや
   や前のタイミングで、ｎビットより小さいビット数のデ
   ィジタル信号に変換する第一のアナログ・ディジタル変
   換器と、 このアナログ・ディジタル変換器の出力信号をアナログ
   信号に変換するディジタル・アナログ変換器と を備え、 上記アナログ・ディジタル変換器およびディジタル・ア
   ナログ変換器の少なくとも一方にその出力信号を少なく
   とも上記離散状態になるタイミングまで保持する手段を
   含み、 さらに、 上記ディジタル・アナログ変換器の出力と上記入力端子
   の信号をそれぞれ差動入力に入力する差動増幅器と、 この差動増幅器の出力を上記離散状態になるタイミング
   で、ｎビットより小さいビット数のディジタル信号に変
   換する第二のアナログ・ディジタル変換器と、 この第二のアナログ・ディジタル変換器の出力および上
   記第一のディジタル・アナログ変換器の出力からｎビッ
   トのディジタル信号を生成する論理回路手段と を備えたことを特徴とする多値ディジタル信号判別回路
   。