DE3704250A1 - Pegelwandlerschaltung fuer seriell/parallel-wandler - Google Patents

Description

Die Erfindung betrifft Pegelwandlerschaltungen und andere Schaltungen, die besonders nützlich sind bei der Umwandlung von seriellen Datenströmen hoher Geschwindigkeit mit TTL-Logikpegeln in parallele Signale, die sich für die Steuerung von Stromschaltern eines Hochgeschwindigkeits-Digital-Analog-Wandlers eignen. Weiter bezieht sich die Erfindung auch auf Pegelwandlerschaltungen, die eine sehr schnelle Umwandlung von Signalen mit TTL-Logikpegeln in entsprechende Signale mit ECL-Logikpegeln ausführen und in der Lage sind, Lasten mit hoher Kapazität zu treiben.

16-Bit-Digital-Analog-Wandler (DACs) mit hoher Geschwindigkeit und niedrigerem Preis sind jetzt im Handel erhältlich. Billige 16-Bit-Digital-Analog-Wandler würden weitere Verbreitung finden, wenn sie wirtschaftlich angewendet werden könnten, um kontinuierliche, serielle Datenströme von hoher Geschwindigkeit zu empfangen, die normale TTL-Logikpegel aufweisen. Ein Beispiel für einen billigen 16-Bit-Hochgeschwindigkeits-Digital-Analog- Wandler ist das Bauelement, das von der Anmelderin unter der Bezeichnung PCM54 verkauft wird.

Es gibt bestimmte Anwendungsfälle, in denen "high fidelity"-Toninformation in ein kontinuierliches, serielles, digitales Format umgewandelt wird, das auf einem geeigneten Medium gespeichert wird, z. B. auf Geräten, die allgemein als "compact audio disks" bekannt sind (in Deutschland: "Compact Disk" oder "CD"). Wenn diese Tonträger auf einem geeigneten Gerät abgespielt werden, wird der serielle, digitale Datenstrom wiederhergestellt und in einen geeigneten Digital-Analog- Wandler eingelesen, um die ursprünglichen HiFi-Tonsignale wiederherzustellen. Obwohl der oben erwähnte, billige 16-Bit-Hochgeschwindigkeits-DAC erhältlich ist, muß er die digitale Information in Form von 16-Bit- Digitalworten erhalten, die an seine 16 digitalen Eingänge angelegt werden. Der Entwurf eines billigen Seriell/Parallel-Wandlers, der in der Lage ist, dauernd 16-Bit-Digitalworte an die digitalen Eingänge oder Bitstromschalter des 16-Bit-DAC aus dem kontinuierlichen, ununterbrochenen, seriellen, digitalen Datenstrom anzulegen, stellte wegen der gegensätzlichen Anforderungen von Hochgeschwindigkeitsbetrieb und preiswerter Ausführung eine gewaltige Herausforderung dar.

Die Schwierigkeiten, die man bei der Herstellung eines billigen Seriell/Parellel-Wandlers, der auf einem einzelnen Bipolar-IC mit einem Digital-Analog-Wandler zusammengefaßt werden soll, antrifft, führen zu der Notwendigkeit, die Komplexität der bisherigen Seriell/Parallel- Wandlerschaltungen wesentlich zu verringern. Die interne Schaltungsstruktur der erwähnten Art von DACs erfordert drei Versorgungsspannungen, +V _CC , Masse und -V _CC , und das System macht es erforderlich, daß die digitalen Eingangssignale TTL-Pegel zwischen +V _CC und Masse aufweisen. Die Bit-Schaltvorrichtung des DAC erfordert jedoch digitale Signale zwischen Masse und -V _CC . Dies verursacht die Notwendigkeit, die TTL-Eingangspegel nicht nur intern in ECL-Pegel umzuwandeln, sondern führt außerdem zu der Notwendigkeit, die internen ECL-Pegel zwischen Masse und -V _CC zu verschieben, wenn Hochgeschwindigkeits-ECL-Technologie zur Ausführung der gewünschten Seriell/Parallel-Wandlung verwendet werden soll. Die Probleme, eine Signalpegelwandlung und Umwandlung der TTL-Takt- und -Datensignalpegel zu erzielen, stellen besonders schwierige Herausforderungen an den Entwurf dar. Obwohl eine Vielzahl von Techniken zur Umwandlung von TTL-Eingangssignalen auf Spannungspegel, die sich für andere Logikfamilien, wie ECL, NMOS und CMOS-Technologien, eignen, bereits bekannt ist, wurden solche früheren Techniken als ungeeignet angesehen, um die gegenwärtigen Ziele zu erreichen, eine billige Hochgeschwindigkeitsausführung des benötigten Seriell/Parallel-Wandlers zu erhalten.

Dementsprechend ist es eine Aufgabe der Erfindung, einen billigen, sehr schnellen Seriell/Parallel-Wandler vorzusehen, der in der Lage ist, serielle TTL-Eingangsdaten- Taktsignale in ein paralleles 16-Bit-Ausgangssignal, das für die Steuerung der Bitstromschalter eines Hochgeschwindigkeits-16-Bit-DAC geeignet ist, umzuwandeln, und dabei ausreichend schnell ist, um eine sehr genaue Wiederherstellung der seriellen Eingangsdaten, die ein HiFi-Analogton-Eingangssignal darstellen, von dem der serielle Eingangsdatenstrom abgeleitet worden ist, zu bewirken.

Es ist eine weitere Aufgabe der Erfindung, eine preiswerte Schaltung mit hoher Bandbreite zur Umwandlung von TTL-Eingangspegeln in ECL-Signal- und -Taktspannungen auf Leitungen mit hoher Kapazität vorzusehen.

Eine weitere Aufgabe der Erfindung ist es, eine Technik zur Verbindung von Stufen aus ECL-Schaltungen ohne die Verwendung von Emitter-Folgern vorzusehen, wobei eine Sättigung der Emitter-gekoppelten NPN-Transistoren dabei vermieden wird.

Zur Lösung dieser Aufgaben sieht die Erfindung eine integrierte Pegelwandlerschaltung zur Umwandlung eines Eingangssignals, das TTL-Logikpegel aufweisen kann, in entsprechende Ausgangssignale, die komplementäre Ausgangssignale mit ECL-Pegeln sein können, vor. Dabei umfaßt diese Schaltung eine Konstantstromquelle, einen ersten und einen zweiten, lateralen PNP-Transistor, deren Emitter miteinander und mit der Konstantstromquelle verbunden sind, eine erste Diode mit einer Anode, die mit dem Kollektor von einem der ersten und zweiten lateralen PNP-Transistoren verbunden ist, und deren Kathode mit einer Versorgungsspannungsleitung verbunden ist, einen ersten NPN-Stromspiegeltransistor, dessen Emitter mit der Versorgungsspannungsleitung verbunden ist und dessen Basis mit der Anode der ersten Diode verbunden ist, einen ersten "pull-up"-Widerstand, der mit dem Kollektor des ersten Stromspiegeltransistors verbunden ist. In der beschriebenen Ausführungsform der Erfindung ist eine zweite Diode mit ihrer Anode mit dem Kollektor des anderen lateralen PNP-Transistors und ihre Kathode mit der Versorgungsspannungsleitung verbunden. Ein zweiter NPN-Stromspiegeltransistor ist mit seiner Basis mit der Anode der zweiten Diode verbunden. In einer beschriebenen Ausführungsform der Erfindung führen die Kollektoren des ersten und des zweiten Stromspiegeltransistors jeweils die komplementären Ausgangssignale. In einer anderen Ausführungsform der Erfindung ist der erste und der zweite Emitter-Folger mit den Kollektoren des ersten und des zweiten Stromspiegeltransistors verbunden, wobei die komplementären Ausgangssignale an den Emittern der Emitter-Folgertransistoren des ersten und des zweiten Emitter-Folgers erzeugt werden. In einer weiteren Ausführungsform der Erfindung ist ein dritter NPN-Stromspiegeltransistor mit seinem Emitter mit der Versorgungsspannungsleitung verbunden und seine Basis ist mit der Basis des ersten Stromspiegeltransistors verbunden und sein Kollektor ist mit dem Emitter des ersten Emitter-Folgertransistors verbunden. Ein vierter Stromspiegeltransistor ist mit seinem Emitter mit der Versorgnungsspannungsleitung verbunden, seine Basis ist mit der Basis des zweiten Stromspiegeltransistors verbunden und sein Kollektor ist mit dem Emitter des zweiten Emitter- Folgertransistors verbunden. Ein verringerter Leitungsverbrauch und erheblich schnellere Anstiegszeiten der komplementären Ausgangssignale werden dadurch erreicht, da der zweite und der vierte Stromspiegeltransistor jedesmal abgeschaltet werden, wenn der erste und der zweite Emitter-Folgertransistor jeweils Strom an ihre jeweiligen Ausgangslasten liefern.

In einer anderen Ausführungsform der Erfindung wird ein kontinuierlicher, serieller Strom von Datenimpulsen, der ein Analogsignal darstellt, einer Schaltung zugeführt, die folgende Elemente umfaßt: einen N-Bit- Digital-Analog-Wandler mit N digitalen Eingängen und einem Ausgang, an dem ein rekonstruiertes Analogsignal erscheinen soll, N "Latch"- oder Halteschaltungen, ein N-Bit-Schieberegister mit N-"Master-Slave"-Bitschaltungen, von denen jede einen Ausgang hat, der mit einem Eingang der jeweiligen Halteschaltung verbunden ist, eine Schaltung, die aufgrund eines kontinuierlichen Taktsignals die Master-Slave-Bitschaltungen kontinuierlich taktet, um den Strom der Datenimpulse durch das N-Bit-Schieberegister vorwärtszubewegen, eine Verzögerungsschaltung mit einem Ausgang, der mit dem Eingang der ersten Master-Slave-Bitschaltung zur Verzögerung des Stroms der Datenimpulse um eine halbe Periode des Taktsignals verbunden ist, und eine Latch-Freigabeimpulserzeugungsschaltung zur Freigabe der Halteschaltungen zur Annahme von Daten, die in den Sklavenstufen der N-Bit-Schieberegister-Bitschaltungen gespeichert sind, anläßlich jedes Nten Impulses des Taktsignals, während die Daten, die in jeder der Sklavenstufen der N-Schieberegisterstellenschaltungen gespeichert sind, stabil sind. Die Master-Slave-Schieberegisterstellenschaltungen sind unter Verwendung konventioneller ECL- Master-Slave-Schieberegisterschaltungen ausgeführt, wobei deren verschiedene Lastwiderstände mit einer internen Versorgungsspannungsleitung verbunden sind, die mit der Kethode einer Versorgungsspannungs-Pegelwandlerdiode verbunden ist, deren Anode mit einer anderen Versorgungsspannungsleitung verbunden ist, an die die Lastwiderstände der Halteschaltungen angeschlossen sind, wobei die Halte- oder "Latch"-Schaltungen ebenfalls ECL-Schaltungen sind. Anstelle von Emitter- Folgern sind direkte Verbindungen zwischen den Ausgängen der Sklavenstufe einer jeden Master-Slave- Schieberegisterstelle und den Eingängen der Emitter- gekoppelten Transistoren der Latch-Schaltungen vorgesehen. Die Spannungspegelverschiebung um eine Diodenspannung zwischen den Versorgungsspannungen der Latch- Schaltung und der niedrigeren Versorgungsspannung der Master-Slave-Schieberegisterstellen verhindert die Sättigung der Emitter-gekoppelten Eingangstransistoren der Latch-Schaltungen, obwohl eine konventionelle Emitter-Folgerkopplung dazwischen nicht angewendet wird. Die Eingangspegelwandlerschaltung wird verwendet, um TTL-Logikpegel der Dateneingangssignale, des kontinuierlichen Takteingangssignals und des Latch-Freigabesteuersignals in interne, komplementäre ECL-Pegel umzuwandeln, die von der ECL-Verzögerungsschaltung, der Latch-Freigabeimpulserzeugungsschaltung und den Master- Slave-Schieberegisterstellenschaltungen und den Latch- Schaltungen empfangen werden.

Die Erfindung wird anhand der beiliegenden Zeichnungen näher erläutert; es zeigen:

Fig. 1 ein Blockschaltbild des Seriell/Parallel- Wandlers der vorliegenden Erfindung, der so angeschlossen ist, daß er die Stromschalter eines 16-Bit-Digital- Analog-Wandlers treibt;

Fig. 2 ein Diagramm, das Kurven zeigt, die zur Beschreibung des Betriebs der Schaltung von Fig. 1 nützlich sind;

Fig. 3 einen detaillierten Schaltplan des TTL- ECL-Eingangspegelwandlers der vorliegenden Erfindung und einer Latch-Freigabetreiberschaltung der vorliegenden Erfindung;

Fig. 4 ein Diagramm der Kurvenformen, das zur Erklärung des Betriebs der TTL-ECL-Pegelwandlerschaltung, die in Fig. 3 enthalten ist, nützlich ist;

Fig. 5 einen detaillierten Schaltplan einer Master-Slave-Schieberegisterstelle, einer Latch-Schaltung, einer Eingangsverzögerungsschaltung und einer Latch-Freigabesteuerschaltung, wie sie in der Schaltung nach Fig. 1 verwendet werden;

Fig. 6 ein Blockschaltbild der Latch-Freigabeimpulsgeneratorschaltung 5 der Fig. 1; und

Fig. 7 einen Schaltplan einer nicht erfinderischen ECL-Ausführung der Schaltung nach Fig. 6, der als Gegensatz zu der inaktiven Latch-Freigabeimpulsgeneratorschaltung in Fig. 3 mit konventionellen ECL- Schaltungsentwurfstechniken dargestellt ist.

Entsprechend Fig. 1 umfaßt das System 1 einen Hochgeschwindigkeits- Seriell/Parallel-Umsetzer 2, der mit den 16 digitalen Eingängen eines Hochgeschwindigkeits- 16-Bit-Digital-Analog-Wandlers 3 verbunden ist. Der 16-Bit-Digital-Analog-Wandler 3 kann ziemlich ähnlich sein wie das Moedll PCM54, welches gegenwärtig von der Burr-Brown Corporation, der Anmelderin des vorliegenden Patents, vertrieben wird. Verschiedene Einzelheiten in der Ausführungsform des Digital-Analog-Wandlers 3 können in den ebenfalls anhängigen US-Patentanmeldungen 7 32 168, 7 32 229 und 7 32 162 der Erfinder Naylor et al., alle eingereicht am 8. Mai 1985 und überschrieben auf die gegenwärtige Anmelderin, gefunden werden. Sie werden durch diesen Hinweis hier einbezogen.

Der Seriell/Parallel-Wandler 2 umfaßt einen Eingangsanschluß 4, der ein Latch-Freigabe-Steuer-Eingangssignal LEC empfängt, das an den Eingang einer Impuls- Freigabegeneratorschaltung 5 angelegt wird. Die Impuls- Freigabegeneratorschaltung 5 erzeugt ein Paar komplementärer Latch-Freigabe-Ausgangssignale EN und EN⁺, die beide durch den Leiter 6 in Fig. 1 und durch die Leitungen 6 A und 6 B in den Fig. 3 und 5 dargestellt werden. (Man beachte, daß ein Symbol ⁺ verwendet wird, um die logischen Komplemente von logischen Signalen hier zu bezeichnen, da das Überstreichen des Namens einer logischen Variablen zu drucktechnischen Schwierigkeiten führen würde.) Die beiden EN- und EN⁺-Leitungen 6 werden an entsprechende Eingänge eines jeden der 16 Latch- Schaltungen 7-1, 7-2 . . . 7-16 angelegt, die gemeinsam durch das Bezugszeichen 7 bezeichnet werden. Jede der Latch-Schaltungen 7-1 . . . 7-16 erzeugt ein Ausgangssignal 8-1, 8-2 . . . 8-16, das jeweils an einen entsprechenden digitalen Eingang des 16-Bit-Digital-Analog-Wandlers 3 angelegt wird. (Der Fachmann wird sofort erkennen, nachdem er festgestellt hat, daß ECL (Emitter- gekoppelte Logik)-Schaltungen verwendet werden, um die Verzögerungsschaltungen, Master-Slave-Schieberegisterstellen und Latch-Schaltungen auszuführen, daß komplementäre Logik- und Taktsignale in einer solchen ECL-Schaltung angewendet werden müssen, und wird durch die Darstellung von komplementären Paaren von Signal- Leitungen durch eine einzelne Leitung, wie in dem Blockschaltbild von Fig. 1, nicht verwirrt sein.)

Die Seriell/Parallel-Wandlerschaltung 2 umfaßt ein Takteingangssignal CK, das an eine Eingangsleitung 9 der Pegelwandler/Treiberschaltung 10 angelegt wird. Die Schaltung in Block 10 erzeugt ein Signal CLK auf Leitung 12 und dessen logisch komplementäres Signal CLK⁺ auf Leitung 11. Die CLK- und CLK⁺-Leitungen 12 und 11 sind jeweils mit den Takteingängen der ECL- Verzögerungsschaltung 16 und mit jedem der 16 ECL- Master-Slave-Flipflop-Schieberegisterstellenschaltungen 17-1, 17-2, . . . 17-16 verbunden.

Die Sklavenstufe S einer jeden Master-Slave-Schieberegisterstellenschaltungen 17-1 . . . 17-16 ist durch ein Leitungspaar 18-1, 18-2, . . . 18-16 mit den Eingängen der Latch-Schaltungen 7-1, 7-2 . . . 7-16 verbunden.

Der Seriell/Parallel-Wandler 2 umfaßt ein serielles Dateneingangssignal DATA, das an eine Eingangsleitung 13 einer Pegelwandler- und Treiberschaltung 14 angelegt ist, die komplementäre Datenausgangssignale DI und DI⁺ auf einem Leitungspaar, das gemeinsam durch das Bezugszeichen 15 in Fig. 1 und einzeln durch die Bezugszeichen 13 A bzw. 13 B in Fig. 3 bezeichnet wird, erzeugt. Die Leitungen 15 liegen an den Eingängen einer ECL-Verzögerungsschaltung 16. Der Ausgang der Verzögerungsschaltung 16 ist mit der Meisterstufe M einer ECL-Master-Slave-Schieberegisterstellenschaltung 17-1 verbunden. Der Ausgang des Sklaventeils S dieser Schaltung wird mittels eines komplementären Leitungspaars 18-1 an die Meisterstufen der Schieberegisterstellenschaltung 17-2 angelegt. Die verbleibenden Bits 17-3 bis 17-16 des Schieberegisters (sie werden gemeinsam durch das Bezugszeichen 17 bezeichnet) sind auf gleiche Weise miteinander verbunden.

Fig. 2 zeigt den Zeitverlauf der oben erwähnten Signale. Ein Taktsignal CK auf Leitung 9 hat normale TTL-Pegel. Die Frequenz des Signals CK kann für die beschriebene Ausführungsform der Erfindung zwischen 2 und 10 MHz schwanken. Der DATA-Eingang auf Leitung 13 besitzt ebenfalls normale TTL-Logikpegel und die halbe Frequenz des externen Taktsignals CK. Die Pegelwandler/Treiberschaltung 14 verschiebt die Pegel des TTL-Datensignals hinunter auf einen Bereich nahe -V _CC und wandelt dann die verschobenen Pegel in ECL-Logikpegel zwischen Masse und -V _CC um. Die ECL-"Verzögerungs"-Schaltung 16 erlaubt in Übereinstimmung mit der vorliegenden Erfindung eine Verzögerung um eine halbe Periode des Taktsignals CK aus Gründen, die im folgenden erklärt werden. Der Ausgang der Verzögerungsschaltung 16 veranlaßt die Kurvenform DI-0, am Ausgang der Meisterstufe des Master-Slave-Flipflops 17-1 zu erscheinen. Der Ausgang der Sklavenstufe des Flipflops 17-1 ist das Signal DI-1. Das Latch-Freigabesteuersignal LEC besitzt ebenfalls TTL-Logikpegel, die in ein Paar komplementärer ECL-Logikpegelsignale EN und EN⁺ auf den Leitungen 6 A und 6 B von Fig. 2 durch den Freigabeimpulsgenerator 5 umgewandelt werden. Die Leitungen 6 A und 6 B werden gemeinsam durch das Bezugszeichen 6 in Fig. 1 bezeichnet.

Die gestrichelten Linien in den LEC- und EN-Kurven der Fig. 2 zeigen Unsicherheiten im Zeitablauf dieser Signale. Eine solche Unsicherheit muß von der Schaltung der vorliegenden Erfindung zugelassen werden, um den Verlust von Daten zu vermeiden.

Im folgenden wird die Struktur und der Betrieb der Pegelwandler/Treiberschaltung 10 in bezug auf Fig. 3 beschrieben. Die Pegelwandler/Treiberschaltung 10 umfaßt ein Paar lateraler (seitlicher) PNP-Transistoren 23 und 25, deren Emitter durch Leitung 24 mit dem Kollektor eines lateralen PNP-Stromquellentransistors 22 verbunden sind. Der Emitter des PNP-Transistors 22 ist durch einen 1 kΩ Widerstand mit einem +V _CC -Leiter verbunden, der auf +5 V liegen kann. Die Basis des PNP- Transistors 22 ist mit einer geeigneten Vorspannung V _BIAS3 verbunden, die einfach von konventionellen Vorspannungsschaltungen geliefert werden kann.

Die Basis des PNP-Transistors 25 ist mit der CK-Dateneingangsleitung 9 verbunden. Der Kollektor des PNP- Transistors 25 ist mittels der Leitung 27 mit der Anode der Diode 29 verbunden, deren Kathode mit einer negativen Spannungsleitung mit einer negativen Spannung -V _L verbunden ist, die bei -5 V liegen kann. Die Leitung 27 ist ebenfalls mit der Basis des NPN-Stromspiegeltransistors 30 und 36 verbunden.

Die Basis des PNP-Transistors 23 ist mit einer Vorspannung V _BIAS4 auf Leitung 42 verbunden. Der Kollektor des PNP-Transistors 23 wird durch Leitung 26 mit der Anode einer Diode 28 und mit den Basen der NPN-Stromspiegeltransistoren 38, 41 und 103 verbunden. Die Kathode der Diode 28 liegt an -V _L . Der Fachmann kann mit Leichtigkeit eine Schaltung zur Erzeugung der V _BIAS4 vorsehen; deshalb werden keine Einzelheiten davon angegeben. Der Kollektor des NPN-Stromspiegeltransistors 30 wird durch Leitung 31 mit der Basis eines NPN-Emitter-Folgertransistors 35 und einem Anschluß eines 1,5 kΩ pull-up- Widerstands 32 verbunden. Der Emitter des NPN-Emitter- Folgertransistors 35 wird durch die CLK-Leitung 12 mit dem Kollektor des NPN-Stromspiegeltransistors 36 verbunden. Der Kollektor des Emitter-Folgertransistors 35 ist mit der Digitalmasseleitung 34 verbunden. Der obere Anschluß des pull-up-Widerstands 32 ist mit der Kathode der unteren der zwei in Reihe geschalteten Dioden 33 verbunden, wobei die Anode der oberen Diode 33 mit der Digitalmasseleitung 34 verbunden ist.

Der Kollektor des NPN-Stromspiegeltransistors 38 wird durch die CLK⁺-Leitung 11 mit dem Emitter des NPN- Emitter-Folgertransistors 39 verbunden. Der Kollektor des NPN-Stromspiegeltransistors 41 wird mit der Basis des Transistors 39 und dem unteren Anschluß des pull- up-Widerstands 40 verbunden, dessen oberer Anschluß mit dem oberen Anschluß des pull-up-Widerstands 32 verbunden ist. Der Kollektor des Transistors 39 ist mit der Digitalmasseleitung 34 verbunden.

Im Betrieb schaltet der PNP-Transistor 25 ab, wenn das CK-Signal auf Leitung 9 einem positiven Übergang von einem TTL-"Null"-Pegel von 0 bis 0,8 V auf einen "Eins"- Pegel von +2,0 bis +5 V unterliegt. Dabei wird der Konstantstrom, der vom Transistor 22 geliefert wird, vom Transistor 25 auf den PNP-Transistor 23 umgeschaltet, wodurch bewirkt wird, daß der geschaltete Strom durch Diode 28 fließt. Entsprechend den Simulationen erhöht der Strom durch die Diode 28 den Abfall der Vorwärtsspannung von etwa 0,600 V auf etwa 0,72 V. Dadurch wird die Spannung auf Leitung 26 um etwa 120 mV auf etwa 720 mV über -V _L angehoben, wie in der V ₂₆- Kurve in Fig. 4 dargestellt. (Man beachte, daß der geringe Vorwärtsspannungsabfall von 0,600 V der Diode 28, während der Konstantstrom größtenteils durch den PNP- Transistor 25 statt durch 23 fließt, dadurch verursacht wird, daß der laterale PNP-Transistor 23 nicht vollständig abgeschaltet wird (wegen seiner Übergangskapazität), und durch einen Strom aufgrund der Entfernung von gespeicherter Ladung von den Basen der Transistoren 38, 41 und 103).

Gleichzeitig verursacht die entsprechende Verringerung des Stroms, der durch den PNP-Transistor 25 und die Leitung 27 fließt, eine Verringerung des Vorwärtsspannungsabfalls über Diode 29 von etwa 720 mV über -V _L auf etwa 600 mV über -V _L , wie durch die V ₂₇-Kurve der Fig. 4 dargestellt.

Diese Abnahme der V ₂₇ schaltet die NPN-Stromspiegeltransistoren 30 und 36 ab. Dadurch steigt die Spannung V ₃₁ auf Leitung 31 auf eine Pegel von zwei Diodenspannungsabfällen unter der Spannung der digitalen Masse auf Leitung 34 an. Dies wird durch die Abnahme des Stroms im pull-up-Widerstand 32 verursacht. Das Signal CLK auf Leitung 12 "folgt" V ₃₁, ist aber um die V _BE -Spannung des Emitter-Folgertransistors 35 niedriger. Gleichzeitig verursacht der Anstieg der Spannung V ₂₆ die Stromspiegeltransistoren 38 und 41, teilweise einzuschalten. Der pull-up-Widerstand 40 verursacht eine Verringerung der Spannung V _41A auf Leitung 41 A.

Natürlich ist der Betrieb der Pegelwandler/Treiberschaltung 10 ganz ähnlich, aber komplementär zu demjenigen, der oben beschrieben wurde, wenn das CK-Signal einem negativen Übergang von +2,4 V hinunter auf 0,4 V unterliegt, wie ebenfalls durch die hinteren Enden der verschiedenen Kurven in Fig. 4 angezeigt.

Es wird eine überraschend hohe Grenzfrequenz mit der Pegelwandlerschaltung 10 trotz der üblicherweise sehr schlechten Grenzfrequenz, die normalerweise für laterale PNP-Transistoren, die in der Art, wie die lateralen PNP-Transistoren 23 und 25 in Fig. 3 angeschlossen sind, erhalten wird, erreicht. Simulationen und Experimente haben zu unserer größten Überraschung bewiesen, daß die Pegelwandlerschaltung 10 das CK-Signal in die CLK- und CLK⁺-Signale auf Leitungen 12 und 11 wirksam bis hinauf zu Frequenzen von etwa 10 MHz umwandelt. Es wird angenommen, daß diese unerwartet hohe Frequenz ein Ergebnis der Verstärkung in der NPN-Stromspiegelschaltung ist. Dies gleicht in einem beachtlichen Maße die Abschwächung des Eingangssignals durch die niedrige Frequenz der lateralen PNP-Transistoren 23 und 25 aus.

Ein unerwarteter Vorteil der Schaltung 10 sind die schnelleren Anstiegs- und Abfallzeiten, die für die CLK⁺- und CLK-Kurven auf Leitung 11 und 12 trotz einer wesentlichen Verringerung des Leistungsverbrauchs der Schaltung erreicht werden. Dieser Vorteil rührt von der Verwendung von schaltenden Stromspiegeltransistoren 36 und 38 her, die mit den Emittern der Emitter-Folgertransistoren 35 und 39 verbunden sind. Wenn z. B. V ₃₁ ansteigt, wodurch der Emitter-Folgertransistor 35 veranlaßt wird, das CLK-Signal auf Leitung 12 von einem "Null"-Pegel auf einen "Eins"-Pegel anzuheben, und eine große Last (niedrige Impedanz) an Leitung 12 angeschlossen ist, ermöglicht es die Tatsache, daß der Stromspiegeltransistor 36 mit genau der gleichen Geschwindigkeit wie der NPN-Stromspiegeltransistor 30 abschaltet, daß nahezu der gesamte Ausgangsstrom, der vom Emitter des Transistors 35 geliefert wird, zur Last fließt. Das bedeutet, daß nur ein geringer Teil des Stroms zu dem Stromspiegeltransistor 36 fließt. Im Gegensatz dazu würde in einer typischen Emitter-Folgerschaltung entweder ein Widerstand oder ein Konstantstromquellentransistor mit dem Emitter des NPN-Transistors 35 verbunden sein, und ein wesentlicher Teil des Ausgangsstroms, der von dem Emitter des Transistors 35 geliefert wird, würde in diesen Widerstand oder in diese Konstantstromquelle fließen. Dadurch würde der Ausgangsstrom verringert, der an die Last geliefert wird, und somit die Anstiegszeit des CLK-Signals verringert. Umgekehrt schaltet sich der NPN-Stromspiegeltransistor 36 in dem gleichen Maße ein, wie der NPN-Stromspiegeltransistor 30, wenn V ₃₁ abfällt, und zieht damit Strom von der an Leitung 12 angeschlossenen Last mit der gleichen Wirksamkeit wie eine Konstantstromquelle.

Wie oben erwähnt, werden die "High"- oder "Eins"-Logikpegel von CLK und CLK⁺ auf Leitung 12 und 11 durch den Vorwärtsspannungsabfall der Dioden 33 und die V _BE - Spannungen der Transistoren 35 und 39 bestimmt. Die "Null"-Pegel von CLK und CLK⁺ sind nicht kritisch, können aber durch das Verhältnis von Widerstand 32 zu Widerstand 22 A und das Verhältnis von Widerstand 40 zu Widerstand 22 A eingestellt werden.

Die Struktur und der Betrieb der Daten-Pegelwandler/ Treiberschaltung 14 ist im wesentlichen ähnlich, wie für die Pegelwandler/Treiberschaltung 10 beschrieben, und wird nicht wiederholt werden. Zur Vervollständigung wird jedoch der Aufbau der Schaltung 14 in Fig. 3 dargestellt. Er umfaßt den PNP-Stromquellentransistor 43, die Emitter-gekoppelten, lateralen PNP-Transistoren 44 und 45, deren Kollektoren mit den Dioden 46 und 47 und mit den Basen der Stromspiegeltransistoren 48 und 49 verbunden sind. Die Kollektoren der Stromspiegeltransistoren 48 und 49 können direkt mit den DI- und DI⁺-Leitungen 13 A und 13 B verbunden werden, wenn die Belastung nicht zu groß ist. Obwohl Emitter-Folgerausgänge für diese Schaltung nicht verwendet werden, da die kapazitiven Lasten auf Leitung 13 A und 13 B niedrig sind, wird die gleiche hohe Grenzfrequenz erreicht wie bei der Pegelwandler/Treiberschaltung 10, trotz der sehr niedrigen Bandbreite der lateralen PNP-Transistoren 23 und 25, wegen der Verstärkung der Stromspiegeltransistoren 48 und 49.

Als nächstes wird die Struktur und der Betrieb der Latch-Freigabeschaltung 5 mit Bezug auf Fig. 3 beschrieben.

Bevor die Strukturen und der Betrieb der Freigabeimpulsgeneratorschaltung 5 in Fig. 3 beschrieben werden, ist es nützlich, sich zunächst mit der Fig. 6 zu befassen, die ein Funktionsblockschaltbild und die dazugehörigen Kurvenformen zeigt. In Fig. 6 ist ein Master-Slave-Slipflop 111 mit seinem Dateneingang D über einen Widerstand 112 mit +V _CC verbunden, wodurch sichergestellt wird, daß stets eine logische "Eins" am Eingang des Master-Slave-Flipflops 111 anliegt. Der Takteingang des Master-Slave-Flipflops 111 verschiebt Daten von seiner Meisterstufe in seine Sklavenstufe beim Auftreten einer fallenden Flanke der LEC-Kurve. Der Q-Ausgang des Master-Slave-Flipflops 111 ist mit der Freigabeleitung (EN) 6 verbunden, die ebenfalls mit einem Eingang eines UND-Gatters 114 mit zwei Eingängen verbunden ist. Der andere Eingang des UND-Gatters 114 ist mittels Leitung 9 an das CK-Signal angeschlossen. Der Ausgang des UND-Gatters 114 ist mit der Leitung 116 an den Rücksetz-Eingang R des Master- Slave-Flipflops 111 verbunden.

Die Betriebsweise der Freigabeimpulsgeneratorschaltung 5 ist dergestalt, daß die fallende Flanke 160 der LEC(Latch-Freigabesteuerung)-Kurve veranlaßt, daß eine logische "Eins" auf Leitung 6 erscheint, wodurch der EN-Impuls 162 erzeugt wird. Sobald der CK-Impuls 161 auf Leitung 9 erscheint, wird der "1"-Pegel auf Leitung 6 über das Gate und die Leitung 116 an den Rücksetz-Eingang R weitergegeben, wodurch der Q-Ausgang des Master-Slave-Flipflops 111 auf einen "0"- Pegel zurückgeht. Das heißt, der EN-Impuls wird dadurch auf den "0"-Pegel zurückgesetzt. Weitere Taktimpulse, wie 163, bewirken nichts, bis eine weitere fallende Flanke, wie 164, in der LEC-Kurve erscheint. Somit ist die gesamte Funktion der Freigabeimpulsgeneratorschaltung 5 diejenige, daß die negative Flanke der LEC-Kurve einen einzigen EN-Impuls von kurzer Dauer, wie 162, erzeugt.

Als nächstes wird in Fig. 7 beschrieben, was als "konventioneller" Versuch einer Ausführung der Schaltung von Fig. 6 in ECL-Technik gehalten wird. Die Emitter- gekoppelten NPN-Transistoren 123 und 124 sind die "Eingangs"-Transistoren der "Meister"-Stufe des Master- Slave-Flipflops 111. Die dauernde logische "1", die am Eingang des Master-Slave-Flipflops anliegen soll, erfordert bei einer ECL-Ausführung einen ECL-logisch "1"- Pegel an der Basis des NPN-Transistors 123 und einen logisch komplementären ECL-"0"-Pegel an der Basis des entgegengesetzten NPN-Transistors 124. Die beiden obigen permanenten, komplementären ECL-"1"- und -"0"- Eingangspegel werden von der Schaltung aus Diode 120, Widerstand 121 und Konstantstromquelle 122 erzeugt.

Die Lastwiderstände 125 und 126 der Eingangstransistoren 123 und 124 der Meister-Stufe sind direkt mit den Kollektoren der NPN-"Latch"-Transistoren 131 und 132 durch die Leitungen 129 und 116 verbunden. Die Kollektoren der Eingangstransistoren 123 und 124 der Meisterstufe sind ebenfalls mittels der Emitter-Folgertransistoren 134 und 135 mit den Basen der Latch- Transistoren 131 und 132 der Meisterstufe durch die Leitungen 136 und 137 verbunden. Die gemeinsamen Emitter der Eingangstransistoren 123 und 124 der Meisterstufe sind durch den Übergangstransistor 127 mit einer Konstantstromquelle 128 verbunden, während die Emitter der Latch-Transistoren 131 und 132 der Meisterstufe durch den Übergangstransistor 133 ebenfalls mit der Konstantstromquelle 128 verbunden sind. Die Basen der Verbindungstransistoren 127 und 133 sind mit den LEC- und LEC⁺-Signalen auf Leitungen 4 und 4 A verbunden.

Die komplementären Ausgänge der Meisterstufe von Flipflop 111 erscheinen auf den Leitungen 136 und 137 und sind mit den Basen der Eingangstransistoren 138 und 139 der Sklavenstufe verbunden. Die Lastwiderstände 140 und 141 sind mit den Kollektoren der Eingangstransistoren 138 und 139 der Sklavenstufe und ebenfalls mit den Kollektoren der Latch-Transistoren 148 und 149 der Sklavenstufe verbunden. Die Kollektoren der Eingangstransistoren 138 und 139 der Sklavenstufe sind mittels der Leitungen 143 und 144 mit den Basen der Emitter-Folgertransistoren 146 und 147 verbunden. Die Emitter der Emitter-Folgertransistoren 146 und 147 sind durch die EN-Leitung 6 A und die EN⁺-Leitung 6 B mit den Basen der Latch-Transistoren 148 und 149 der Sklavenstufe verbunden.

Die EN-Leitung 6 A ist außerdem mit der Basis eines NPN-Transistors 151 verbunden, dessen Emitter mit dem Emitter des NPN-Transistors 152 verbunden ist, der wiederum mit seiner Basis mit dem EN⁺-Leiter 6 B verbunden ist. Der Kollektor des NPN-Transistors 151 ist mit der RESET-Leitung 116 verbunden, die mit dem Kollektor des Eingangstransistors 124 der Meisterstufe verbunden ist. Der Kollektor des Transistors 152 ist mit +V _CC verbunden. Die gemeinsamen Emitter der Transistoren 151 und 152 werden durch den Transistor 153 mit einer Konstantstromquelle 155 verbunden. Die Basis des Transistors 153 ist mit der CLK-Leitung 12 verbunden. Der Emitter des Transistors 153 ist mit dem Emitter des NPN-Transistors 154 verbunden, dessen Kollektor mit +V _CC und dessen Basis mit der CLK⁺-Leitung 11 verbunden ist.

Die gemeinsamen Emitter der Eingangstransistoren 138 und 139 der Sklavenstufe sind durch den Verbindungstransistor 142 mit der Konstantstromquelle 156 verbunden. Die Basis des Transistors 142 ist mit der LEC⁺- Leitung 4 A verbunden. Die gemeinsamen Emitter der Latch- Transistoren 148 und 149 der Sklavenstufe sind durch den Verbindungstransistor 150 mit der Stromquelle 156 verbunden. Die Basis des Transistors 150 ist mit der LEC-Leitung 4 verbunden.

Obiger "konventioneller" Versuch zur Ausführung der Freigabeimpulsgeneratorschaltung nach Fig. 6 wird beschrieben, da das Verständnis seiner Funktion das Verständnis der Funktion der Latch-Freigabeschaltung 5 von Fig. 3 erleichtern wird. Diese hat nämlich einige Merkmale der konventionellen Schaltung 5 A der Fig. 7, besitzt aber außerdem einige äußerst unübliche Merkmale.

Der Betrieb der "konventionellen" Schaltung der Fig. 7 geschieht wie folgt. Vor der fallenden Flanke 160 von LEC sind die Verbindungstransistoren 127 und 150 eingeschaltet, während die Verbindungstransistoren 133 und 142 ausgeschaltet sind. Die dauernden Eingangspegel, die an die Basen der Eingangstransistoren 123 und 124 der Meisterstufe angelegt sind, sorgen dafür, daß der Transistor 123 eingeschaltet und der Transistor 124 ausgeschaltet ist, wenn der Verbindungstransistor 127 eingeschaltet ist. Der resultierende "low"-Pegel auf Leitung 129 und der resultierende "high"-Pegel auf Leitung 116 werden an die Basen der Latch-Transistoren 131 und 132 der Meisterstufe angelegt. Der "low"-Pegel auf Leitung 129 und der "high"-Pegel auf Leitung 116 werden ebenfalls nach einer Pufferung durch die Emitter- Folgertransistoren 135 und 134 an die Basen der Eingangstransistoren 138 und 139 der Sklavenstufe angelegt.

Der vorige Zustand der Sklavenstufe wird darin durch den Verbindungstransistor 150 festgehalten, da LEC "high" ist. Wie man im folgenden sehen wird, ist dieser vorige Zustand dergestalt, daß der Latch-Transistor 148 der Sklavenstufe abgeschaltet ist und der Latch- Transistor 149 der Sklavenstufe eingeschaltet ist. Dadurch ist EN "low" und EN⁺ "high". Dies wiederum führt dazu, daß der Transistor 151 abgeschaltet ist. Deshalb leiten wiederholte CLK-Impulse auf Leitung 12 einfach den Strom der Konstantstromquelle 155 durch die Transistoren 153 und 152 und haben auf diese Weise keinen Einfluß auf die Rücksetzleitung 116 oder den Pegel von EN.

Wenn nun LEC eine negative Flanke 160 durchläuft, schalten die Transistoren 127 und 150 ab und gleichzeitig schalten die Transistoren 133 und 142 ein. Dadurch werden die Eingangstransistoren 123 und 124 der Meisterstufe und ebenfalls die Latch-Transistoren 148 und 149 der Sklavenstufe abgeschaltet. Die Spannungen auf den Leitungen 129 und 116 verbleiben jedoch anfangs jeweils auf niedrigem und hohem Pegel. Diese Pegel werden um einen V _BE -Spannungsabfall durch die Emitter-Folgertransistoren 134 und 135 nach unten verschoben. Nachdem der Transistor 133 jetzt eingeschaltet ist, wird der Latch-Transistor 131 der Meisterstufe eingeschaltet und der Latch-Transistor 132 der Meisterstufe verbleibt ausgeschaltet. Nachdem der Transistor 142 eingeschaltet ist und die Spannung auf Leitung 136 einen hohen Pegel erreicht, wird der Eingangstransistor 138 der Sklavenstufe eingeschaltet und der Eingangstransistor 139 der Sklavenstufe verbleibt abgeschaltet. Die Spannung auf Leitung 143 fällt deshalb von einem hohen Pegel auf einen niedrigen Pegel. Dadurch wird ein niedriger Pegel an die Basis des Latch-Transistors 149 der Sklavenstufe angelegt, während ein hoher Pegel am Kollektor des Eingangstransistors 139 der Sklavenstufe erscheint und dadurch an der Basis oder dem Eingang des Latch-Transistors 148 der Sklavenstufe.

Der hohe Pegel auf Leitung 144 führt zu einem hohen Pegel auf der EN-Leitung 6 A, wodurch der Impuls 165 entsteht. Der hohe Pegel auf Leitung 6 A schaltet den Transistor 151 ein. Der nächste CLK-Impuls 166 führt daher dazu, daß der Strom der Konstantstromquelle 155 durch die Transistoren 153 und 151 abgeleitet wird. Damit wird die Funktion des UND-Gatters 114 in Fig. 6 erzeugt und die RESET-Leitung 116 nach "low" gezogen, wie dies durch den Übergang 166 der RESET-Kurve der Fig. 7 dargestellt wird.

Wenn die RESET-Leitung 116 nach "low" geht, wird die Leitung 136 damit von einem hohen Pegel auf einen niedrigen Pegel gebracht, wodurch der Transistor 131 abgeschaltet und der Transistor 132 eingeschaltet wird, der jetzt die RESET-Kurve auf Leitung 116 niedrig hält und dadurch erlaubt, daß die Spannung in Leitung 129 nach "high" steigt. Die Zustände der Eingangstransistoren 138 und 139 der Sklavenstufe werden somit umgekehrt, da der Transistor 142 immer noch eingeschaltet ist. Dies führt zu einer fallenden Flanke 167 des Freigabesignals auf Leitung 6 A, die den Transistor 151 abschaltet und außerdem dazu führt, daß das EN⁺-Signal auf Leitung 6 B hochgeht, wodurch der Transistor 152 eingeschaltet wird. Weitere CLK-Impulse auf Leitung 12 leiten einfach den Strom der Konstantstromquelle 155 durch den Transistor 152, so daß sie keine weitere Wirkung haben, bis eine weitere fallende Flanke von LEC auftritt, was natürlich nicht passieren kann, bevor eine steigende Flanke, wie z. B. 168, eintrifft.

Das Problem der obigen konventionellen Ausführungsform der Schaltung nach Fig. 6 ist, daß dazu 21 Transistoren und 8 Konstantstromquellen sowie eine Diode 120 zusätzlich zu den Lastwiderständen erforderlich sind und somit eine Menge Chipoberfläche benötigt wird und eine Menge Leistung verbraucht wird.

Vor diesem Hintergrund soll die Freigabe-Impulsgeneratorschaltung 5, die in Fig. 3 enthalten ist, beschrieben werden, wobei ihre neuen Merkmale mit der Schaltung nach Fig. 7 verglichen werden.

Nach Fig. 3 umfaßt die Freigabe-Impulsgeneratorschaltung 5 den NPN-Transistor 103, dessen Emitter mit -V _L und dessen Basis mit Leitung 27 der Taktpegelwandlertreiberschaltung 10 verbunden ist, die vorher beschrieben wurde. Der Kollektor des Transistors 103 ist mit den gemeinsamen Emittern der NPN-Transistoren 151 und 152, die den Transistoren 151 und 152 in Fig. 7 entsprechen, verbunden. Wie in Fig. 7 sind die Basen der Transistoren 151 und 152 mit der EN-Leitung 6 A und der EN⁺-Leitung 6 B verbunden. Wie in Fig. 7 ist Leitung 6 A mit einer Konstantstromquelle und mit dem Emitter des Emitter-Folgertransistors 146 verbunden, dessen Basis durch Leitung 144 mit den Kollektoren der NPN- Transistoren 139 und 149 und dem Lastwiderstand 141 verbunden ist, dessen anderer Anschluß mit der Digitalmasseleitung 34 verbunden ist. (Man beachte, daß zwei EN-Leitungen 6 A und zwei EN⁺-Leitungen 6 B gezeigt sind. Die differentielle Treiberstufe aus den Dioden 180 und 181, den Emitter-gekoppelten Transistoren 182 und 183, den Lastwiderständen 186 und 187 sowie den Emitter-Folgern 184 und 185 ist nicht Teil der erfindungsgemäßen Schaltung, obwohl sie ebenfalls EN und EN⁺ erzeugt.)

Wie in Fig. 7 ist der EN⁺-Leiter 6 B mit dem Emitter des NPN-Emitter-Folgertransistors 147 verbunden, dessen Basis durch Leitung 143 mit dem unteren Anschluß des Lastwiderstands 140 und mit den Kollektoren der NPN-Transistoren 138 und 148 verbunden ist.

Man beachte, daß die Transistoren 153, 154 und die Stromquelle 155 von Fig. 7 bei der Freigabe-Impulsgeneratorschaltung 5 nach Fig. 3 weggelassen sind.

In Fig. 3 sind die Eingangstransistoren 123 und 124 der Meisterstufe nach Fig. 7 weggelassen. Stattdessen ist der untere Anschluß des Lastwiderstands 125 durch Leitung 129 mit der Basis des NPN-Emitter-Folgertransistors 135 und dem Kollektor des NPN-Transistors 6 der Sklavenstufe, wie in Fig. 7, verbunden. Leitung 129 ist jedoch jetzt mit dem Kollektor des NPN-Transistors 123 A verbunden, der nicht mit der Eingangsvorspannschaltung aus Diode 120, Widerstand 121 und Stromquelle 122 verbunden ist, wie in Fig. 7, sondern stattdessen mit der LEC-Leitung 400. Diode 120, Widerstand 121 und Stromquelle 122 sind weggelassen worden. Transistor 127 der Fig. 7 ist ebenfalls weggelassen worden und seine Funktion und die Funktionen der Eingangsvorspannschaltung wurden von dem Transistor 123 A übernommen, dessen Emitter mit den Emittern der NPN-Verbindungstransistoren 170 und 171 und ebenfalls mit der Stromquelle 172 verbunden ist.

Der Emitter des Emitter-Folgertransistors 135 wird durch Leitung 137 mit der Basis des Latch-Transistors 132 der Meisterstufe und ebenfalls mit der Basis des Eingangstransistors 139 verbunden, wie in Fig. 7. In Fig. 7 sind jedoch die Emitter des Latch-Transistors 132 der Meisterstufe und der Emitter des Eingangstransistors 139 der Sklavenstufe nicht gemeinsam verbunden. Diese sind aber in Fig. 3 alle verbunden.

Weiterhin ist der untere Anschluß des Lastwiderstands 126 über die RESET-Leitung 116 mit dem Kollektor des Transistors 151, wie in Fig. 7, und ebenfalls mit dem Kollektor des Latch-Transistors 132 der Meisterstufe und mit der Basis des Emitter-Folger-NPN-Transistors 134 verbunden. Die oberen Anschlüsse der Lastwiderstände 125 und 126 sind mit der Digitalmasseleitung 34, wie in Fig. 7, verbunden. Der Emitter des Emitter- Folgertransistors 134 ist mittels Leitung 136 mit einer Konstantstromquelle und mit der Basis des Eingangstransistors 138 der Sklavenstufe sowie ebenfalls mit der Basis des Latch-Transistors 131 der Meisterstufe verbunden, jeweils wie in Fig. 7. Man beachte jedoch, daß der Latch-Transistor 131 der Meisterstufe und der Eingangstransistor 138 der Sklavenstufe in Fig. 3 miteinander verbundene Emitter besitzen, was in Fig. 7 nicht zutrifft. In Fig. 3 sind die miteinander verbundenen Emitter der Transistoren 131, 132, 138 und 139 alle mit dem Kollektor des NPN-Verbindungstransistors 171 verbunden, dessen Basis mit der LEC⁺-Leitung 4 A verbunden ist und dessen Emitter mit den Emittern der Transistoren 123 A und 170 verbunden ist.

Die Emitter der NPN-Latch-Transistoren 148 und 149 der Sklavenstufe sind mit dem Kollektor eines neuen NPN- Verbindungstransistors 170 verbunden, dessen Basis mit der LEC-Leitung 400 verbunden ist. Der Verknüpfungstransistor 170 ersetzt die Transistoren 127 und 150 der Fig. 7. Der Verknüpfungstransistor 171 der Fig. 3 ersetzt die Verknüpfungstransistoren 133 und 142 der Fig. 7. Die einzelne Konstantstromquelle 172 der Fig. 3 ersetzt die Konstantstromquellen 128 und 156 in Fig. 7.

Somit kann gezeigt werden, daß die Schaltung nach Fig. 3 ziemlich viele Transistoren, einige Stromquellen, eine Diode und einen Widerstand wegläßt, wodurch die erforderliche Chipfläche und der Leistungsverbrauch gegenüber der Schaltung nach Fig. 7 merklich verringert wird.

Der Betrieb der Schaltung 5 nach Fig. 3 kann mit Bezug auf die gleichen Kurvenformen in Fig. 7 dargestellt werden.

Wie in Fig. 7 ist der Transistor 123 A eingeschaltet, bevor eine negative Flanke 160 des LEC-Signals eintrifft; damit sind die Spannungen auf den Leitungen 129 und 137 auf niedrigem Pegel und die Basis des Latch-Transistors 132 der Meisterstufe liegt auf "low".

Da Transistor 171 abgeschaltet ist, sind die Transistoren 131, 132, 138 und 139 alle abgeschaltet. Es wird offensichtlich werden, daß Transistor 151 anfänglich abgeschaltet ist. Deshalb wird die RESET-Leitung 116 durch Widerstand 126 auf "high" gezogen, ebenso liegt Leitung 136 und die Basen der Transistoren 131 und 138 auf hohem Pegel.

Die Latch-Transistoren 148 und 149 der Sklavenstufe werden den vorherigen Zustand der Sklavenstufe speichern, der, wie in der Schaltung nach Fig. 7, "0" ist. Daher wird die Leitung 144 auf niedrigem Pegel gehalten, weil der Transistor 149 und der Verbindungstransistor 170 beide eingeschaltet sind. Folglich liegt die EN-Leitung 6 A auf niedrigem Pegel, bevor die fallende Flanke 160 des LEC-Signals eintrifft.

Der Latch-Transistor 149 der Sklavenstufe wird durch den hohen Pegel der EN⁺-Leitung 6 B eingeschaltet gehalten, die wiederum durch den Emitter-Folgertransistor 147 und den Lastwiderstand 140 auf "high" gehalten wird, da der Transistor 138 abgeschaltet ist. Da sich die EN-Leitung 6 A auf niedrigem Pegel befindet, hält sie den Transistor 151 ausgeschaltet. Infolgedessen haben wiederholte CK-Impulse, die den Transistor 103 wiederholt einschalten, keine Auswirkung auf die Rücksetzleitung 116, die auf hohem Pegel verbleibt.

Wenn nun eine fallende Flanke 160 des LEC-Signals eintrifft, schaltet diese die Transistoren 123 A und 170 ab. Transistor 171 wird durch LEC⁺ eingeschaltet. Der anfängliche hohe Pegel auf RESET-Leitung 116 wird durch den Latch-Widerstand 126 aufrechterhalten. Der hohe Pegel auf Leitung 136 veranlaßt die Transistoren 131 und 138 einzuschalten. Der niedrige Pegel auf Leitung 129 bleibt niedrig aufgrund des Stroms durch den Transistor 131, der nun eingeschaltet ist.

Die Abschaltung des Transistors 170 veranlaßt den ursprünglichen eingeschalteten Transistor 149 abzuschalten, wodurch der Spannung auf Leitung 144 erlaubt wird, anzusteigen und damit die vorere steigende Flanke aus EN-Leitung 6 A zu erzeugen, wodurch EN veranlaßt wird, auf den Pegel zu steigen, der durch Bezugszeichen 165 in der EN-Kurve von Fig. 7 bezeichnet ist. Dies erhöht ebenfalls die Spannung an der Basis von Transistor 151. Der Strom durch den Transistor 138 zieht die Spannung von Leitung 143 hinab, sobald sich der Transistor 171 einschaltet, wodurch die EN⁺-Leitung 6 B sofort auf "low" geht, wodurch die Basisspannung des Transistors 152 abgesenkt wird.

Dieser Zustand bleibt bestehen, bis der nächste CK- Impuls 166 eintrifft und den Transistor 103 einschaltet. Sobald Transistor 103 einschaltet, schaltet auch Transistor 151 ein, wodurch die UND-Funktion von Gatter 114 der Fig. 6 erzielt wird, die analog zu der UND- Funktion der Transistoren 153 und 151 in Fig. 7 ist.

Dadurch entsteht auf dem RESET-Leiter 116 eine fallende Flanke 166 in der Kurve von Fig. 7, wodurch die Spannung auf Leitung 136 abgesenkt und die Transistoren 131 und 138 abgeschaltet werden. Weiterhin wird dadurch der Strom der Konstantstromquelle 172 durch die Transistoren 132 und 139 geleitet und diese so eingeschaltet. Dies zieht die Spannung der Leitung 144 nach "low". Dadurch wird auf der EN-Leitung 6 A die fallende Flanke 167, die in der EN-Kurve von Fig. 7 dargestellt ist, erzeugt. Die Abschaltung des Transistors 138 führt dazu, daß die Leitung 143 durch den Lastwiderstand 140 nach "high" gezogen wird und der Emitter-Folger 147 gleichzeitig einen Spannungsanstieg in der EN⁺-Leitung 6 B erzeugt. Nachfolgende CK-Impulse, die den Transistor 103 einschalten, schalten auch den Transistor 152 ein, aber Transistor 151 bleibt abgeschaltet. Die steigende Flanke 168 von LEC schaltet die Transistoren 171, 131, 132, 138 und 139 ab und schaltet die Transistoren 123 A und 170 ein. Dadurch werden die gegenwärtigen Pegel der EN-Leitung 6 A und der EN⁺-Leitung 6 B in den Latch- Transistoren 148 und 149 der Sklavenstufe festgehalten. Weitere CK-Impulse verursachen keine Veränderung in der Schaltung, solange nicht eine weitere fallende Flanke, wie 160, in LEC auftritt.

Als nächstes wird der Aufbau und der Betrieb von einer der Master-Slave-Schieberegisterstellenschaltungen des Schieberegisters 17 und einer der Latch-Schaltungen 7 mit Bezug auf Fig. 5 beschrieben. In Fig. 5 bezeichnet das Bezugszeichen 34 wieder die Digitalmasseleitung. Sie ist mit den oberen Anschlüssen der Lastwiderstände 78 und 79 verbunden, deren untere Anschlüsse mit den Kollektoren der Emitter-gekoppelten NPN-Transistoren 76 und 77 verbunden sind. Die Emitter der Transistoren 76 und 77 sind mit dem Kollektor eines "Freigabe"- Transistors 80 verbunden, dessen Emitter mit dem Emitter eines zweiten Freigabetransistors 84 verbunden ist. Der Kollektor des Transistors 84 ist mit den Emittern der NPN-Transistoren 82 und 83 verbunden, deren Kollektoren ebenfalls mit den 5 kΩ-Lastwiderständen 78 und 79 verbunden sind. Die Emitter-gekoppelten NPN-Transistorpaare 76, 77 und 82, 83 umfassen die zwei Seiten oder Strompfade der Latch-Schaltung 7. Die gemeinsamen Emitter der Freigabetransistoren 80 und 84 sind mit einem NPN-Konstantstromquellentransistor 81 verbunden, dessen Emitter mittels eines 1 kΩ-Widerstands mit -V _L verbunden ist und dessen Basis mit einer Vorspannung V _BIAS1 verbunden ist. Man bemerke, daß die Schaltung von Latch 7 konventionell ist.

Als nächstes wird die Master-Slave-Schieberegisterschaltung 17 in Fig. 5 beschrieben. Die Meisterstufe dieser konventionellen Schieberegisterstelle umfaßt die Emitter-gekoppelten NPN-Transistoren 61, 62, 63, 64, deren Kollektoren jeweils mit den unteren Anschlüssen der 2,5 kΩ-Lastwiderstände 65, 73, 74 und 66 verbunden sind. Die gemeinsamen Emitter der NPN- Transistoren 61, 62, 63 und 64 sind mit dem Kollektor des NPN-"Taktgeber"-Transistors 67 verbunden, dessen Emitter mit dem Konstantstromquellen-NPN-Transistor 68 verbunden ist, dessen Emitter durch einen 500 Ω- Widerstand mit -V _L verbunden ist und dessen Basis mit V _BIAS2 verbunden ist. Die Sklavenstufe der Master- Slave-Schiebregisterstelle 17 umfaßt die NPN-Transistoren 69, 70, 71 und 72, deren Kollektoren jeweils mit den unteren Anschlüssen von 2,5 kΩ-Lastwiderständen 73, 65, 66 und 74 verbunden sind. Die Emitter der Transistoren 69, 70, 71 und 72 sind mit dem Kollektor des NPN-"Taktgeber"-Transistors 75 verbunden, dessen Emitter mit dem Kollektor des Stromquellentransistors 68 verbunden ist.

Die Basis von Transistor 67 ist mit CLK verbunden und die Basis von Transistor 75 ist mit CLK⁺ verbunden. Die Basen der Transistoren 61 und 64 sind mit den komplementären Datenausgängen der Verzögerungsschaltung 16 verbunden. Der Kollektor des Transistors 62 ist mit der Basis des Transistors 63 verbunden. Die Basen der Transistoren 69 und 70 mit dem Kollektor des Transistors 64 verbunden. Die Basen der Transistoren 71 und 72 sind mit dem Kollektor des Transistors 70 verbunden.

Es ist besonders bemerkenswert, daß die oberen Anschlüsse der Lastwiderstände 65, 66, 73 und 74 nicht mit der Digitalmasseleitung 34, sondern stattdessen mit einer Leitung 97 von niedrigerer Spannung verbunden sind. Leistung 97 ist verbunden mit der Kathode der Pegelwandlerdiode 98, deren Anode mit der Digitalmasseleitung 34 verbunden ist. Weiterhin ist zu beachten, daß die Ausgänge der Sklavenstufe der Schieberegisterstelle 17, die mit dem DO (data out)-Leiter 18 A und DO⁺-Leiter 18 B verbunden ist, "direkt" mit den Eingängen der Latch-Schaltung 7 gekoppelt sind, ohne eine Emitter-Folgerkopplungsschaltung zu benutzen, die üblicherweise benutzt wird, um die Ausgänge einer ECL- Schaltung mit den Eingängen einer folgenden ECL-Stufe zu verbinden.

Die Spannungen der gemeinsamen Emitter der Transistoren 76 und 77 liegen eine V _BE -Diodenspannung höher, als das der Fall sein würde, wenn Emitter-Folgerschaltungen zur Kopplung der Ausgänge der Schieberegisterstelle 17 und der Eingänge der Latch-Schaltung 7 verwendet werden würden. Solche höheren Spannungen erhöhen die Wahrscheinlichkeit, daß die Transistoren 76 und 77 sättigen könnten, wodurch die Geschwindigkeit der Schaltung, die normalerweise erreicht werden könnte, beachtlich reduziert wird.

In Übereinstimmung mit der vorliegenden Erfindung ist die Spannung der oberen Anschlüsse der Widerstände 78 und 79 nun um einen Diodenspannungsabfall höher als die Spannung der oberen Anschlüsse der Lastwiderstände 65, 66, 73 und 74 der Schieberegisterstelle 17. Der V _BE -Spannungsabfall, der durch das Weglassen der Emitter- Folger-Koppelstufen verlorengeht, wird damit "zurückgewonnen". Hochgeschwindigkeitsbetrieb ohne das Risiko der Sättigung der Transistoren 76 und 77 trotz großer Signalamplituden wird damit erzielt. Wie bereits erwähnt, ist es bekannt, über Kreuz verbundene Stufen von ECL-Schaltungen in bestimmten Fällen direkt zu koppeln. Tatsächlich haben die über Kreuz gekoppelten Stufen der Schieberegisterstelle 17 keine angepaßten Emitter-Folger dazwischen.

Der Grund, weshalb eine direkte Kopplung zwischen den Kreuzkopplungsstufen der Schieberegisterstelle 17 zulässig ist, ist der, daß die Spannungsschwankungen an den unteren Anschlüssen der Lastwiderstände 65, 66, 73 und 74 so geplant sind, daß sie nur 250 mV anstatt der üblicherweise in ECL-Schaltungen benutzten 400 mV- Spannungsschwankungen sind. Die auf 250 mV reduzierten Spannungsschwankungen verringern die Wahrscheinlichkeit der Sättigung der Emitter-gekoppelten NPN- Transistoren in der Schieberegisterschaltung und sind sogar geeignet für den über Kreuz gekoppelten Latch- Betrieb, der hier vorkommt. Flanken von 250 mV sind jedoch nicht geeignet, um die Bitschalter eines DAC anzusteuern. Die traditionellen Spannungsschwankungen von 400 mV und die Verwendung von Emitter-Folger- Puffern sind normalerweise notwendig, um in ECL-Technik ausreichende Rauschunempfindlichkeit zu erzielen. Innerhalb einer einzelnen Speicherschaltung, wie der Schieberegisterstelle 17, sind jedoch die Geschwindigkeitsanforderungen, die Belastungsbedingungen und die Anforderungen an die Rauschunempfindlichkeit so, daß die Spannungsschwankungen um 250 mV, wie sie oben erwähnt sind, verwendet werden können, so daß eine Kreuzkopplung ohne Emitter-Folger möglich ist.

Die Ausgangsstufe der Latch-Schaltung 7 kann so betrachtet werden, daß sie die NPN-Emitter-Folgertransistoren 85 und 89 umfaßt, deren Emitter über Kreuz zurückgekoppelt sind auf die Basen der Transistoren 82 und 83. Die Emitter der Transistoren 85 und 89 sind ebenfalls verbunden mit den Basen der Emitter-gekoppelten NPN-Transistoren 86 und 87, die den Bitschalter des DAC darstellen. Der Strom, der einem Bit entspricht und aus dem Konstandstromquellentransistor 88 stammt, dessen Basis mit einer Referenzspannung V _REF verbunden ist, wird entweder über den Kollektor des Transistors 87 zu einer Analogmassenleitung 99 oder über den Kollektor des Transistors 86 zu einer Leitung 8 und auf diese Weise zum Analogausgang geschaltet.

In Übereinstimmung mit der vorliegenden Erfindung ist eine Verzögerungsschaltung 16 vorgesehen, deren Einzelheiten in Fig. 5 dargestellt sind, um das DATA-Signal auf Leitung 13 um eine halbe Periode eines CK- Impulses zu verzögern. Es wird angenommen, daß die LEC-Kurve der Fig. 2 eine fallende Flanke in einem festgelegten Zeitabstand nach der vorderen Kante des CK-Impulses aufweist. In einem System, in dem die Schaltung nach Fig. 1 verwendet werden soll, wird LEC von einer externen Schaltung erzeugt, und infolgedessen gibt es eine Unsicherheit von etwa einem Viertel einer Taktperiode zwischen der Vorderkante des CK-Impulses und der fallenden Flanke der LEC-Kurve. Dies führt zu der gleichen Unsicherheit im Zeitverhalten der EN- und EN⁺-Signale, die verwendet werden, um Daten von den Sklavenstufen der Master-Slave-Schieberegisterstelle 17 in die Latch-Schaltung 7 zu transportieren.

Die fallende Flanke der LEC-Kurve (Fig. 2) ereignet sich unmittelbar nach der fallenden Flanke des CK-Impulses, der auftritt, nachdem das niederwertigste Bit (LSB) der DATA-Kurve in die Sklavenstufe der "letzten" Schieberegisterstelle 17-16 geschoben worden ist. Als Ergebnis der oben erwähnten Zeitunsicherheit der fallenden Flanke der LEC-Kurve ist nicht genügend Zeit vorhanden, um sicherzustellen, daß der EN-Impuls erzeugt wird, bevor ein Datenübergang in die Sklavenstufen der verschiedenen Schieberegisterstellenschaltungen auftritt.

Die Verzögerungsschaltung 16 in Fig. 5 umfaßt Emitter- gekoppelte NPN-Transistoren 52 und 53, deren Emitter über den NPN-Transistor 56 mit dem Stromquellentransistor 57 verbunden sind und deren Kollektoren jeweils mit den 2,5 kΩ-Lastwiderständen 54 und 55 verbunden sind. Die Basis des NPN-Transistors 56 ist verbunden mit der CLK⁺-Leitung 11. Die Verzögerungsschaltung 16 umfaßt weiterhin die Emitter-gekoppelten NPN-Transistoren 58 und 59, deren Kollektoren jeweils mit den Lastwiderständen 54 und 55 verbunden sind. Die Emitter der Transistoren 58 und 59 sind über den NPN-Transistor 60 mit dem Konstantstromquellentransistor 57 verbunden. Die Basis des NPN-Transistors 60 ist mit der CLK-Leitung 11 verbunden. Es ist leicht einzusehen, daß diese Schaltung die Verschiebung von Daten von der Meisterstufe in die Sklavenstufe in Reaktion auf die nächste fallende Flanke der CLK-Kurve veranlaßt. Auf diese Weise stellt die Verwendung der Verzögerungsschaltung 16 sicher, daß die Daten in den Sklavenstufen des Schieberegisters stabil sind, wenn die Latch- Schaltungen 7 freigegeben werden.

Man sollte jedoch beachten, daß in einer wichtigen Anwendung der Schaltung von System 1, wobei "High Fidelity"-Stereo-Tonsignale seriell codiert sind, um die DATA-Kurve zu erzeugen, die Verzögerung der DATA- Kurve zur Erzeugung der DI-1-Kurve den Zeitraum, der für den Ausgang des Digital-Analog-Wandlers 3 zur Stabilisierung nach einer Umwandlung um die Hälfte eines CK-Kurvenzyklus verringert, da eine nachfolgende Abtast- und Halteschaltung, die die Ausgangswerte des DAC empfängt, durch ein unverzögertes Signal gesteuert wird.

Das oben beschriebene System ist in der Lage, mit einer CK-Zykluszeit von 10 MHz zuverlässig zu arbeiten. Die hohe Bandbreite der ECL-Master-Slave-Schieberegisterstellenschaltungen und der ECL-Latch-Schaltungen sowie der Einsatz der oben beschriebenen ECL-Verzögerungsschaltung sind notwendig, um eine zuverlässige, serielle Eingabe der seriellen, digital-codierten "High Fidelity"-Information und ihre Eingabe in parallelem Format in den DAC 3 zu erreichen. Die beschriebene Schaltung umfaßt verschiedene unkonventionelle Schaltungsentwürfe einschließlich der TTL-ECL-Eingangsstufen mit lateralen PNP-Transistoren und NPN-Treiberstrom- Spiegelschaltungen zur Erzeugung der erforderlichen, hochfrequenten, komplementären ECL-Taktsignale und Datensignale, die trotz der geringen Bandbreite der gegenwärtig bekannten, lateralen PNP-Transistoren zu vernünftigem Preis erreicht wird. Die Anwendung der Verzögerung der Eingangsdaten erlaubt ein zuverlässiges Einklinken der Daten von den Sklavenstufen der Schieberegisterstellen in die Daten-"Latches", ohne daß Fehler aufgrund mangelnder Stabilisierungszeiten für den DAC auftreten. Eine wesentliche Verringerung der IC-Kosten und des Leistungsverbrauchs wurde erzielt, indem einfach die relativen, positiven Versorgungsspannungen der Verzögerungsschaltung und der Master-Slave-Schieberegisterstellen in den Hochgeschwindigkeits-, Hochleistungs-Latch-Schaltungen um eine Diodenspannung verschoben wurde. Dadurch wurde ein Verzicht auf die Emitter-Folgerstufen, die sonst benötigt würden, ermöglicht. Eine Einsparung von 10% in der Leistungsaufnahme der Schaltung und eine 20%ige Reduktion der Chipfläche, die für die Schieberegister und die Latch-Schaltungen benötigt wird, wurde auf diese Weise erreicht. Weitere Einsparungen an Chipfläche und Leistungsverbrauch werden durch die vereinfachte Latch-Freigabe-Erzeugungsschaltung erzielt.

Claims (11)

1. Integrierte Pegelwandlerschaltung zur Umwandlung eines ersten Signals mit TTL-Logikpegeln in entsprechende komplementäre zweite und dritte Signale mit ECL-Logikpegeln, wobei die TTL-Logikpegelsignale zwischen einer Massespannung auf einer Massespannungsleitung und einer positiven ersten Versorgungsspannung auf einer ersten Versorgungsspannungsleitung liegen und die ECL-Logikpegel zwischen der Massespannung und einer negativen zweiten Versorgungsspannung auf einer zweiten Versorgungsspannungsleitung liegen, wobei die integrierte Pegelwandlerschaltung durch eine Kombination der folgenden Elemente gekennzeichnet ist:

• (a) eine Vorrichtung zur Erzeugung eines Konstantstroms;
• (b) einen ersten lateralen PNP-Transistor mit einem Emitter, der mit der Konstantstrom-Erzeugungsvorrichtung verbunden ist, und einer Basis, die mit einer ersten Referenzspannungsleitung verbunden ist, wobei die Konstantstrom-Erzeugungsvorrichtung ebenfalls mit der ersten Versorgungsspannungsleitung verbunden ist;
• (c) einen zweiten lateralen PNP-Transistor mit einem Emitter, der mit dem Emitter des ersten lateralen PNP-Transistors verbunden ist, und einer Basis, die zum Empfang des ersten Signals angeschlossen ist;
• (d) eine erste Diode mit einer Anode, die mit den Kollektor des ersten lateralen PNP-Transistors verbunden ist, und einer Kathode, die mit der zweiten Versorgungsspannungsleitung verbunden ist, und eine zweite Diode mit einer Anode, die mit dem Kollektor des zweiten lateralen PNP-Transistors verbunden ist, und einer Kathode, die mit der zweiten Versorgungsspannungsleitung verbunden ist;
• (e) einen ersten NPN-Stromspiegeltransistor mit einem Emitter, der mit der zweiten Versorgungsspannungsleitung verbunden ist, und einer Basis, die mit der Anode der ersten Diode verbunden ist, und einen zweiten NPN-Stromspiegeltransistor mit einem Emitter, der mit der zweiten Versorgungsspannungsleitung verbunden ist, und einer Basis, die mit der Anode der zweiten Diode verbunden ist;
• (f) eine erste pull-up-Lastschaltungsvorrichtung, die zwischen der Massespannungsleitung und einem Kollektor des ersten NPN-Stromspiegeltransistors angeschlossen ist, und eine zweite pull-up-Lastschaltungsvorrichtung, die zwischen der Massespannungsleitung und einem Kollektor des zweiten NPN-Stromspiegeltransistors angeschlossen ist; und
• (g) eine erste Kopplungsvorrichtung zur Kopplung des Kollektors des ersten NPN-Stromspiegeltransistors an eine erste Ausgangsleitung zur Erzeugung des zweiten Signals auf der ersten Ausgangsleitung, und eine zweite Kopplungsvorrichtung zur Kopplung des Kollektors des zweiten NPN-Stromspiegeltransistors an eine zweite Ausgangsleitung zur Erzeugung des dritten Signals auf der zweiten Ausgangsleitung.

2. Integrierte Pegelwandlerschaltung nach Anspruch 1, wobei die erste Kopplungsvorrichtung einen ersten Emitter- Folger umfaßt, der einen ersten NPN-Emitter-Folgertransistor umfaßt, der mit seiner Basis mit dem Kollektor des ersten NPN-Stromspiegeltransistors verbunden ist, und mit einem Emitter, der mit der ersten Ausgangsleitung verbunden ist, und wobei die zweite Kopplungsvorrichtung einen zweiten Emitter-Folger umfaßt, der einen zweiten NPN-Emitter-Folgertransistor mit einer Basis, die mit dem Kollektor des zweiten NPN- Stromspiegeltransistors verbunden ist, und mit einem Emitter, der mit der zweiten Ausgangsleitung verbunden ist, umfaßt.

3. Integrierte Pegelwandlerschaltung nach Anspruch 2 mit einem dritten NPN-Stromspiegeltransistor mit einer Basis, die mit der Basis des ersten NPN-Stromspiegeltransistors verbunden ist, mit einem Emitter, der mit der zweiten Versorgungsspannungsleitung verbunden ist, und mit einem Kollektor, der mit dem Emitter des ersten NPN-Emitter-Folgertransistors verbunden ist, und außerdem mit einem vierten NPN-Stromspiegeltransistor mit einer Basis, die mit der Basis des zweiten NPN-Stromspiegeltransistors verbunden ist, und einem Emitter, der mit der zweiten Versorgungsspannungsleitung verbunden ist, und einem Kollektor, der mit dem Emitter des zweiten NPN-Emitter-Folgertransistors verbunden ist.

4. Integrierte Pegelwandlerschaltung zur Umwandlung eines ersten Signals mit einer ersten Menge von Logikpegeln in ein zweites Signal mit einer zweiten Menge von Logikpegeln, gekennzeichnet durch die Kombination folgender Elemente:

• (a) einer Vorrichtung zur Erzeugung eines Konstantstroms;
• (b) einem ersten lateralen PNP-Transistor mit einem Emitter, der mit der Konstantstrom-Erzeugungsvorrichtung verbunden ist, und einer Basis, die mit einer ersten Referenzspannungsleitung verbunden ist, wobei die Konstantstrom-Erzeugungsvorrichtung ebenfalls mit einer ersten Versorgungsspannungsleitung verbunden ist;
• (c) einem zweiten lateralen PNP-Transistor mit einem Emitter, der mit dem Emitter des ersten lateralen PNP-Transistors verbunden ist, und einer Basis, die zum Empfang des ersten Signals angeschlossen ist;
• (d) einer ersten Diode mit einer Anode, die mit dem Kollektor von einem der ersten und zweiten lateralen PNP-Transistoren verbunden ist, und mit einer Kathode, die mit einer zweiten Versorgungsspannungsleitung verbunden ist;
• (e) einem ersten NPN-Stromspiegeltransistor mit einem Emitter, der mit der zweiten Versorgungsspannungsleitung verbunden ist, und mit einer Basis, die mit der Anode der ersten Diode verbunden ist;
• (f) einer ersten "pull-up"-Lastschaltungsvorrichtung, die mit einem Kollektor des ersten NPN-Stromspiegeltransistors verbunden ist; und
• (g) einer ersten Kopplungsvorrichtung zur Kopplung des ersten NPN-Stromspiegeltransistors an eine erste Ausgangsleitung zur Erzeugung des zweiten Signals auf der ersten Ausgangsleitung.

5. Schaltung zur Umwandlung eines kontinuierlichen, seriellen Stroms von Datenimpulsen von hoher Geschwindigkeit, der ein analoges Signal darstellt, in ein rekonstruiertes, analoges Signal, wobei die Schaltung durch die Kombination folgender Elemente gekennzeichnet ist:

• (a) einer N-Bit Digital-Analog-Wandlerschaltung mit N digitalen Eingängen und einem Ausgang, an dem das rekonstruierte analoge Signal erscheint;
• (b) N Halteschaltungen mit je einem Eingang und einem Ausgang, der mit dem entsprechenden digitalen Eingang der Digital-Analog-Wandler-Schaltung verbunden ist;
• (c) ein N-Bit Schieberegister mit N "Master- Slave"-Bitschaltungen, wobei jede einen Eingang und einen Ausgang hat, der mit einem entsprechenden Eingang einer entsprechenden Halteschaltung verbunden ist;
• (d) eine Vorrichtung, die auf ein kontinuierliches Taktsignal zur kontinuierlichen Taktung der Master-Slave-Bitschaltungen reagiert, indem sie den Strom der Datenimpulse durch das N-Bit Schieberegister vorwärtsbewegt;
• (e) eine Verzögerungsschaltungsvorrichtung mit einem Ausgang, der mit dem Eingang eines ersten der Master-Slave-Bitschaltungen verbunden ist, und mit einem Eingang, der auf den Strom von Datenimpulsen reagiert, zur Verzögerung des Stroms von Datenimpulsen um die Hälfte der Periode des Taktsignals; und
• (f) eine Vorrichtung zur Freigabe der Halteschaltungen zur Annahme der Daten, die in den Sklavenstufen der Bitschaltungen des N-Bitschieberegisters gespeichert sind, bei jedem Nten Impuls des Taktsignals.

6. Schaltung nach Anspruch 5 mit einer TTL/ECL- Pegelwandlerschaltung zum Empfang des Taktsignals und zur Erzeugung eines ersten und eines zweiten internen Taktsignals mit ECL-Logikpegeln und zur Anlegung desselben an die "Master-Slave"-Bitschaltungen des N-Bit Schieberegisters, um die Datenimpulse durch das N-Bit Schieberegister zu verschieben, wobei das erste und das zweite interne Taktsignal jeweils logisch komplementär sind und wobei die Pegelwandlerschaltung eine differentielle Eingangsstufe mit einem ersten und einem zweiten Emitter-gekoppelten, lateralen PNP- Transistor umfaßt, wobei eine Basis des ersten lateralen PNP-Transistors mit einer Referenzspannung verbunden ist, und die Basis des zweiten lateralen PNP- Transistors den Strom der Datenimpulse empfängt und die Emitter des ersten und des zweiten lateralen PNP- Transistors mit einer Konstantstromquelle verbunden sind und die Kollektoren des ersten und des zweiten lateralen PNP-Transistors mit den Anoden einer ersten und einer zweiten Diode verbunden sind, deren Kathoden mit einer negativen Versorgungsspannungsleitung verbunden sind, und die Anode der ersten Diode mit den Basen eines ersten und eines zweiten Stromspiegeltransistors verbunden ist, deren Kollektoren jeweils mit der Basis und dem Emitter eines ersten Emitter-Folgertransistors verbunden sind, und die Basis des ersten Emitter-Folgertransistors mit einem ersten "pull-up"- Widerstand verbunden ist und die Anode der zweiten Diode mit den Basen eines dritten und eines vierten Strompsiegeltransistors verbunden ist, deren Kollektoren jeweils mit der Basis und dem Emitter eines zweiten Emitter-Folgertransistors verbunden sind, wobei die Basis des zweiten Emitter-Folgertransistors mit einem zweiten "pull-up"-Widerstand verbunden ist, und die Emitter des ersten und des zweiten Emitter- Folgertransistors jeweils das erste und das zweite interne Taktsignal erzeugen.

7. Schaltung nach Anspruch 6, wobei die Verzögerungsschaltung einen ersten und einen zweiten Emitter- gekoppelten NPN-Transistor sowie einen dritten und einen vierten Emitter-gekoppelten NPN-Transistor umfaßt und die Emitter des ersten und des zweiten Emitter- gekoppelten Transistors mit einem ersten NPN- Verbindungstransistor verbunden sind, dessen Basis zum Empfang des logischen Komplements des ersten internen Taktsignals angeschlossen ist, und die Emitter des dritten und des vierten NPN-Emitter-gekoppelten Transistors mit einem zweiten NPN-Verbindungstransistor verbunden sind, dessen Basis zum Empfang des internen Taktsignals angeschlossen ist, und wobei die Emitter des ersten und des zweiten Verbindungstransistors mit einer Konstantstromquelle verbunden sind, und die Basen des ersten und des zweiten Emitter-gekoppelten NPN-Transistors jeweils mit dem internen Daten- und Komplementärdatensignal verbunden sind und die Kollektoren des ersten und des dritten NPN-Emitter- gekoppelten Transistors mit einem ersten Lastwiderstand verbunden sind und die Kollektoren des zweiten und des vierten Emitter-gekoppelten NPN- Transistors mit einem zweiten Lastwiderstand verbunden sind und die Basen und Kollektoren des dritten und des vierten Emitter-gekoppelten NPN-Transistors über Kreuz verbunden sind, und wobei die Kollektoren des ersten und des zweiten Emitter-gekoppelten NPN- Transistors mit den Eingängen der ersten "Master-Slave"- Schieberegisterstelle verbunden sind.

8. Schaltung nach Anspruch 6, wobei die Halteschaltung ein Paar Lastwiderstände umfaßt, die mit der Digitalmasseleitung verbunden sind, und wobei die Lastwiderstände der Verzögerungsschaltung und die Lastwiderstände des N-Bit Schieberegisters mit der Kathode einer Pegelwandlerdiode verbunden sind, deren Anode mit der Digitalmasseleitung verbunden ist, wobei die Ausgänge der Sklavenstufen von einer jeden der "Master-Slave"-Bitschaltungen direkt, ohne Emitter- Folger, mit den Eingängen der Halteschaltungen verbunden sind.

9. Schaltung nach Anspruch 8, wobei die Haltefreigabevorrichtung eine Haltefreigabe-Steuerschaltung umfaßt, die einen Freigabeimpuls, dessen Dauer näherungsweise gleich mit der Dauer eines Taktimpulses des Taktsignals ist, eine bestimmte Zeitspanne nach der fallenden Flanke von jedem Nten Impuls des Taktsignals erzeugt, und die Schaltung ebenfalls eine Haltefreigabe- Impulserzeugungsschaltung umfaßt, die ein Haltefreigabe- Steuersignal empfängt und in Reaktion auf die Taktpegelwandlerschaltung ein Haltefreigabesignal erzeugt, das auftritt, während die Daten in den Sklavenstufen der N "Master-Slave"-Schaltungen jeden Nten Taktimpuls stabil sind.

10. Schaltung nach Anspruch 9, wobei die Zeitunsicherheit zwischen dem Haltefreigabe-Steuerimpuls und der fallenden Flanke des Taktsignals genügend groß ist, so daß eine wesentliche Gefahr bestehen würde, daß die Daten in den Sklavenstufen der Master-Slave-Schieberegisterstellenschaltungen während des Haltefreigabesignals sich ändern, wenn der Strom der Datenimpulse nicht um die Hälfte einer Taktsignalperiode verzögert wird.

11. ECL-Schaltung, gekennzeichnet durch

• (a) eine erste Stufe, umfassend
  • (1) einen ersten und einen zweiten Transistor, deren Basen jeweils mit einer ersten und einer zweiten Eingangsleitung verbunden sind und deren Emitter mit einer ersten Konstantstromquelle verbunden sind;
  • (2) einen ersten und einen zweiten Lastwiderstand, wobei jeder mit einem ersten Anschluß mit einer ersten Versorgungsspannungsleitung mit einer ersten Spannung darauf verbunden ist und mit einem zweiten Anschluß jeweils mit den Kollektoren des ersten und des zweiten Transistors verbunden ist;
  • (3) einen ersten und einen zweiten Emitter- Folger mit jeweils einem Eingang, der jeweils mit den Kollektoren des ersten und des zweiten Transistors verbunden ist, und jeder ebenfalls mit einem Ausgang, der jeweils mit einer ersten und einer zweiten Ausgangsleitung verbunden ist;
• (b) eine Diode mit einer Anode, die mit der ersten Versorgungsspannungsleitung verbunden ist, und einer Kathode, die mit einer zweiten Versorgungsspannung verbunden ist, um eine zweite Spannung darauf zu erzeugen, die um einen Diodenspannungsabfall niedriger als die erste Spannung ist;
• (c) eine zweite Stufe aus
  • (1) einen dritten und einem vierten Transistor, die mit ihren Emittern mit einer zweiten Konstantstromquelle verbunden sind, wobei der Kollektor des dritten Transistors direkt mit der Basis des vierten Transistors verbunden ist, und der Kollektor des vierten Transistors direkt mit der Basis des dritten Transistors verbunden ist;
  • (2) einem dritten und einem vierten Lastwiderstand mit jeweils einem ersten Anschluß, der jeweils mit dem Kollektor des dritten und des vierten Transistors verbunden ist, und mit einem zweiten Anschluß, der mit der zweiten Versorgungsspannungsleitung verbunden ist; und
• (d) eine Vorrichtung, die die zweite Stufe veranlaßt, ECL-Spannungsschwankungen von etwa 0,8 Volt an den Kollektoren des dritten und des vierten Transistors zu erzeugen, wodurch die Sättigung des ersten und des zweiten Transistors vermieden wird.