DE2626928A1

DE2626928A1 - Logisch gesteuerte verriegelungsschaltung

Info

Publication number: DE2626928A1
Application number: DE19762626928
Authority: DE
Inventors: Edward Baxter Eichelberger; Gordon Jay Robbins
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1975-06-30
Filing date: 1976-06-16
Publication date: 1977-01-27
Also published as: US3986057A; JPS52129268A; JPS5330980B2; GB1536456A; DE2626928C2; IT1063342B; FR2316803B1; FR2316803A1; CA1076218A

Description

gg/se

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: FI 974 075

Logisch gesteuerte Verriegelungsschaltung

Die Erfindung betrifft eine logisch gesteuerte Verriegelungsschaltung hoher Funktionssicherheit, die vorteilhaft in integrierter Halbleitertechnologie herstellbar ist.

Getaktete Verriegelungsschaltungen sind in Form von bistabilen Schaltungen bekannt, bei denen neben dem Datensignalelngang ein Taktsignaleingang vorgesehen ist. Der bistabile Schaltzustand dieser Verriegelungsschaltungen läßt sich nur mit Hilfe eines Taktsignals am Eingang ändern. Derartige bekannte Verriegelungsschaltungen■entstehen durch eine geeignete Kombination logischer Grundschaltungen in Form von beispielsweise ODER- und UND-Schaltungen, üblicherweise sind diese Verriegelungsschaltungen mit einem Rückkopplungspfad vom Ausgang zu einem Eingang versehen, wodurch die Verriegelung eines einmal eingestellten logischen Zustandes bewirkt wird.

Das Bemühen geht ständig dahin, die Leistungsfähigkeit und Funktionssicherheit derartiger Verriegelungsschaltungen insbesondere hinsichtlich der Schaltzeit, des Ansprechverhaltens, der Anzahl der erforderlichen Schaltelemente, der Zuverlässigkeit und der Vielseitigkeit im Hinblick auf die Daten- und Taktsignaleingänge zu verbessern und dadurch die Flexibilität und Anwendbar-

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keit von Datenverarbeitungssystemen zu erhöhen.

Unter Einbeziehung dieser Bestrebungen ist es die der Erfindung zugrundeliegende Aufgabe, eine Verriegelungsschaltung anzugeben, die hervorragendes Ansprechverhalten zeigt, mit den Eingangs- und Ausgangspegeln entsprechend der bekannten TTL-Technik betreibbar ist, die mit geringer Anzahl aktiver Elemente in integrierter Halbleitertechnik bei minimalen Platzbedarf verwirklichbar ist, die möglichst geringe Unterschiede in den Schaltzeiten in beiden Schaltrichtungen aufweist und die gegenüber konventionellen Verriegelungs schaltungen einen reduzierten Leistungsbedarf hat.

Die Lösung dieser Aufgabe ist durch die Ansprüche gekennzeichnet.

Die Erfindung wird im folgenden anhand einiger in der Zeichnung dargestellter vorteilhafter Ausführungsbeispiele näher beschrieben,

Es	ζexgen;
Fig	. 1
Fig	. 2
Fig	. 3

das Schaltbild eines ersten erfindungsgemäßen Ausführungsbeispiels,

die Wirkungsweise kennzeichnende Signalverläufe,

das Schaltbild eines zweiten erfindungsgemäßen Ausführungsbeispiels, das weniger Schaltelemente erfordert,

Fig. 4 das Schaltbild eines dritten Ausführungsbeispiels,

das zusätzliche Flexibilität gewährleistet,

Fig. 5 das Schaltbild eines vierten Ausführungsbeispiels,

bei dem Flexibilität und besondere Leistungsfähigkeit Wert gelegt ist und

Fig. 6 die Draufsicht der integrierten Halbleiterstruktur ^{FI 974 O75} 6 0 9 3 0 4/1010

mit der Anordnung der einzelnen, die erfindungsgemäße Schaltung bildenden Schaltelemente.

Das Ausführungsbeispiel gemäß Fig. 1 bildet die erfindungsgemäße Grundschaltung einer Verriegelungsschaltung. An einer Reihe von Lastwiderständen R1, R2, R3, R4, R5, R6 und R7 ist ein erstes Potential V1 angelegt. Ein zweites festes Potential V2 liegt am Emitter des Transistors Q5 der Ausgangsstufe. Im Hinblick auf die Verträglichkeit der Verriegelungsschaltung mit der TTL-Technik (Transistor-Transistor-Logik) ist das Potential V1 um etwa 1,5 Volt positiver als das Potential V2, Der Widerstandswert der Lastwiderstände liegt etwa bei 7,5 Kiloohm. Falls es erwünscht ist, das Potential V1 auf Masse zu legen, so wählt man für das Potential V2 etwa den Wert von -1,5 Volt,

Der Taktsignaleingang liegt am Emitter eines ersten Transistors Q1 und an einem der Emitter eines Multiemittertransistors Q3, Der Datensignaleingang ist einem anderen Emitter des Multiemittertransistors Q3 zugeführt und liegt gleichzeitig am Emitter eines zweiten Transistors Q2. Der Kollektorausgang des ersten Transistors Q1 ist mit der Basis des zweiten Transistors Q2 verbunden. Der zweite Transistor Q2 und eine Transistorstrecke des Multiemittertransistors Q3 sind parallel geschaltet zwischen dem Dateneingangssignal und einem ersten Knoten A, wobei an diesem Knoten A die Kollektoren der beiden Transistoren liegen. Das Signal am Knoten A wird der Basis des einen Inverter bildenden Transistors Q5 der Ausgangsstufe zugeführt. Das invertierte Signal steht an dem Ausgang der Schaltung bildenden Kollektor des Transistors Q5 zur Verfügung. Der Ausgang ist über einen Rückkopplungspfad mit der Basis des Multiemittertransistors Q3 verbunden. In seiner einfachsten Form besteht der Rückkopplungspfad aus einer direkten, über einen Schalter geführten elektrischen Verbindung. Der schematisch dargestellte Schalter ist lediglich eingefügt, um zu zeigen, daß beim Ausführungsbeispiel, gemäß Fig. 1 zwei alternative Rückkopplungspfade möglich sind. Der eine Rückkopplungspfad führt also über den geschlossenen Schalter, während der zweite Rückkopplungspfad (bei geöffnetem Schalter) über den Emitter des Tran-_FI974o75 609084/1010

sistors Q6 geführt ist.

Die Widerstände R1 bis R7 dienen in üblicher Weise als Lastelemente und zur Erzeugung von Vorspannungen. Der Widerstand R1 liefert die Vorspannung für die Basis von Transistor Q1, während der Widerstand R2 die Vorspannung für die Basis von Transistor Q2 erzeugt und gleichzeitig mit dem Kollektor des Transistors Q1 verbunden ist. Der Widerstand R3 ist mit den Kollektoren der Transistoren Q 2 und Q3 verbunden. Die Widerstände R4 und R5 sind parallel geschaltet und bilden so einen niedrigeren Lastwiderstand für den Transistor Q5. Der Widerstand R6 ist zwischen dem ersten Potential V1 und der Basis des Transistors Q6 angeordnet. Der Widerstand R7 liegt zwischen dem ersten Potential V1 und der mit dem Kollektor des Transistors Q6 verbundenen Basis des Transistors Q3,

Zwischen Basis und Kollektor sämtlicher Transistoren ist jeweils eine der Schottky-Dioden S1 bis S6 angeordnet, um die Transistoren aus der Sättigung zu halten und gleichzeitig zu verhindern, daß die Transistoren in Rückwärtsrichtung leitend werden, Leistungsfähigkeit der Schaltung und Platzbedarf der Schaltelemente in integrierter Struktur sind miteinander in Einklang zu bringen. So hat sich gezeigt, daß die mit dem Transistor Q2 verbundene Schottky-Diode S2 kann weggelassen werden, so daß sich eine Struktur mit geöffnetem Schalter mit nur zwei internen Zellen ergibt (die Bedeutung des verwendeten Begriffes "Zelle" wird In Verbindung mit Fig, 6 näher erläutert). Das Weglassen der Schottky-Diode S2 kann jedoch die Leistungsfähigkeit der Verriegelungsschaltung verringern. Zusätzliche Platzersparnis kann dadurch erreicht werden, daß der Transistor Q6 zusammen mit den Schottky-Dioden S2 und S6 und die Widerstände R6 und R7 weggelassen werden. Der Rückkopplungspfad verläuft dann über den geschlossenen Schalter direkt zur Basis des Transistors Q3, Es ist jedoch zu bedenken, daß durch diese Einsparung an Schaltelementen die Verriegelungsschaltung nur noch eine verringerte Treiberqualität aufweist, da der Ausgang pegelmäßig festgelegt ist,

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In Verbindung mit Fig. 1 sei auch die Fig. 3 betrachtet, in der wiederum gleiche Bezugsζeichen, lediglich mit einem Strichindex versehen, verwendet sind. Das Ausführungsbeispiel gemäß Fig. 3 zeigt die eben beschriebene Abwandlung des Ausführungsbeispiel gemäß Fig. 1, wobei also die Schottky-Diode S6, die Widerstände R6 und R7 und der Transistor Q6 weggelassen sind. Parallel zu Widerstand R3¹ ist ein Widerstand R8 geschaltet. Der Multiemittertransistor Q3¹ ist mit drei anstatt mit zwei Emittern ausgestattet, wobei zwei der drei Emitter miteinander verbunden sind. Das Ausführungsbeispiel gemäß Fig. 3 benötigt eine geringere Anzahl von Schaltelementen, was jedoch auch eine entsprechend niedrigere Leistungsfähigkeit und geringere Flexibilität im Hinblick auf zusätzliche Datensignal- und Taktsignaleingänge auf.

Es sei nunmehr das Ausführungsbeispiel gemäß Fig. 4 betrachtet. Durch den Einsatz zusätzlicher Bauelemente erhält man hier eine Verriegelungsschaltung erhöhter Flexibilität, Auch hier sind für Schaltelemente gleicher Funktion gleiche Bezugsζeichen wie in Fig. 1 bzw. Fig. 3 verwendet (mit doppeltem Strichindex). Der Multiemittertransistor ist nunmehr zusammengesetzt aus den Transistoren Q3A, Q3B und Q3C angegeben. Man kann also feststellen, daß der Transistor Q3A an den Ruckstellsignaleingang_f der Transistor Q3B an den Datentaktsignaleingang und der Transistor Q3C an den Setzsignaleingang angeschlossen ist.

Zusätzlich zu den bereits angegebenen Eingängen weist die Schaltung gemäß Fig. 4 an den Emittern von Transistoren Q17 und Q20 einen Abtasttaktsignal- und am Emitter eines Transistors Q11 einen Abtastsignaleingang auf. Das erste Potential V1 liegt auch an jedem der Widerstände R16 bis R20. Der Kollektor des Transistors Q17 ist mit der Basis des Transistors Q6" verbunden, dessen Kollektor zu der gemeinsamen Basis des Multiemittertransistors Q3A, Q3B, Q3C geführt ist. Auch der Kollektor eines Multiemittertransistors Q19, Q20 ist mit dem entsprechenden gemeinsamen Knoten B verbunden. Der Emitter des Transistors Q6" liegt am Emitter des

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Transistors Q19, der gleichzeitig mit dem Ausgang der Verriegelungsschaltung verbunden ist. Die Basis des Transistors Q11 liegt am Widerstand R18. Der Widerstand R19 ist mit der Basis des Multiemittertransistors Q19 und bildet den Kollektorlastwiderstand des Transistors Q11. Der Widerstand R20 ist der Lastwiderstand des Multiemittertransistors Q19, Q20 und gleichzeitig des Transistors Q6". Der Widerstand R16 liegt an der Basis des Transistors Q17. Der Widerstand R17 ist an die Basis des Transistors Q6" geführt und bildet den KoIlektorlastwiderstand des Transistors Q17.

Ein hinsichtlich der Flexibilität erweitertes Ausführungsbeispiel ist in Fig. 5 dargestellt. In diesem Ausführungsbeispiel sind mehrere, im betrachteten Beispiel 3, Systemdatensignaleingänge vorgesehen. Die mit einem dreifachen Strichindex versehenen Bezugszeichen sind auch hier wiederum bereits in den Fign, 1, 3 und 4 verwendet worden. Die ein Bezugszeichen mit einem einfachen Strichindex versehenen Schaltelemente sind auch bereits im Ausführungsbeispiel gemäß Fig. 4 enthalten.

Der unterschied zu den vorhergehenden Ausführungsbeispielen ergibt sich aus der Verwendung von Multiemittertransistoren Q2A¹, 2B¹, 2C und Q3A¹, Q3A¹ , 3B¹ , 3C, 3D¹. Bei einem Ausführungsbeispiel gemäß Fig. 4 weist der Transistor Q2A lediglich einen Emitter auf, während hier der Transistor Q3A, B, C drei Emitter aufweist. Das Hinzufügen zweier weiterer Ermitter bei Transistor Q2A und eines weiteren Emitters bei Transistor Q3 (Fig. 4) und der Ersatz eines Setzsignaleinganges durch einen System-Datensignaleingang ergibt drei getrennte Eingänge für die erfindungsgemäße Verriegelungsschaltung. Die Verknüpfungen der beiden Multiemittertransistoren mit den drei System-Datensignaleingängen ergibt eine logische UND-Schaltung. Das bedeutet, daß alle drei Dateneingänge während des Auftretens des Datentaktsignals den oberen Pegel einnehmen müssen. In diesem Falle erreicht der Knoten A¹ den oberen Pegel, wodurch der Transistor Q5¹¹¹ leitend wird und am Ausgang der untere logische Pegelwert erscheint.

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Der Fig. 6, auf die nunmehr Bezug genommen wird, ist zu entnehmen, wie eine erfindungsgemäße Verriegelungsschaltung strukturell in integrierter Halbleitertechnik anordbar ist. Eine Art hochintegrierter Halbleitertechnologie besteht darin, daß ein festes Grundmuster unverbundener Schaltelemente hergestellt wird. Dabei kann eine Gruppe der Schaltelemente als Zelle und eine Gruppe von Zellen als Makroeinheit bezeichnet werden. Auf einer Halbleiterscheibe wird eine große Anzahl derartiger Makroeinheiten hergestellt, ohne daß diese zunächst durch das Aufbringen metallischer Leitungszüge personalisiert sind. Eine derartige Anordnung von Schaltelementen ist in Fig. 6 dargestellt. Es handelt sich um vier Zellen, d.h. um die Hälfte einer acht Zellen · umfassenden Makroeinheit,

Zwei der in Fig, 6 dargestellten Zellen sind mit Bezugszeichen versehen, die denen der Schaltelemente der Schaltung gemäß Fig. entsprechen. Acht Widerstände sind gegeneinander in zwei benachbarten Zellen angeordnet und an eine gemeiname Leitung geführt, die mit dem Potential V1 verbunden ist. Wie bereits erwähnt, kann das Potential V1 Massepotential sein. Dargestellt ist außerdem der Transistor Q1' mit der zugeordneten Schottky-Diode S1'. Der Transistor Q1' kann als Multiemittertransistor ausgeführt sein. Der Multiemittertransistor Q3¹ mit seiner Schottky-Diode S3' weist dieselbe Diffusionsstruktur auf. Angegeben ist auch die Lage der Transistoren Q2' und Q5' mit den zugeordneten Schottky-Dioden S2' und S5¹. Der Emitter des Transistors Q5¹ ist mit dem Potential V2 verbunden. Das Leitungsmuster, über das die verschiedenen Schaltelemente miteinander verbunden sind, ist zum Zwecke der Vereinfachung der Darstellung nicht eingezeichnet. Der Zweck der kurzen Beschreibung einer typischen Topologie ist, zu zeigen, daß die erfindungsgemäße Schaltung nach Fig, 3 innerhalb zweier Zellen integrierbar ist. Die Schaltung nach Fig. 3 ist also in TTL-Technik ausgeführt und ist daher mit anderen TTL-Schaltungen auf dem Halbleiterplättchen verträglich. Die beschriebene Schaltungsanordnung benötigt weniger Raum als

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eine äquivallente Verriegelungsschaltung, die aus logischen Blöcken mit UND- und/oder ODER-Schaltungen aufgebaut ist.

Im folgenden sei die Wirkungsweise der erfindungsgemäßen Verriegelungsschaltung anhand der Fign. 1 und 2 näher betrachtet. Dabei sei wiederum angenommen, daß V1 das positivere Potential ist und Massepotential entspricht, während V2 etwa den Wert von -1,5 Volt aufweist. Die logischen Pegel, im folgenden als positiver oder als negativer Pegel bezeichnet, die an den Ein- und ausängen der Verriegelungsschaltung auftreten, liegen innerhalb weniger 1/i0tel Volt innerhalb dieser Grenzen, Zunächst sei angenommen, der Schalter befinde sich in der geöffneten Schaltlage,

Die Dateneingabe in die Verriegelungsschaltung erfolgt über die symmetrischen Transistoren Q2 und Q3. Das Taktsignal wird über den Transistor Q1 und einen der Emitter des Transistors Q3 zugeführt. Diese Signale sind in Fig. 2 durch die beiden oberen Signalverläufe wiedergegeben. Zunächst wird davon ausgegangen, daß das Taktsignal bereits anliegt, ehe das Datensignal erscheint. Außerdem wird vorausgesetzt, daß sich die Verriegelungsschaltung in rückgestelltem Zustand befindet, bei dem am Ausgang der positive Signalpegel vorhanden ist, was durch den dritten Signalverlauf in Fig. 2 angedeutet ist. Sobald das Taktsignal den positiven Pegel erreicht, wird der Transistor Q1 gesperrt. Dadurch erhält die Basis des Transistors Q2 ein positives Signal, das diesen Transistor in den leitenden Transistor zu bringen versucht. Sobald das Datensignal positiv wird, wird jedoch der Transistor Q2 gesperrt. Da an die Emitter der Transistoren Q3 und Q2 ebenfalls das positive Signal angelegt wird, wird der Knoten A über den Widerstand R3 auf den positiven Pegel aufgeladen. Der positive Pegel am Knoten A bewirkt, daß der Transistor Q5 der Ausgangsstufe leitend wird und daß damit am Kollektorausgang der Pegel auf den negativen Wert abfällt. Dadurch wird der Transistor Q6 leitend, so daß der Transistor Q3 über den dann

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negativen Pegel an seiner Basis gesperrt bleibt. In diesem Zustand kann der Leitzustand des Transistors Q3 durch Signaländerungen am Eingang nicht beeinflußt werden. Fällt das Taktsignal auf den negativen Wert, so wird der Transistor Q1 leitend, so daß der Transistor Q2 über den negativen Pegel an seiner Basis gesperrt bleibt. Pegeländerungen am Emitter des Transistors Q2 können dann den Leitzustand dieses Transistors nicht mehr beeinflussen. Die Verriegelungsschaltung befindet sich nunmehr in gesetztem Zustand, der ohne gleichzeitiges Auftreten eines Taktsignals durch Datensignaländerungen nicht veränderbar ist.

Erscheint nunmehr ein Taktsignal (positiver Pegel) und fällt das Datensignal auf den negativen Pegelwert, dann reicht das Potential am Knoten A etwa den Wert von -1_f0 Volt, da der Emitter des Transistors Q2 dem abfallenden Datensignal folgt. Bei negativem Pegel am Knoten A wird der Transistor Q5 gesperrt, so daß das Signal am Ausgang auf den positiven Pegel ansteigt. Der positive Pegel am Ausgang sperrt den Transistor Q6, so daß die Basis des Transistors Q3 über den über den Widerstand R7 fließenden Strom auf den positiven Pegel aufgeladen wird. Fällt das Taktsignal nunmehr auf den negativen Pegel ab, so bleibt der transistor Q3 leitend und der Knoten A wird auf dem negativen Pegel gehalten. Gleichzeitig wird der Transistor Q1 leitend und hält den Transistor Q2 im gesperrten Zustand. Das den Emittern der Transistoren Q3 und Q2 zugeführte Datensignal kann den Leitzustand dieser Transistoren so lange nicht beeinflussen, solange das Taktsignal auf dem negativen Pegelwert bleibt. In diesem Zustand befindet sich die Verrxegelungsschaltung in ihrem rückgestellten Zustand. An dieser Stelle sei daraufhingewiesen, daß die Verriegelungsschaltung entsprechend zufriedenstellend arbeitet, wenn ein positives Datensignal bereits vor einem positiven Taktimpuls auftritt, was durch die gestrichelten Linien im zweiten und , vierten Signalverlauf der Fig. 2 angedeutet ist. Angenommen, die Verriegelungsschaltung befindet sich anfänglich im rückgegestellten Zustand, bei dem am Ausgang der negative logische Pegel auftritt, so kann ein vor einem Taktsignal auftretendes

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negatives Datensignal den Schaltzustand der Verriegelungsschaltung nicht verändern. Wird jedoch das Taktsignal positiv, so wird der Transistor Qi gesperrt und der Transistor Q2 leitend, so daß der Knoten A auf seinen negativen Pegelwert gebracht wird. Dadurch wird aber der Transistor Q5 gesperrt und am Ausgang erscheint der positive Signalpegel. Der Transistor QS wird daraufhin gesperrt und bringt den Transistor Q3 in den leitenden Zustand. Fällt das Taktsignal auf den negativen Pegelwert zurück, so wird der Transistor Q2 über dem Transistor QI gesperrt und der Transistor 03 wird im leitenden Zustand gehalten, was bedeutet, daß die Verriegelungsschaltung in ihrem rückgestellten Zustand Wert bleibt.

Die vorstehende Beschreibung der Arbeltsweise gilt auch für das Ausführunsgsbeispiel gemäß Fig. 3. Der Unterschied besteht lediglich elektrisch darin, daß bei der Schaltung gemäß Fig, 3 der Ausgangspegel begrenzt,, d.h. festgelegt wird. Diese Begrenzerwirkung tritt ein, solange der Ausgang auf dem positiven logischen Pegel gehalten wird. Dabei bleibt der Transistor Q3¹ leitend und hält den Knoten A^r auf dem positiven Pegel. Während der Verriegelungsdauer der Verriegelungsschaitung wird der Taktsignaleingang am Emitter des Transistors Q3' (ebenso wie möglicherweise der Dateneingang)auf dem negativen Pegelwert gehalten, so daß der Basis-Emitterübergang dieses Transistors in Vorwärtsrichtung betrieben wird. Es hat zur Folge, daß die Basis des Transistors Q3¹ dazu neigt, einen Pegel anzunehmen, der um eine Diodenspannungsabfall über dem negativen Pegel liegt. Der Ausgangsknoten jedoch, an dem die Basis des Transistors Q3' angeschlossen ist, wird über dem über die Widerstände R4* und R5^r bei gesperrtem Transistor Q5¹ fließenden Strom auf dem positiven Pegel gehalten. Dieser Begrenzereffekt hat eine Absenkung des positiven Pegels am Ausgang zur Folge.

Eine weitere Abwandlung in der Schaltung nach Fig. 3 besteht darin , daß parallel zum Widerstand R3· ein zusätzlicher Widerstand R8 geschaltet ist. Dieser Widerstand hat die Aufgabe, die Anstiegszeit am Knoten A¹ zu reduzieren, was eine Schaltzeitver-

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kürzung der Verriegelungsschaltung bewirkt. Die Kapazität im Knoten A¹, die Kollektor-Isolationskapazität der Transistoren Q2¹ und Q3¹ und insbesondere die Basis-Kollektorkapazität des Transistors Q3¹, die eine effektive "Miller"-Kapazität über der Basis-Kollektorstrecke des Transistors Q5 bildet, werden doppelt so schnell umgeladen, wenn der Widerstandspfad nur den halben Widerstandswert aufweist. Schließlich ist festzustellen, daß in der Schaltung gemäß Fig. 3 der Multiemittertransistor Q3¹ drei Emitter aufweist, von denen zwei kurz geschlossen sind. Diese Maßnahme hat keine funktioneile Bedeutung, stellt aber eine Prozeßmodifikation dar, durch die die Testbarkeit der Schaltung in integrierter Form verbessert werden kann.

Im Ausführungsbeispiel gemäß Fig, 4 ist der dritte Emitter des Multiemittertransistors Q3A_f 3B₍ 3C mit einem separaten Setzsignaleingang verbunden. Auf diese Weise erhält man wiederum die Flexibilität der Schaltung, so daß sie nicht nur als Polaritätsspeicherschaltung, sondern auch als Setz/Rückstell-Verriegelungsschaltung dienen kann. Bei Verwendung der Schaltung gemäß Fig. 4 als Polaritätsspeicherschaltung ist die Wirkungsweise der Schaltung denen der Fign. 1 und 3 sehr ähnlich. Im Falle der Verwendung als Setz/Rückstell-Verriegelungsschaltung sei zunächst der Rückstellvorgang beschrieben. Wird an den System-Datensignaleingang der negative logische Pegel und an den Datentaktsignaleingang der positive logische Pegel angelegt, so wird der Transistor Q1'' gesperrt und damit der Transistor Q2A leitend, so daß sich am Knoten A ein Pegel von etwa -1,0 Volt einstellt. Dadurch wird der Transistor Q5" gesperrt und der Ausgang erhält den positiven logischen Pegel, Als Folge werden die Transistoren Q6¹' und Q19 gesperrt, so daß die Transistoren Q3A bis Q3C auf ihre Emitterpotentiale ansprechen und den Multiemittertransistor in den leitenden Zustand bringen. Läßt man nunmehr das Datentaktsignal auf den negativen Pegel abfallen, so wird, da der Transistor Q1'' leitend wird, der Transistor Q2A gesperrt und hält damit die Verriegelungsschaltung im rückgestellten Zustand. Während des Rückstellvorganges kann am Setzsignaleingang

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ein beliebiger Pegel anliegen, da die Verriegelungsschaltung Rtickstellvorrang aufweist. Es sei nun der Ablauf betrachtet, bei dem die Verriegelungsschaltung aus dem rückgestellten in den gesetzten Zustand gebracht wird. Wird an den Setzsignaleingang der positive logische Pegel und an den Datentaktsignaleingang der negative logische Pegel angelegt, wobei gleichzeitig der Rückstellsignaleingang positiv oder schwimmend ist, so wird der Multiemittertransistor und der Transistor Q1'', der seinerseits den Transistor Q2A sperrt, gesperrt, dadurch erhält der Knoten A¹' den positiven Pegel, der Ausgang den negativen Pegel und die Basis des Multiemittertransistors ebenfalls den negativen Pegel. Dies hat zur Folge, daß die Verriegelungsschaltung auf Pegeländerungen an den Dateneingängen nicht mehr ansprechen kann, nachdem der mit dem Emitter des Transistors OJ'' verbundene Datentaktsignaleingang auf dem negativen Pegel gehalten wird. Dies ergibt sich offensichtlich daraus, daß, solange der Transistor Q1'' leitend gehalten wird, die Basis des Transistors Q2A auf dem negativen Pegel bleibt und damit den Transistor Q2A gesperrt hält. Solange dieser Zustand anhält, wird der Knoten A¹' auf den positiven Pegel gehalten.

Bei der Schaltung gemäß Fig, 4 ist zusätzlich die Möglichkeit vorgesehen, Abtastsignale und Abtasttaktsignale zuzuführen. Diese zusätzliche Möglichkeit ist insbesondere vorteilhaft bei Schaltungen der in den US-Patenten 3 783 907, 3 783 254 und 3 761 beschriebenen Art. Bei der Betriebsweise der Schaltung gemäß Fig. 4 ist zu beachten, daß das Datentaktsignal und das Abtasttaktsignal nicht gleichzeitig auftreten. Das bedeutet, daß während der obenstehend beschriebenen Arbeitsweise der Verriegelungsschaltung gemäß Fig. 4 der Abtasttakt-Signaleingang ständig auf dem positiven Pegel gehalten wurde, so daß die Transistoren Q17 und Q20 gesperrt waren. Dadurch wurde sichergestellt, daß am Abtastsignaleingang auftretende Signale wirkungslos blieben. Soll der logische Pegel am Ausgang der Verriegelungsschaltung über den Abtastsignaleingang bestimmt werden, so ist es notwendig, den Datentakt-Signaleingang auf dem negativen Pegelwert zu halten.

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Dadurch wird der Transistor Q2A im gesperrten Zustand gehalten, während der Leitzustand des Multiemittertransistor Q3A bis Q3C durch den am Knoten B liegenden Pegel bestimmt wird. Es sei zunächst angenommen, die Verriegelungsschaltung befinde sich im rückgestellten Zustand mit dem negativen Pegel am Datentakt-Signaleingang und dem positiven Pegel am Ausgang. Wird dann an den Abtastsignaleingang der positive Pegel und an den Abtasttaktsignaleingang der negative Pegel angelegt, dann werden die Transistoren Q20 und Q17 leitend. Der leitende Transistor Q17 sperrt den Transistor Q6¹¹ und verhindert damit, daß dieser den Pegel im Knoten B beeinflussen kann. Der leitende Transistor Q20 erzeugt jedoch am Knoten B einen negativen Pegel von etwa -1,0 Volt, wodurch der Multiemittertransistor Q3A bis Q3C gesperrt und damit der Pegel am Knoten A'' auf den positiven Pegel angehoben wird. Damit wird der Transistor Q5'' leitend und bringt den Ausgang auf einen Pegel von etwa -1,2 Volt, Der Transistor Q19 wird leitend. Wird der Pegel am Abtasttakt-Signaleingang nunmehr auf den positiven logischen Wert gebracht, so hört der Transistor Q17 auf zu leiten und bringt dadurch den Transistor Q6'¹ in den leitenden Zustand. Die Verriegelungsschaltung wird im gesetzten Zustand gehalten.

Bei gesetzter Verriegelungsschaltung und negativem Pegel am Datentaktsignaleingang bleibt der Ausgang der Verriegelungsschaltung auf dem negativen logischen Pegel. Wird am Abtastsignaleingang der negative logische Pegel angelegt, so wird Transistor Q11 leitend und hält die Transistoren Q19 und Q20 im gesperrten Zustand. Wird dann am Abtasttaktsignaleingang der negative logische Pegel angelegt, so wird über den leitenden Transistor Q17 der Transistor Q6¹¹ gesperrt, der Pegel im Knoten B wird angehoben, der Transistor Q3B wird gesperrt, der Pegel im Knoten wird abgesenkt und der Transistor Q5¹¹ wird gesperrt. Die Folge davon ist, daß am Ausgang der Verriegelungsschaltung der positive logische Pegel erscheint. Da die Emitter der Transistoren Q6¹¹ und Q19 nunmehr den positiven Pegel aufweisen, wird, wenn das Abtasttaktsignal zum positiven Pegel zurückkehrt und der Transistor Q17 gesperrt wird,

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die Verriegelungsschaltung in ihrem rückgestellten Zustand gehalten. Das Ausführungsbeispiel gemäß Fig. 5 weist ähnlich dem der Fig. die zusätzliche Abtastmöglichkeit auf, deren Vorteile in den bereits angegebenen OS-Patenten beschrieben sind. Das Ausführungsbeispiel gemäß Fig. 5 unterscheidet sich von dem vorstehend beschriebenen dadurch, daß drei separate Datensignaleingänge in einer logischen UND-Inverter-Konfiguration vorgesehen sind. Wenn also alle drei System-Datensignaleingänge 1,2 und 3 auf dem positiven Pegel gehalten werden und wenn auch der Datentaktsignaleingang auf dem positiven Pegel liegt, dann erscheint am Ausgang der negative Pegel. Liegt jedoch an einem der drei Datensignaleingänge der negative logische Pegel bei gleichzeitig positivem Pegel am Datentaktsignaleingang, so liefert der Ausgang den positiven Pegel, Befindet sich die Verriegelungsschaltung einmal in einem der beiden binären Schaltzustände und wird dem Datentaktsignaleingang dann der negative Pegel zugeführt, so ist die Verriegelungsschaltung für sämtliche Datensignale unempfindlich.

Die beschriebene erfindungsgemäße Verriegelungsschaltung läßt sich problemlos in integrierter Halbleitertechnologie verwirklichen und ist mit der TTL-Schaltungsfamilie verträglich. Die Schaltung benötigt weniger Halbleiteroberfläche als Schaltungen mit vergleichbarer Verriegelungsfunktion, die üblicherweise mit ODER-, UND- oder Inverterschaltungen aufgebaut werden.

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Claims

- 15 PATENTANSPRÜCHE

t. Logisch gesteuerte Verriegelungsschaltung in TTL-Technik, dadurch gekennzeichnet, daß zwischen einem Datensignaleingang und dem Steuereingang einer invertierenden Ausgangsstufe in Parallelschaltung die Emitter-Kollektorstrecken eines ersten und eines zweiten Transistors angeordnet sind, daß zwischen einem Taktsignaleingang und dem Steuereingang der invertierenden Ausgangsstufe die Emitter-Kollektorstrek" ke eines dritten Transistors angeordnet ist, daß zwichen dem Taktsignaleingang und der Basis des ersten Transitors die Emitter-Kollektorstrecke eines vierten Transistors angeordnet ist und daß der Ausgang der invertierenden Ausgangsstufe über einen Rückkopplungspfad mit der Basis des zweiten und dritten Transistors verbunden ist,

2, Verriegelungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite und dritte Transistor einen Multiemittertransistor bilden.

3. Verriegelungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Rückkopplungspfad die Emitter-Kollektorstrecke eines fünften Transistors enthält.

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