DE2814868C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Analog/Digital-Wandler nach dem Gattungsbegriff des Patentanspruches 1 und insbesondere auf einen solchen Wandler, bei dem der Digitalwert sukzessive an den Analogwert angenähert wird.

Für bestimmte Anwendungen werden in großem Umfang Wandler verwendet, die elektronische Rampensignal-Integratoren mit Taktimpulszählern zur Erzeugung eines digitalen Zählstandes entsprechend der Größe des Analogsignales aufweisen. Ein Wandler dieser Art kann beispielsweise der US-PS 38 72 466 entnommen werden.

Für andere Anwendungen kommen Digital/Analog-Wandler vom sukzessiven Annäherungstyp in Betracht. Solche Wandler werden während des Umwandlungszyklus durch einen vorbestimmten Algorithmus fortgeschaltet, wobei der Ausgang an geeigneten Stufen mit dem analogen Eingangssignal verglichen wird, um festzustellen, ob ein entsprechendes Bit des endgültigen digitalen Ausgangssignales den hohen oder niedrigen Pegel aufweisen soll. Die Ergebnisse dieses Vergleichs werden benutzt, um entsprechende Stufen eines sukzessiven Annäherungsregisters (SAR = successive approximation register) zu setzen. Diese Betriebsweise ist allgemein bekannt und beispielsweise auf Seite II-81 des Buches "AD Conversion Handbook", veröffentlicht durch Analog Devices, Inc. in Norwood, Mass., beschrieben. Weitere Informationen bezüglich dieser Wandler können dem Buch "Electronic Analog/Digital Conversions" von H. A. Schmid (Van Nostrand Reinhold, 1970) entnommen werden.

Während Analog/Digital-Wandler mit Taktgeneratoren zum Auszählen von Rampensignal-Integratoren in integrierter Schaltkreistechnik und damit wirtschaftlich in geringer Größe hergestellt werden können, konnten Analog/Digital-Wandler vom sukzessiven Annäherungstyp bislang nicht auf einem einzigen monolithischen Halbleiterchip integriert werden.

Es ist daher die Aufgabe der vorliegenden Erfindung, einen Analog/Digital-Wandler vom sukzessiven Annäherungstyp anzugeben, der infolge Integration eine kleine Abmessung aufweist und wirtschaftlich herstellbar ist.

Die Lösung dieser Aufgabe gelingt gemäß der im Patentanspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.

Die vorliegende Erfindung ermöglicht eine Single-Chip-Lösung bei einem auf der sukzessiven Annäherung basierenden Analog/Digital-Wandler durch den Einsatz einer gemischten Integrationstechnik, wobei im Normalmodus betriebene Transistoren und I²L-Transistoren (I²L = Integrated Injection Logic) zur Anwendung gelangen.

Bezüglich der I²L-Technik sei auf folgende Literaturstellen verwiesen: "Design Considerations for Merged Transistor Logic (Integrated Injection Logic)" von Horst H. Berger, Seiten 14/15 des "Digest of the 1974 IEEE, International Solid State Circuits Conference" und das Buch von G. Weil "Digitale integrierte Schaltungen" (Begriffe und Abkürzungen), VDI-Verlag GmbH, 1977, Seiten 57, 58.

Anhand der Figuren der beiliegenden Zeichnung sei im folgenden ein Ausführungsbeispiel des erfindungsgemäßen Wandlers beschrieben.

Es zeigt

Fig. 1 ein schematisches Schaltungsdiagramm, teilweise in Blockformat, zur Veranschaulichung einer Ausführungsform der vorliegenden Erfindung mit einem vollständigen Analog/Digital-Wandler auf einem einzigen monolithischen Chip;

Fig. 2 die Art und Weise, in der die Fig. 3 bis 6 zu kombinieren sind;

Fig. 3 bis 6 eine detailliertes Schaltungsschema der Ausführungsform gemäß Fig. 1; und

Fig. 7 bestimmte Einzelheiten des sukzessiven Annäherungs- Registers, die in Fig. 4 aus Gründen der Vereinfachung unterdrückt wurden.

Detaillierte Beschreibung eines bevorzugten Ausführungsbeispieles

Ein gegenwärtig bevorzugter Analog/Digital-Wandler gemäß der vorliegenden Erfindung umfaßt ein einziges Substrat, das einem Mehrschritt-Diffusionsprozeß unterworfen wird, um einen monolithischen Chip zu bilden, der in bestimmten Bereichen im invertierten Modus betriebene I²L-Transistoren aufweist. Fig. 1 zeigt diese Ausführungsform schematisch. In dieser Figur und ebenfalls in den Fig. 3 bis 6 sind die im invertierten Modus betriebenen Transistoren in dem I²L-Teil des Substrates, der durch den gestrichelten Block angedeutet ist, angeordnet, wobei die einzelnen Transistoren durch Emitter mit einem Halbpfeil veranschaulicht sind. Alle diese Emitter besitzen eine gemeinsame Verbindung mit der logischen Rückführung. Die I²L-Injektionsschiene R ist durch eine ausgefüllte Pfeilspitze dargestellt. Die verbleibenden Teile des Chips umfassen im Normalmodus betriebene Transistoren, die durch keine besonderen Symbole dargestellt sind.

Der zusammengesetzte Chip gemäß der vorliegenden Erfindung wird durch einen Diffusionsprozeß hergestellt, der gegenüber dem Standardprozeß nur einen weiteren Schritt aufweist, wobei dieser Schritt eine tiefe n⁺-Diffusion umfaßt, um ein Übersprechen zwischen benachbarten Gattern in der Struktur zu verhindern. Der Prozeß erzeugt alle Standardkomponenten zusätzlich zu den I²L-Transistoren. Dies kann im wesentlichen durch einen Standardprozeß bewerkstelligt werden, da bei der Herstellung der I²L-Gattereinrichtung erstens die normale Emitterdiffusion die I²L-Kollektoren bildet, zweitens die Basen die gleichen sind und gleichzeitig gebildet werden und drittens der normalerweise für den Kollektor benutzte Epitaxialbereich als I²L-Emitter dient. Da jeder Mehrfach-Kollektor-I²L-Transistor selbst ein Logikgatter bildet, kann die Packungsdichte wesentlich verbessert werden.

Unter Bezugnahme auf die untere Ecke von Fig. 1 umfaßt der Chip einen Zehnbit-D/A-Wandler 30 mit Stromausgang, welcher mehrere im Normalmodus betriebene Transistor-Stromquellen 32 A, 32 B, usw. enthält. Die durch diese Stromquellen erzeugten Ströme sind mittels eines Widerstandnetzwerkes 34, das an die Emitter der Transistoren angeschlossen ist, binär gewichtet. Jede Stromquelle wird durch einen entsprechenden Schalter 36 A, 36 B, usw. gesteuert, wobei jeder Schalter ein Differentialpaar von Transistoren umfaßt, das den Quellenstrom entweder zu einer gemeinsamen Digitalleitung 38 oder zu einer Stromsummenleitung 40 je nach dem Zustand der Steuersignale an den Basen des Differentialpaares verteilt. Ein D/A-Wandler des dargestellten Typs ist in der US-PS 39 40 760 näher dargestellt und beschrieben.

Die Schalter 36 A, usw. des Wandlers 30 werden von einer sukzessiven Annäherungs-Steuereinrichtung 42 betrieben, die einen konventionellen sukzessiven Annäherungsalgorithmus ausführt, der auf dem Gebiet der Analog/Digital-Wandler als solcher bekannt ist. Während der Ausführung dieses Algorithmus werden die Ausgangsströme des Wandlers auf der Leitung 40 mit dem analogen Eingangssignal verglichen, das über den analogen Eingangsanschluß 44 und einen Eingangswiderstand 46 einem Summenpunkt 48 zugeführt wird. Der Summenpunkt 48 ist an einen Vergleicher 50 angeschlossen. Die Ergebnisse des Vergleichs werden über eine Leitung 52 der sukzessiven Annäherungs-Steuereinrichtung 42 zugeführt, um den Zustand der einzelnen Bit-Flip-Flops 54 A, usw. festzustellen, die einen Teil der Steuereinrichtung 42 bilden.

Der Wandler 30 wird durch die sukzessive Annäherungs-Steuereinrichtung 42 in einer solchen Weise gesteuert, daß die dem signifikantesten Bit (MSB = most significant bit) zugeordnete Quelle 36 A zuerst eingeschaltet wird und ihr Wert mit dem analogen Eingangssignal verglichen wird. Wenn das analoge Eingangssignal größer ist, so wird das dem Bit 1 zugeordnete Flip-Flop 54 A gesetzt und die MSB-Stromquelle durch den zugeordneten Steuerschaltkreis weiter durchgesteuert. Danach wird die nächste Stromquelle 32 B eingeschaltet, die den halben Wert des MSB-Stromes aufweist, und es wird ein weiterer Vergleich zwischen dem analogen Eingangssignal und den kombinierten Strömen der ersten beiden Stromquellen 32 A und 32 B durchgeführt. Wenn das analoge Eingangssignal größer ist, so wird das dem Bit 2 zugeordnete Flip-Flop 54 B gesetzt und die Stromquelle 32 B wird danach durch den zugeordneten Steuerschaltkreis weiter durchgesteuert. Wenn das analoge Eingangssignal kleiner ist, so wird das dem Bit 2 zugeordnete Flip-Flop zurückgestellt und die Stromquelle 32 B abgeschaltet. Dieses Verfahren setzt sich in bekannter Weise fort, bis alle Stromquellen überprüft und mit dem analogen Eingangssignal verglichen worden sind. Der endgültige Zustand der Flip-Flops 54 A, usw. stellt die Digitalzahl dar, die dem analogen Eingangssignal entspricht. Diese Flip-Flops sind an entsprechende Ausgangspuffer 56 A, usw. mit drei Zuständen angeschlossen, die am Ende des Umwandlungszyklus aktiviert werden, um ein digitales Ausgangssignal an den Bit-Ausgangsanschlüssen 58 A, usw. zu erzeugen.

Ein Umwandlungszyklus wird durch Anlegen eines Startsignales an den Lösch- und Umwandlungsanschluß 60 ausgelöst. Dieses Startsignal nimmt zuerst den hohen Pegel ein, um die Löschfunktion zu erzeugen, wobei der Wandlerschaltkreis auf den Anfangszustand zurückgestellt wird, und es nimmt sodann den niedrigen Pegel ein, um mit der sukzessiven Annäherungs- Umwandlungsfolge zu beginnen.

Gemäß Fig. 3 sowie gemäß Fig. 1 wird im Löschmodus, d. h. bei hohem Pegel des an den Anschluß 60 angelegten Signales (über dem Schwellwertpegel an der Basis des Transistors Q 322), der Strom des Transistors Q 320 von dem Transistor Q 322 zu der Basis des Transistors Q 341 geleitet. Dieser Strom schaltet den Transistor Q 341 ein, welcher seinerseits den Transistor Q 137 einschaltet. Der Transistor Q 137 ist in Fig. 3 schematisch als ein einziger Mehrfachkollektor-Transistor dargestellt; bei dem tatsächlichen Chip besteht er jedoch aus einer Anzahl von Transistoren mit einem und zwei Kollektoren, die parallel geschaltet sind, um als Mehrfachkollektor- Einrichtung zu arbeiten, die auf das Steuersignal des Transistors Q 341 anspricht.

Bei der Durchsteuerung des Transistors Q 137 nimmt dieser Transistor die Basisansteuerung des Transistors Q 341 durch einen seiner Kollektoren, die auf die Basis des Transistors Q 341 zurückgeführt sind, hinweg. Der Transistor Q 341 ist ein im Normalmodus betriebener Transistor mit relativ hoher Stromverstärkung β, so daß er nur einen kleinen Basisstrom benötigt, um eine genügende Ansteuerung für den Transistor Q 137 zu liefern. Wenn der Transistor Q 137 eingeschaltet wird, so wird ein Gleichgewicht erzielt, wobei der Kollektorstrom des Transistors Q 137 auf einen Wert entsprechend dem Kollektorstrom des Transistors Q 322 ansteigt, der lediglich um den geringen Basisstrom des Transistors Q 341 verringert ist. Vorspannungsschaltkreise, bestehend aus den Transistoren Q 139 (ein Strombegrenzer), Q 340, Q 329 und Q 328 stellen diesen Strom auf einem Pegel ein, der etwas größer als der Basisstrom irgendeines injizierten Transistors in der I²L-Anordnung ist. Infolgedessen wird der Transistor Q 137 eingeschaltet, wobei die Ansteuerung ausreichend ist, um sicherzustellen, daß seine Kollektoren den Basisstrom irgendeines Transistors in der Anordnung aufnehmen können.

Es sei darauf verwiesen, daß zwecks Vereinfachung von Fig. 4 nur der Schaltkreis für die ersten zwei und letzten zwei Bits gezeigt ist. Die Ausgangspuffer und die Wandler-Stromquellen für die anderen sechs Bits sind identisch mit den dargestellten. Zur Vervollständigung der Darstellung enthält Fig. 7 die Einzelheiten des Steuerschaltkreises für die anderen sechs Bit.

Ein Kollektor des Transistors Q 137 steuert die Basis des Transistors Q 126 an und stellt hierdurch den Zustand eines Taktes 62 ein, dessen Betriebsweise später beschrieben wird. Gemäß Fig. 4 steuern die anderen Kollektoren des Transistors Q 137 Schaltungspunkte in der sukzessiven Annäherungs-Steuerlogik 42 an, um den Anfangszustand aller Bit-Flip-Flops 54 A, usw. vorzugeben.

Nachdem alle Wandlerschaltkreise auf den Anfangszustand zurückgestellt worden sind, wird der Lösch- und Wandlereingang 60 auf das niedrige Potential gesteuert. Hierdurch wird der Strom des Transistors Q 320 von dem Transistor Q 322 auf den Transistor Q 321 umgeleitet, der die Basis des Transistors Q 125 ansteuert. Bei fehlender Basisansteuerung wird der Transistor Q 341 ausgeschaltet und der Kollektor des Transistors Q 125 verschnellert die Abschaltung des Transistors Q 137. Bei ausgeschaltetem Transistor Q 137 geben seine Kollektoren die sukzessive Annäherungs- Steuerlogik frei und sie heben ebenfalls die Festklemmung des Transistors Q 126 in dem Taktgenerator auf, um eine Umwandlung auszulösen.

Der interne Taktgenerator 62 ist ein Ringoszillator, der aus den Transistoren Q 123, Q 124, Q 126-Q 129 und Q 131 besteht. Da der Ring eine ungerade Anzahl von Transistoren aufweist, ist er unstabil und schwingt mit einer Frequenz, die durch die Fortpflanzungsgeschwindigkeit des logischen Signales festgelegt ist. Diese Anordnung verringert die Probleme aufgrund von verarbeitungsbezogenen Veränderungen in der Fortpflanzungsverzögerung, da die Taktgeschwindigkeit sich mit der anhaftenden Logikgeschwindigkeit verändert.

Die Haupt-Taktschleife steuert zwei Funktionen. Eine Funktion liefert die Vergleichsverriegelung/Abfühlsignale auf den Leitungen 63 und 64; die andere Funktion steuert ein durch zwei dividierendes Flip-Flop 66, dessen Ausgang das sukzessive Annäherungsregister 42 (SAR) in seinem Algorithmus steuert. Das Register SAR schaltet sowohl bei der ansteigenden als auch bei der abfallenden Kante der Taktsteuerung, die es von dem Flip-Flop 66 zugeführt erhält. Infolgedessen arbeitet das Register SAR mit der zweifachen Taktfrequenz. Das durch zwei dividierende Flip-Flop, das aus den Transistoren Q 130, Q 132, Q 136 und Q 342 besteht, halbiert die Taktfrequenz, so daß das Register SAR um einen Schritt bei jedem vollen Zyklus des Taktes 62 fortschaltet.

Die I²L-Transistoren in diesem durch zwei dividierenden Schaltkreis bilden ein D-Flip-Flop, dessen -Ausgang auf den D-Eingang zurückgeführt ist. Der im Normalmodus betriebene Transistor Q 342 ist ein Puffer, der die Basis des Transistors Q 136 ansteuert. Die Ansteuerung für den Transistor Q 342 wird von dem gleichen Vorspannungsschaltkreis 67 abgeleitet, der auch den Lösch- und Wandlersteuerstrom liefert und aus den Transistoren Q 139, Q 340, Q 329 und Q 328 gemäß Fig. 3 besteht. Die Aussteuerung wird durch die Transistoren Q 134 und Q 135 gesteuert, die den Transistor Q 136 in einem herkömmlichen D-Flip-Flop direkt steuern. Die durch den Transistor Q 342 gebildete Pufferung ist erforderlich, um die mehreren Kollektoren des Transistors Q 136 anzusteuern. Diese Kollektoren steuern den Takt des Registers SAR. Wie bei dem Transistor Q 137 zeigt das Schema gemäß Fig. 3 den Transistor Q 136 als eine einzige Mehrfachkollektor-Anordnung, obgleich dieser tatsächlich aus einer Anzahl einzelner Transistoren besteht, die durch eine gemeinsame Basisleitung gesteuert werden.

Eine geeignete Ansteuerung wird sichergestellt, indem die Basis des Transistors Q 342 mit etwas mehr als dem normalen I²L-Gatterstrom beliefert wird, der von der Injektorschiene R abgeleitet wird. Wenn der Transistor Q 342 den Transistor Q 136 einschaltet, so muß der Transistor Q 136 mehr als den normalen Gatterstrom aufnehmen, bevor Gleichgewicht mit dem Strom von dem Transistor Q 328 erzielt wird. Infolgedessen wird der Transistor Q 136 hart genug durchgesteuert, so daß alle anderen Kollektoren wenigstens den maximalen Gatterstrom aufnehmen können.

Der Strom des Transistors Q 328 ist jedoch begrenzt, so daß die Basisspannung des Transistors Q 342 durch die Doppelkollektoren entweder des Transistors Q 134 oder des Transistors Q 135 gesteuert werden kann. Diese Steuertransistoren besitzen ebenfalls einen Kollektor, der die Basis des Transistors Q 136 ansteuert, um eine überhöhte Ladung wegzunehmen, wenn der Transistor Q 342 ausschaltet.

Der beschriebene Schaltkreis liefert eine Taktsteuerung für das Register SAR 42, wobei die Taktsteuerung jedesmal wechselt, wenn der Transistor Q 131 in dem Haupt-Taktoszillator ausschaltet. Die Benutzung des D-Flip-Flops 66 zur Halbierung der Frequenz führt zu einer geringeren Transistorzahl gegenüber der Erzielung der gleichen Frequenz mit einem Ringoszillator mit der zweifachen Anzahl von Stufen. Die Verwendung der Frequenzteilung gestattet ferner die Verriegelung des Vergleichers vor jeder Fortschaltung des Registers SAR. Da das Register SAR sowohl mit der ansteigenden als auch der abfallenden Flanke der Taktansteuerung fortgeschaltet wird, muß der Vergleicher mit der zweifachen SAR-Taktfrequenz verriegelt (und entriegelt) werden. Der Vergleicher wird daher von der Ringoszillatorschleife angesteuert und das Register SAR wird von der durch zwei dividierten Ringoszillatorfrequenz betrieben.

In dem diffundierten Chip sind die Basen der Transistoren Q 127 und Q 131 vergrößert, so daß sie teilweise ihren entsprechenden Injektorbereich umgeben. Infolgedessen besitzen sie eine übertriebene Basisansteuerung, die benutzt werden kann, um die Basisströme der Transistoren Q 355 und Q 356 in dem Vergleicher 50 zu liefern. Diese letzten beiden Transistoren steuern einen der Haupt-Vorspannungsschaltkreise in dem Vergleicher. Wenn der Transistor Q 355 eingeschaltet ist, so steuert der Strom des Transistors Q 372 die Vergleicher-Eingangsstufe und der Vergleicher arbeitet in einem linearen Modus. Wenn der Transistor Q 356 eingeschaltet ist und der Transistor Q 355 ausgeschaltet ist, so umgeht der Strom des Transistors Q 372 die Eingangsstufe und fließt durch einen Flip-Flop-Schaltkreis, der mit dem Vergleicher verbunden ist und den Stromzustand des Vergleichers verriegelt. Da bei dieser Bedingung die Eingangsstufe gesperrt ist, haben nachfolgende Änderungen des Vergleicher-Eingangssignales keine Auswirkung und der Vergleicherausgang bleibt mit der Information verriegelt, die zum Schaltzeitpunkt vorlag. Der Vergleicher kann in den linearen auf das Eingangssignal ansprechenden Betrieb zurückgeführt werden, indem in einfacher Weise die Ansteuerung der Steuertransistoren umgekehrt wird, wodurch der Transistor Q 356 ausschaltet und der Transistor Q 355 erneut einschaltet.

Wenn das Lösch- und Wandlersignal den niedrigen Pegel einnimmt und somit die Wandlerfunktion vorgibt, so gibt der Transistor Q 137 die Ansteuerung der Basis des Transistors Q 126 frei, wodurch sich eine Inversion durch den Ringoszillator des Taktgebers 62 fortpflanzt. Die Basis des Transistors Q 126, die das niedrige Potential aufwies, wird auf das hohe Potential angehoben und der Transistor Q 126 schaltet, wodurch die Basis des Transistors Q 127 auf das niedrige Potential heruntergezogen wird. Bei der Ausschaltung des Transistors Q 127 wird der Transistor Q 131 eingeschaltet und die Inversion setzt sich durch den Ring fort. Wenn die Basis des Transistors Q 127 auf niedrigem Potential und die Basis des Transistors Q 131 auf hohem Potential gehalten wird, so befindet sich der Vergleicher in einem auf ein Eingangssignal ansprechenden Modus und ermittelt die Differenz zwischen dem signifikantesten Bit MSB und den analogen Eingangssignal.

Wenn die Inversion vollständig den Ring durchlaufen hat, schaltet der Transistor Q 127 ein und der Transistor Q 131 wird ausgeschaltet. Diese beiden Basissignale veranlassen den Vergleicher zur Verriegelung des Ausgangszustandes. Bei der Ausschaltung des Transistors Q 131 triggern zwei seiner Kollektoren das Flip-Flop 66 und veranlassen dessen Umschaltung, wodurch der Zustand des Registers SAR fortgeschaltet wird. Wenn das Register SAR fortschaltet, wird dem Vergleicher eine neue Testbedingung vorgelegt. Die Ergebnisse des vorausgegangenen Tests bleiben jedoch in dem Vergleicher verriegelt, bis die geeignete Umschaltung vervollständigt ist. Die Inversion, die das D-Flip- Flop 66 getriggert hat, setzt sich durch den Ring fort, bis sie die Transistoren Q 127 und Q 131 erneut erreicht, worauf der Vergleicher auf den eingangs empfindlichen Modus zurückgeführt wird, um die neue Testbedingung zu prüfen, und die Eingänge des Flip-Flops werden auf niedriges Potential gesteuert, um dieses für den nächsten Taktimpuls bereitzumachen.

Testfolge des Registers SAR

Die individuellen Bit-Stromquellen 32 A, usw, des Wandlers 30 werden durch die Flip-Flops 54 A, usw. in dem Register SAR gesteuert. Jedes dieser Flip-Flops besteht aus einem Paar von Transistoren: den Transistoren Q 2 und Q 4 für die signifikanteste Bitposition MSB; den Transistoren Q 12 und Q 14 für die zweit-signifikanteste Bitposition SB; den Transistoren Q 82 und Q 84für das Bit 9, usw. und im allgemeinen aus den Transistoren Q 2 und Q 4 für Bit x + 1. Jedes dieser Bit wird der Reihe nach gestestet, wobei mit dem signifikantesten Bit MSB begonnen wird und der Test zu dem am wenigsten signifikanten Bit LSB fortschreitet. Der SAR-Schaltkreis führt einen 2-Bit-Zyklus innerhalb des Registers durch. Der Beginn und das Ende (MSB und Status) des Registers weichen geringfügig von dem zyklischen Muster ab, um den Start-und Endfunktion entgegenzukommen.

Die Rückstellfunktion des Lösch- und Wandlereingangs, die durch den Transistor Q 137 verwirklicht wird, löscht die den Bits 2 bis 10 zugeordneten Flip-Flops, so daß diese Bits in dem Wandlerausgang nicht auftreten. Die signifikanteste Bitposition MSB wird durch einen Kollektor des Transistors Q 137 geschaltet, der die Basis des Transistors Q 2 ansteuert. Wenn eine Umwandlung beginnt, so wird der Transistor Q 137 ausgeschaltet, wodurch die zehn Flip-Flops in ihrem gelöschten Zustand verbleiben, aber in der Lage sind, durch andere Signale betätigt zu werden.

Die Rückstellfunktion des Transistors Q 137 löscht ebenfalls fünf Steuer-Flip-Flops 68 A/B...68 I/J, wobei jeweils ein solches Flp-Flop einem Paar von Bit-Flip-Flops 54 A, 54 B; 54 C, 54 D, usw. benachbart angeordnet ist und aus Transistorpaaren Q 27-Q 28... Q 107-Q 108 besteht. Diese Flip-Flops steuern die Ereignisfolge in dem Register SAR. Insbesondere befindet sich der Transistor Q 27 nach dem Rückstellsignal des Transistors Q 137 im eingeschalteten Zustand und hält den Transistor Q 31 gesperrt (Fig. 7). Der Transistor Q 51 wird durch den Transistor Q 47 gesperrt usw. bis zu dem Transistor Q 91, der durch den Transistor Q 87 gesperrt wird. Es gibt kein vorausgehendes Steuer-Flip-Flop zum Sperren des Transistors Q 11 (der in seiner Funktion den Transistoren Q 31, Q 51, usw. ähnlich ist). Wenn jedoch die Umwandlungsfolge beginnt, so ist der Transistor Q 136 eingeschaltet und hält alle SAR-Taktleitungen auf niedrigem Pegel. Während des ersten Taktintervalles, währenddem sich die Basis des Transistors Q 11 auf niedrigem Pegel befindet, ist das Q 2-Q 4-Flip-Flop allein eingeschaltet und die signifikanteste Bitposition MSB wird getestet. Am Ende des ersten Haupttaktzyklus wird das D-Flip-Flop 66 geschaltet und der Transistor Q 136 wird ausgeschaltet, wodurch der Transistor Q 11 durchschalten kann. Wenn der Transistor Q 11 durchgeschaltet wird, so schaltet er den Transistor Q 12 aus, wodurch das Q 12-Q 14-Flip-Flop umschaltet. Die Ausgänge der Transistoren Q 12 und Q 14 schalten das zweite Bit des Wandlers 30 ein, wobei dies über die Transistoren Q 217 und Q 218 geschieht. Während des auf diese Umschaltung folgenden Intervalles wird das zweite Bit getestet.

Im rückgestellten Zustand sperrt der Transistor Q 12 den Transistor Q 21. Wenn der Transistor Q 11 einschaltet, wird durch die Umschaltung der Transistoren Q 12 und Q 11 der Transistor Q 21 gesperrt. Am Ende des hohen Taktzyklus an der Basis des Transistors Q 11 wird jedoch dieser Transistor ausgeschaltet, der Transistor Q 12 ist bereits vorher ausgeschaltet worden und der Transistor Q 21 kann einschalten. Wenn der Transistor Q 21 einschaltet, so schaltet er den Transistor Q 27 aus, wodurch das Q 27-Q 28-Flip-Flop umschaltet. Da dieses Flip-Flop nur durch die allgemeine Lösch- und Wandlerrückstellung gelöscht werden kann, bleibt es für den Rest der Umwandlung gesetzt. Die Ausgänge des Transistors Q 28 nehmen nur das niedrige Potential ein, wodurch jede nachfolgende Betätigung der Transistoren Q 11, Q 21, Q 3 bzw. Q 13 verhindert wird. Wenn der Transistor Q 28 einmal eingeschaltet wird, so stellt dies sicher, daß die vorausgegangenen Teile der sukzessiven Annäherungsfolge in diesem Zyklus nicht wiederholt werden.

Wenn der Transistor Q 21 einschaltet, so schaltet er ebenfalls den Transistor Q 22 aus (Fig. 7), wodurch das Q 22-Q 24-Flip- Flop gesetzt wird und der Test des Bit 3 ausgelöst wird. Dieser Test wird fortgesetzt, während die Kollektoren des Transistors Q 136 auf dem niedrigen Potential bleiben.

Eine zusätzliche Änderung während dieses Intervalles ist die Freigabe des Transistors Q 31. Wenn der Transistor Q 27 ausgeschaltet wird, so gibt er die Basis des Transistors Q 31 frei, welche jedoch durch einen Kollektor des Transistors Q 136 auf dem niedrigen Potential gehalten wird. Wenn dieser Taktzyklus endet und das D-Flip-Flop 66 den Transistor Q 136 ausschaltet, so wird der Transistor Q 31 eingeschaltet und setzt das Q 32- Q 34-Flip-Flop. Diese Situation ist der Folge analog, die durch die Ansteuerung des Transistors Q 11 ausgelöst wurde. Nachfolgende Operationen sind ebenfalls analog. Dies bedeutet, daß das Bit 4 getestet wird, während der Transistor Q 136 ausgeschaltet ist. Wenn der Transistor Q 136 als nächstes eingeschaltet wird, so wird der Transistor Q 41 durchgeschaltet, worauf sowohl das Q 47-Q 48- als auch das Q 42-Q 44-Flip-Flop gesetzt wird. Das Bit 5 wird getestet und die vorausgehenden Schaltkreise werden durch den Transistor Q 48 blockiert und der Transistor Q 51 wird durch den Transistor Q 47 freigegeben. Jeder nachfolgende Anstieg und Abfall des Taktsignales von dem Transistor Q 136 schaltet das Testbit um eine Position weiter, bis alle 10 Bit getestet worden sind.

Am Ende des Testintervalles für das zehnte Bit blockieren die Kollektoren des Transistors Q 108 vorausgehende Abschnitte des Registers. Ein Kollektor des Transistors Q 108 ist ebenfalls auf die Basis des Transistors Q 126 zurückgeführt, um den Takt 62 anzuhalten, nachem 10 Bit umgewandelt worden sind. Ein Kollektor des Transistors Q 107 steuert den Transistor Q 109, einen gesteuerten β I²L-Transistor, der eine strombegrenzende Kollektorverbindung halber Größe zu seiner Basis aufweist. Dieser Transistor schaltet durch und zieht einen Strom, der sich dem zweifachen des Gatterstromes einer einfachen injizierten Anordnung annähert. Dieser Strom steuert den Statuspuffer 70 mittels des Transistors Q 302.

Der Statuspuffer 70 zeigt an, daß eine Umwandlung vervollständigt ist und er steuert ebenfalls über eine Leitung 71 die 10-Bit-Ausgangspuffer 56 A, usw. mit drei Zuständen in den Anzeigezustand. Jeder der Bit-Ausgangspuffer wird durch einen Kollektor von dem Wandler-Steuer-Flip-Flop (Q 4, Q 14, Qx 4) angesteuert, um den endgültigen Zustand des Wandlers anzuzeigen. Dieser Zustand liegt innerhalb der Genauigkeit von einem Bit für das Eingangssignal, wobei die Größe des analogen Einganges digital angezeigt wird.

Vergleichersteuerung

Die vorhergehende Beschreibung der Testfolge zeigt, wie jedes Bit des Wandlers 30 bei fortschreitemder Umwandlung geschaltet wird. Damit der Wandler-Ausgang zu einem Wert konvergiert, der dem analogen Eingangssignal angenähert ist, müssen Mittel vorgesehen werden, um Bits auszuschalten, wenn bei der Summierung mit vorausgehend ausgewählten Bits das Eingangssignal übertroffen wird. Der Vergleicherschaltkreis stellt das Vorzeichen der Differenz zwischen dem analogen Eingangssignal und dem Wandler-Ausgangssignal fest. Sein Ausgang steuert über die Leitung 52 die Basis des Transistors Q 138 mit dem Ergebnis des Vergleichs an und der Ausgang wird während einer besonderen Periode des Taktzyklus durch den Takt 62 verriegelt oder entriegelt.

Wenn das analoge Eingangssignal das Ausgangssignal des Wandlers übertrifft, so wird der Transistor Q 138 durchgeschaltet; im anderen Fall wird der Transistor Q 138 ausgeschaltet. Fig. 3 zeigt, daß der Transistor Q 138 aus einer einzigen Mehrfachkollektoranordnung besteht, aber ebenso wie die Takt- und Rückstelltransistoren Q 136 und Q 137 besteht er tatsächlich aus einer Anzahl von Transistoren, die parallel angesteuert werden. Im Gegensatz zu den Takt- und Rückstelltransistoren benutzt dieser Transistor jedoch keine Rückführungssteuerung seiner Ansteuerung. Statt dessen wird der Basisanschluß des Transistors Q 138 durch den Vergleicher übersteuert.

Die Kollektoren des Transistors Q 138 steuern die Transistoren Q 3, Q 13...Qx 3, die den Bit-Flip-Flops 54 A, usw. zugeordnet sind. Diese Transistoren Q 3, usw. werden so betrieben, daß sie das zugeordnete Flip-Flop am Ende des Testintervalles zurückstellen, es sei denn, sie werden durch den Transistor Q 138 gesperrt.

Es sei die Wirkungsweise des Transistors Q 3 auf das Q 2-Q 4- Flip-Flop betrachtet. Während des Tests des signifikantesten Bits MSB weisen die Kollektoren des Transistors Q 136 den niedrigen Pegel auf. Einer dieser Kollektoren steuert den Transistor Q 3 und hindert diesen daran, das Q 2-Q 4-Flip-Flop zurückzustellen. Zu diesem Zeitpunkt sind sowohl der Transistor Q 14 als auch der Transistor Q 28 ausgeschaltet, so daß am Ende des MSB-Testintervalles, wenn der Transistor Q 136 ausgeschaltet wird, der Transistor Q 3 eingeschaltet wird und das Q 2-Q 4-Flip-Flop zurückstellt, vorausgesetzt, daß der den Transistor Q 5 steuernde Kollektor des Transistors Q 138 dies nicht verhindert.

Wenn der Takttransistor Q 136 ausschaltet, so beginnt die zuvor beschriebene Folge, bei der der Transistor Q 11 das Q 12-Q 14- Flip-Flop setzt. Nach drei Gatterverzögerungen wird daher der Transistor Q 14 eingeschaltet und hindert den Transistor Q 3 an der Rückstellung des Q 2-Q 4-Flip-Flops. Dies bedeutet, daß bei der Annahme des hohen Potentials der Taktkollektoren am Ende des MSB-Testintervalles der Transistor Q 3 für eine Zeitdauer von drei Gatterverzögerungen freigegeben wird, um das Q 2-Q 4-Flip-Flop zurückzustellen, es sei denn, er wird daran durch den Vergleicher mittels des Transistors Q 138 gehindert. Nachfolgend, wenn der Takttransistor erneut durchgeschaltet wird, kann der Transistor Q 14 zurückgestellt werden. Der Transistor Q 28 schaltet jedoch durch und bleibt für den Rest der Umwandlung durchgeschaltet, um den Transistor Q 3 zu sperren. Da während dieser Änderung die Taktkollektoren den niedrigen Pegel aufweisen, wird jegliche Lückensynchronisierung zwischen den Transistoren Q 14 und Q 28 durch den Transistor Q 136 an der Basis des Transistors Q 3 gesperrt. Der Transistor Q 3 hat daher während der gesamten Umwandlung nur eine mögliche Gelegenheit, das Q 2-Q 4-Flip-Flop zurückzustellen.

Wenn die Kollektoren des Transistors Q 136 den hohen Pegel einnehmen, um den Test des zweiten Bits auszulösen, so wird der Transistor Q 11 durchgesteuert und setzt das Q 12-Q 14-Flip-Flop und hindert den Transistor Q 13 an der Rückstellung dieses Flip- Flops. Am Ende des Testintervalles für das Bit 2 nehmen die Taktkollektoren den niedrigen Pegel ein, wodurch der Transistor Q 11 ausgeschaltet wird und der Sperreffekt hinsichtlich des Transistors Q 13 aufgehoben wird. Wenn der Transistor Q 13 nicht an seiner Ansteuerung durch den Kollektor des Transistors Q 138 gehindert wird, so wird er eingeschaltet und stellt das Q 12- Q 14-Flip-Flop zurück. Wenn der Transistor Q 11 ausschaltet, so wird der Transistor Q 13 freigegeben und ebenfalls die Ereigniskette ausgelöst, durch die der Transistor Q 21 eingeschaltet, der Transistor Q 27 ausgeschaltet und der Transistor Q 28 eingeschaltet wird. Ein Kollektor des Transistors Q 28 dient der Sperrung des Transistors Q 13, so daß der Transistor Q 11 den Transistor Q 13 freigibt und der Transistor Q 28 drei Gatterverzögerungen später diesen Transistor sperrt. Da der Transistor Q 28 für den gesamten Rest der Umwandlung durchgeschaltet bleibt, ist der Transistor Q 13 in der Lage, das Q 12- Q 14-Flip-Flop nur für dieses Intervall von drei Gatterverzögerungen am Ende des Tests des zweiten Bits zurückzustellen. In Abhängigkeit von dem Zustand des Transistors Q 138, der durch den Vergleicher gesteuert wird, wird das zweite Bit zu diesem Zeitpunkt beibehalten oder zurückgewiesen.

Die Funktion des Tansistors Q 23 bei der Rückstellung des Q 22-Q 24-Flip-Flop ist nahezu identisch mit der Funktion des Transistors Q 3 im Hinblick auf sein zugeordnetes Flip-Flop. Während des Testintervalles für das zweite Bit ist der Transistor Q 23 gesperrt. Zu diesem Zeitpunkt ist jedoch das Q 22-Q 24-Flip-Flop noch in seinem anfänglichen zurückgestellten Zustand, so daß der Transistor Q 22 keinen Einfluß hat. Zu Beginn des Testintervalles für das vierte Bit wird der Transistor Q 23 durch den Takt für das Intervall von drei Gatterverzögerungen freigegeben, wobei dieses Intervall erforderlich ist, um den Transistor Q 34 durchzuschalten. Während dieser Freigabezeit wird das Bit 3 beibehalten oder unter der Steuerung des Vergleichers zurückgewiesen. Nach dieser Zeit und für den Rest des Umwandlungszyklus bleibt der Transistor Q 23 durch einen oder mehrere der Transistoren Q 34, Q 48, Q 138 oder Q 136 gesperrt. Die Betriebsweise des Transistors Q 33 im Hinblick auf das Bit 4 ist identisch zu derjenigen des Transistors Q 13 im Hinblick auf das Bit 2. Jede Stufe des Registers SAR besitzt einen Rückstelltransistor Q 3, Q 13, Q 23, Q 33 usw., der für drei Gatterverzögerungen am Ende des Testintervalles freigegeben wird, so daß die Stufe durch den Vergleicher in geeigneter Weise zurückgestellt werden kann.

Die Transistoren Q 5, Q 6; Q 15, Q 16; Q 25, Q 26; usw., die als kollektorlose I²L-Transistoren in dem Schema dargestellt sind, sind festgelegte Stromquellen, die die Ansteuerung für die Wandler-Stromverteiler Q 207, Q 208; Q 217, Q 218; Q 227, Q 228; usw. liefern. Diese Transistoren Q 5, usw. sind einfach injizierte I²L-Gatter ohne Kollektoren. Ihre unbelastete Spannung steigt ungefähr auf die Injektorspannung an und sie können einen normalen I²L-Gatterstrom an eine Last abgeben. Sie werden durch die Bit-Steuer-Flip-Flops 54 A, usw. ausgeschaltet, so daß sie nur einen Transistor innerhalb des Paares von Transistoren Q 2 x 7 und Q 2 x 8 in den leitenden Zustand versetzen. Diese Anordnung gestattet dem Flip-Flop die Verteilung der individuellen Bitströme des Wandlers zu dem analogen Summenpunkt oder Masse. Dieses Verfahren wird der direkten Ansteuerung der Stromverteiler durch die Flip-Flop-Basen vorgezogen, um eine geeignete Basisansteuerung für die hochrangigen Bits zu liefern und eine unerwünschte dynamische Beeinflussung zwischen dem Wandler und der Logik zu verhindern.

Der Schaltkreis des Vergleichers 50 führt zu einer schnellen Verriegelung, da er als ein integrales Element ein internes Flip-Flop enthält, das direkt durch die Vergleicherströme gesteuert wird. In näheren Einzhelheiten wird der Abfühlvergleich primär durch ein Paar von Transistoren Q 351, Q 352 bewirkt, deren Ströme durch entsprechende Lastschaltkreise fließen, die die Komponenten R 410, Q 347; und R 411, Q 348 aufweisen. Die Transistoren Q 347 und Q 348 sind mit zusätzlichen Emittern versehen, welche bei der Einschaltung des Transistors Q 356 durch den Takt 62 Strom durch diesen Transistor ziehen. Wenn die Umschaltung auftritt, so aktiviert der Stromfluß ein internes Flip-Flop, bestehend aus den Transistoren Q 345 und Q 346, welches darauf den abgefühlten Vergleichszustand verriegelt und das Ausgangssignal des Vergleichers auf dem verriegelten Wert festhält. Das doppelendige Ausgangssignal des Vergleichers 50 wird durch entsprechende Schaltkreise einem Paar von pegelverschiebenden Zener-Dioden 73, 74 zugeführt, die zusammen mit entsprechenden Transistoren Q 343, Q 344 in das Substrat eindiffunidert sind. Diese Transistoren bilden ein Differentialpaar, deren Kollektoren an einen Schaltkreis Q 331, Q 370 angeschlossen sind, der das doppelendige Vergleichersignal in ein entsprechendes einfachendiges Signal für die Vergleicher-Ausgangsleitung 52 umwandelt.

Die durch den Vergleicher 50 und seinen Ausgangsschaltkreis fließenden Ströme werden durch herkömmliche negative Vorspannschaltkreise 77 gesteuert. Der Summenpunkt 48 am Eingang des Vergleichers ist ebenfalls an eine bipolare Verschiebe- Stromquelle in Form eines Stromspiegels 75 angeschlossen. Der Strom dieser Quelle wird von einem durch einen Transistor Q 378 gebildeten Strom gesteuert, wobei der Transistor Q 378 an eine Spannungsversorgung 76 angeschlossen ist, die an die gemeinsame Basisleitung 78 eine Versorgungsspannung liefert. Wenn der Stromspiegel aktiviert wird, liefert er an den Summenpunkt 48 einen Strom entsprechend der Hälfte des vollen Stromes, wodurch der geforderte Verschiebeeffekt zur Erzielung des bipolaren Betriebs erzeugt wird. Die Spannungsversorgung 76 umfaßt eine Zehnerdiode D 402, die vorzugsweise eindiffundiert ist und eine Teiloberfläche-Unterbrechungs-Zehnerdiode bildet, z. B. eine sogenannte Zener-Diode in einer verdeckten Schicht. Die andere Zener-Diode D 401 gibt die Startbedingung für den Schaltkreis vor.

Die Transistor-Basisleitung 78 ist an die Stromquellen 36 A, usw. des Wandlers 30 angeschlossen und umfaßt Zwischen-Basis-Widerstände R 451, 477, usw., wodurch ein PTAT-Strom gemäß der Lehre der US-PS 39 40 760 gebildet wird (PTAT= proportional-to- absolute-temperature). Die Spannungsbezugsquelle 76 umfaßt geeignete Schaltkreise, die mit denjenigen in dem erwähnten Patent vergleichbar sind, um eine solche proportionale Stromänderung mit der Temperatur zu erzeugen.

Vorspannung

Zusätzlich zu der Erzeugung der verschiedenen Vorspannströme und -spannungen in dem Wandler ist die Vorspannung des I²L-Schaltkreises speziell vorgesehen, um die bestehenden Vorspannungspegel maximal auszunutzen und das Erfordernis für Pegelumsetzer zu vermeiden. Der I²I-Schaltkreis ist so angeschlossen, daß die Injektorschiene R, die den positivsten Anschluß bildet, von einer Vorspannung betrieben wird, welche negativ in bezug auf Masse ist. Diese Vorspannung mit geringer Impedanz wird durch den Spannungsabfall in Vorwärtsrichtung der Transistoren Q 323 und Q 324 erzeugt, wobei beide Transistoren als Dioden betrieben werden. Die Schalter 36 A, 36 B,...usw. müssen negativ in bezug auf Masse sein, um den Summenpunkt 48 des Vergleichers 50 so anzusteuern, daß er gegen Massenpotential konvergiert. Die negative Vorspannung der sukzessiven Annäherungssteuerung 42 gestattet es, die Schalter direkt ohne Spannungspegelumsetzer anzusteuern, die ansonsten bei einer konventionellen Logik-Spannungsversorgung erforderlich sind.

Darüber hinaus kann aufgrund der positiven Spannungsversorgung der sukzessiven Annäherungs-Steuerlogik 42, die mit einer festen Spannung erfolgt (zwei Dioden-Spannungsabfälle unterhalb Masse), der I²L-Schaltkreis teilweise durch Ströme versorgt werden, die von dem Betrieb der Zener-Spannungsversorgungsquelle 76 und der Wandler-Schaltkreise abgeleitet werden. Dieser Strom wird durch diese Schaltkreise benutzt, welche ungefähr seine Amplitude regeln, und sie haben eine ausreichende Spannungsnachgiebigkeit, um den Anschluß mit der negativen Seite der Logik zu gestatten. In dieser Weise werden diese Ströme benutzt, um die I²L-Transistorschaltkreise bei ihrer Rückführung nach Masse mit Spannung zu versorgen. Dies erlaubt eine Ersparnis an Gesamtleistung gegenüber der herkömmlichen Lösung, bei der der negative Spannungsanschluß durch eine niedrige Impedanzverbindung festgelegt ist und ein zusätzlicher fester Strom benutzt wird, um den positiven Logikanschluß zu versorgen.

Der negativ vorgespannte I²L-Schaltkreis muß die Ausgangspuffer 56 A, 56 B,... usw. ansteuern, die zwischen Masse und der positiven Spannungsversorgung zwecks Kompatibilität mit externen Schaltkreisen betrieben werden. Der Anschluß zwischen der I²L-Logik und den Puffern wird durch die Ansteuerung eines einzigen im invertierten Modus betriebenen NPN-Kollektors verwirklicht, der eine ausreichende Spannungsnachgiebigkeit aufweist, um eine Anspassung an Unterschiede in den Vorspannungspegeln zu gestatten. Dies stellt keine Erhöhung bezüglich der Komplexität in bezug auf eine herkömmliche Vorspannungsanordnung dar.

Claims (11)

1. Analog/Digital-Wandler mit einem einzigen monolithisch integrierten Schaltkreischip, der in einem mehrstufigen Diffusionsprozeß gebildet wird, gekennzeichnet durch:
mehrere in einem ersten Substratteil (30) gebildete, im normalen Modus betriebene Transistor-Stromquellen (32 A, 32 B...), die individuell steuerbar sind, um entsprechende binär gewichtete Ströme zur Summierung in einem zusammengesetzten Signal zu erzeugen;
im invertierten Modus betriebene I²L-Transistoreinrichtungen in einem zweiten Substratteil, welche Schaltkreise umfassen, die eine sukzessive Annährungs-Steuereinrichtung (42) definieren, welche in der Lage ist, einen sukzessiven Annäherungsalgorithmus auszuführen; und
Transistor-Schalteinrichtungen (36 A, 36 B,...) auf wenigstens einem der Substratteile, die auf die sukzessive Annäherungs-Steuereinrichtung (42) ansprechen und der Steuerung der Stromquellen dienen, um den genannten Algorithmus zur Bildung eines digitalen Ausgangssignales entsprechend einem unbekannten Analogsignal auszuführen.

2. Wandler nach Anspruch 1, gekennzeichnet durch:
einen Taktimpulsgenerator (62, 66), der im invertierten Modus betriebene I²L-Transistoren umfaßt und Taktimpulse für die sukzessive Annäherungs-Steuereinrichtung (42) erzeugt, um die Fortschaltung derselben zu bewirken;
einen aus im normalen Modus betriebenen Transistoren gebildeten Vergleicher (50) mit Eingangsmitteln (44, 46, 48) zur Aufnahme eines unbekannten Analogsignales für den Vergleich mit einem Signal entsprechend der genannten Summe von Strömen;
eine durch den Taktimpulsgenerator gesteuerte Einrichtung (63, 64) zur Aktivierung des Vergleichers;
Registereinrichtungen (54 A, 54 B, ...) in der sukzessiven Annäherungs-Steuereinrichtung, um die Ergebnisse eines jeden Vergleichs innerhalb der Folge zu speichern;
auf den Ausgang des Vergleichers (50) ansprechende Einrichtungen (52) zum Setzen der Registereinrichtungen (54 A, 54 B,...) gemäß dem Ergebnis eines jeden Vergleichs; und
an die Registereinrichtungen angeschlossene digitale Ausgangseinrichtungen (56 A, 54 B,...) zur Erzeugung eines digitalen Ausgangssignales bei Beendigung einer Umwandlung.

3. Wandler nach Anspruch 1, gekennzeichnet durch eine Spannungs- Referenzeinrichtung (76) auf dem gleichen Chip zur Vorgabe eines absoluten Analog/Digital-Wandlers.

4. Wandler nach Anspruch 3, dadurch gekennzeichnet, daß die Spannungs-Referenzeinrichtung aus im normalen Modus betriebenen Transistoren besteht.

5. Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die Schalteinrichtungen mehrere individuelle Schalter (36 A, 36 B,...) umfassen, von denen jeder ein Differentialpaar von im normalen Modus betriebenen Transistoren (Q 207, Q 208; Q 217, Q 218;...) aufweist, die an entsprechende Transistor- Stromquellen (32 A, 32 B,...) angeschlossen sind.

6. Wandler nach Anspruch 5, dadurch gekennzeichnet, daß die Schalteinrichtungen (36 A, 36 B,...) ferner mehrere im invertierten Modus betriebene Transistoren (Q 5, Q 6; Q 15, Q 16;...) zur Betätigung der individuellen Schalter aufweisen.

7. Wandler nach Anspruch 2, dadurch gekennzeichnet, daß der Taktimpulsgenerator (62) einen Ringoszillator (Q 123, Q 124, Q 126-Q 129, Q 131) umfaßt, der eine Ausgangsfrequenz entsprechend der Gatterverzögerung der den Ring bildenden, im invertierten Modus betriebenen Gatter erzeugt, wobei die Oszillatorfrequenz automatisch hinsichtlich Veränderungen der Gatterverzögerung in den zugeordneten Logikschaltkreisen des Wandlers unabhängig von der Ursache solcher Veränderungen kompensiert ist.

8. Wandler nach Anspruch 2, dadurch gekennzeichnet, daß die Registereinrichtungen (54 A, 54 B,...) aus im invertierten Modus betriebenen Transistoren (Q 2, Q 4, Q 12, Q 14;...) gebildet werden.

9. Wandler nach Anspruch 2, dadurch gekennzeichnet, daß die digitalen Ausgangseinrichtungen (56 A, 56 B,...) Ausgangspuffer umfassen, die aus im normalen Modus betriebenen linearen Transistoren (Q 201-Q 206; Q 211-Q 216;...) gebildet sind.

10. Wandler nach Anspruch 1, dadurch gekennzeichnet, daß alle im invertierten Modus betriebenen Transistoren und die im normalen Modus betriebenen Stromquellen-Transistoren in einem Potentialbereich unterhalb Masse betrieben werden.

11. Verfahren zur Herstellung eines Analog/Digital-Wandlers gemäß einem der Ansprüche 1 bis 10, gekennzeichnet durch:
Ausführung einer Reihe von Diffusionen in einem einzigen Substrat, um auf diesem Substrat im normalen Modus betriebene lineare Transistoren und im invertierten Modus betriebene I²L-Transistoren zu bilden;
wobei bestimmte der im normalen Modus betriebenen Transistoren als Digital/Analog-Wandler mit mehreren durch Schalter steuerbaren Stromquellen gebildet sind;
wobei bestimmte der im invertierten Modus betriebenen Transistoren als sukzessive Annäherungs-Steuereinrichtungen ausgebildet sind; und
wobei andere der Transistoren Mittel bilden, um kooperativ die sukzessiven Annäherungs-Steuereinrichtungen und den Digital/Analog-Wandler in Beziehung zu setzen und eine Umwandlung eines unbekannten Analogsignales in ein entsprechendes Digitalsignal zu bewirken.