DE2755714A1

DE2755714A1 - Logische schaltung

Info

Publication number: DE2755714A1
Application number: DE19772755714
Authority: DE
Inventors: Kiyoshi Aoki
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1976-12-14
Filing date: 1977-12-14
Publication date: 1978-06-15
Also published as: DE2755714C3; US4160173A; DE2755714B2

Description

Tokyo Shibaura Electric Co., Ltd.,
Kawasaki-shi, Japan

1 Ji. Dez. 1977

Logische Schaltung

Die Erfindung betrifft eine logische Schaltung, die sich insbesondere für integrierte Injektions-Logik-(rL)-Torschaltungen eignet.

Bisher übliche D-Typ-Flip-Flopschaltungen oder BinHrzHhler, die ein Ausgangssignal mit einer Frequenz entsprechend der Hälfte des eingespeisten Taktimpulses liefern, bestehen aus vier oder sechs logischen Torschaltungen. Zur Verbesserung der Integrationsdichte und Herabsetzung des Strombedarfs ist dabei die kleinstmögliehe Zahl von logischen Torschaltungen anzustreben.

Aufgabe der Erfindung ist damit die Schaffung einer logischen Schaltung, welche die vorgesehenen logischen Funktionen «it einer Mindestzahl an logischen Torschaltungen zu erfüllen vermag.

Die Erfindung bezweckt dabei auch die Schaffung einer logischen Schaltung, bei welcher auch dann, wenn mehrere derartige logische Schaltungen in Kaskade geschaltet sind, der Strom· verbrauch nicht entsprechend ansteigt.

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Diese Aufgabe wird bei einer logischen Schaltung der angegebenen Art erfindungsgemäß gelöst durch zwei kreuzgekoppelte NAND/NOR-Glieder, von denen das zweite eine größere Verzögerung der Ausgangsänderung besitzt als das erste Glied, durch dritte und vierte kreuzgekoppelte NAND/NOR-Glieder, durch eine Einrichtung zur Verbindung des Ausgangs des ersten NAND/NOR-Glieds mit einem Eingang des dritten NAND/ NOR-Glieds, durch eine Einrichtung zur Lieferung eines ersten Taktimpulses an die Eingänge der ersten beiden NAND/NOR-Glieder, durch eine Einrichtung zur Lieferung eines zweiten Taktimpulses mit der gegenüber dem ersten Taktimpuls entgegengesetzten Polarität an einen Eingang mindestens des vierten NAND/NOR-Glieds und durch eine Einrichtung zur Ankopplung eines logischen Eingangssignals an einen Eingang des ersten NAND/NOR-Glieds.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der beigefügten Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Schaltbild einer Ausführungsform einer logischen Schaltung mit Merkmalen nach der Erfindung in Form eines BinärZählers,

Fig. 2 eine graphische Darstellung beispielshafter Wellenformen von Zeitsteuer- bzw. Taktimpulsen zur Verwendung bei der erfindungsgemäßen logischen Schaltung,

Fig. 3 eine Reihe von Zeitsteuer- bzw. Taktdiagrammen zur Erläuterung der Arbeitsweise der logischen Schaltung nach Fig. 1,

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Fig. 4 ein Äquivalentschaltbild für eine Form von I L-Torschaltungen,

Fig. 5 ein die Torschaltung nach Fig. 4 wiedergebendes logisches Symbol,

Fig. 6 die logische Schaltung nach Fig. 1, dargestellt unter Verwendung des logischen Symbols von Fig. 5»

Fig. 7 eine Aus führungsform einer Schablonenanordnung (layout) für die logische Schaltung nach Fig. 6,

Fig. 8 ein Schaltbild einer anderen Ausführungsform der logischen Schaltung gemäß der Erfindung,

Fig. 9 eine Reihe von Zeitsteuer- bzw. Taktdiagrammen zur Erläuterung der Arbeitsweise der logischen Schaltung nach Fig. 8,

Fig. 1o ein Schaltbild der Ausführungsform nach Fig. 8 unter Verwendung des logischen Symbols für rL-Torschaltungen,

Fig. 11 ein Schaltbild nach einer anderen Ausführungsform der Erfindung,

Fig. 12 ein Schaltbild einer weiteren Ausführungsform der Erfindung,

Fig. 13 eine Reihe von Takt- bzw. Zeitsteuerdiagrammen zur Erläuterung der Arbeitsweise der logischen Schaltung nach Fig. 12,

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Fig. 14 ein Schaltbild der Schaltung nach Fig. 12 unter Verwendung des logischen Symbols von Fig. 5,

Fig. 15 ein Schaltbild eines unter Verwendung der logischen Schaltungen nach Fig. 14 aufgebauten Binärzählers,

Fig. 16 ein Schaltbild noch einer weiteren Ausführungsform der logischen Schaltung gemäß der Erfindung,

Fig. 17 eine Reihe von Takt- bzw. Zeitsteuerdiagrammen zur Erläuterung der Arbeitsweise der Schaltung nach Fig. 16,

Fig. 18 eine Darstellung der Schaltung nach Fig. 16 unter Verwendung des logischen Symbols für Ir L-Torschaltungen,

Fig. 19 eine Abwandlung der Schaltung nach Fig. 18 und

Fig. 2o ein Schaltbild der erfindungsgemäßen Schaltung mit Setz- und RUckstellfunktionen.

Fig. 1 veranschaulicht eine AusfUhrungsform einer logischen Schaltung gemäß der Erfindung, die grundsätzlich aus vier NAND- oder NOR-Gliedern besteht. Bekanntlicht entspricht das NAND-Glied im positiven logischen System dem NOR-Glied im negativen logischen System. Gemäß Fig. 1 sind vier NAND-Glieder G₁₁ - G₁Jj vorgesehen, doch können stattdessen auch vier NOR-Glieder verwendet werden.

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Gemäß Fig. 1 ist der Ausgang des ersten NAND-Glieds G₁₁ mit einem Eingang des zweiten NAND-Glieds G₁₂ verbunden, dessen Ausgang wiederum an einen Eingang des ersten NAND-Glieds G₁₁ angeschlossen ist. Auf diese Welse sind diese beiden NAND-Glieder kreuzgekoppelt. Ebenso sind auch das dritte und das vierte NAND-Glied G₁- bzw. G₁ j. kreuzgekoppelt. Ein erster Zeitsteuer- bzw. Taktimpuls CP wird an einen Eingang sowohl des ersten als auch des zweiten NAND-Glieds G₁₁ bzw. G₁₂ angelegt. Ein zweiter Taktimpuls ÖT, der eine Umkehrung des ersten Taktimpulses CP darstellt, wird einem Eingang des vierten NAND-Glieds G₁^ aufgeprägt. Das Ausgangssignal des ersten NAND-Glieds G₁₁ wird an die Eingänge von drittem und viertem NAND-Glied G₁-, bzw. G₁^. angelegt. Bei D₁₁ und D₁₂ sind Verzögerungselemente vorgesehen, von denen das Verzögerungselement D₁₁ die Zeitspanne des zweiten NAND-Glieds G₁₂ von der Eingangszustandsänderung zur Ausgangszustandsänderung im Vergleich zu derjenigen des ersten NAND-Glieds G₁₁ verlängert. Auf ähnliche Welse verlängert das Verzögerungselement D₁₂ die Zeitspanne des dritten NAND-Glieds G₁-, gegenüber derjenigen des vierten NAND-Glieds G₁^. Der Ausgang § des vierten NAND-Glieds G₁^ ist mit dem logischen Eingang des ersten NAND-Glieds G₁₁ verbunden, so daß die Schaltung gemäß Fig. 1 als Grundfrequenz-Teilerschaltung, d.h. als Binärzähler arbeitet und Ausgangssignale Q und Q mit einer Frequenz entsprechend der Hälfte der Frequenz der Taktimpulse CP und CP" liefert.

Es ist ermöglicht, daß die Verzögerungselemente D₁₁ und D₁₂ die Zeitverzögerung nur dann gewährleisten, wenn sich die Torausgangssignale von einem hohen auf einen niedrigen Pegel ändern. Für das NOR-Glied ist die Zeitverzögerung notwendig, wenn seine Ausgangssignale von einem niedrigen auf einen hohen Pegel übergehen.

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Zur Gewährleistung eines stabilen BetrM» der so aufgebauten Frequenzteilerschaltung ist es notwendig, daß die Taktim pulse CP und CP gemäß Fig. 2 in keinem Intervall gleichzeitig auf niedrigem Pegel liegen.

Eine Reihe von Takt- bzw. Zeitsteuerdiagrammen zur Veranschaulichung der Arbeltswelse der Schaltung nach Fig. 1 ist in Fig. 3 dargestellt. Hierbei besitzt der Taktimpuls CP Perioden I und III hohen Pegels entsprechend dem Doppelten der Perioden II und IV niedrigen Pegels. Das Ausgangssignal Q des Binärzählers besitzt ebenso wie der Taktimpuls CP, Perioden hohen Pegels entsprechend dem Doppelten der Perioden niedrigen Pegels. Diese Beziehung gilt auch für die Ausgangssignale der jeweiligen Zählerstufen in einem Welllgkeitszähler (ripple counter), bei dem eine Anzahl von Binärzählern in Kaskade geschaltet sind und die Ausgangssignale einer Zählerstufe als Taktimpulse der unmittelbar nachgeschalteten Binärzählerstufe eingegeben werden. Diese Beziehung ist von besonderer Wichtigkeit speziell beim Welligkeitszähler, bei dem die den verschiedenen Stufen zugeführten Ströme umgekehrt proportional zur Betriebsfrequenz bei Betrieb mit niedriger Leistung abnehmen. Wenn bei der integrierten Injektions-Loglktorschaltung der Speisestrom abnimmt, verlängert sich die Ausbreitungsverzögerungszeit. Bei der logischen Schaltung gemäß Fig. 1 müssen die verzögerten NAND-Olieder G₁₂ und G₁-, sowie das NAND-Glied G₁^ ihrer Ausgangssignalähderungen Innerhalb der Perlode III hohen Pegels (Fig. 5) abschließen. Wenn das Intervall III länger ist als das Intervall IV niedrigen Pegels, wird im Vergleich zu dem Fall, daß das Intervall III hohen Pegels dem Intervall IV niedrigen Pegels gleich ist, ein Torschaltungsbetrieb be längerer Ausbreitungsverzögerungszeit ermöglicht. Aus diesem Grund eignet sich der Binärzähler nach Fig. 1 für Betrieb bei niedriger Leistung.

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Die erfindungsgemäße logische Schaltung kann vorzugsweise unter Verwendung der erst in jüngsterZeit entwickelten integrierten Injektions-Logik(I L)-Torschaltungen aufgebaut werden. Wie im Äquivalentschaltbild von Fig. 4 gezeigt, verwendet eine solche Schaltung einen Mehrkollektor-npn-Transistor T₁ und einen Injektions-pnp-Transistor Tp* bei dem Basis und Kollektor mit Emitter bzw. Basis des Transistors T₁ verbunden sind. Der Umsetzer-Tranaistor T₁ besitzt dabei einen vertikalen Aufbau, während der Injektions-Transistor T₂ einen Queraufbau besitzt. Logische Eingänge IN₁ IN, sind an die Basis des Transistors T₁ angeschlossen. Die verschiedenen Kollektoren liefern Ausgangssignale OUT₁ OUT . Die I L-Torschaltung nach Fig. 4 ist im folgenden mit dem Symbol gemäß Fig. 5 bezeichnet.

Die logische Schaltung nach Fig. 1 kann unter Verwendung des I^L-Torschaltungssymbols auf die in Fig. 6 gezeigte Welse

p umgezeichnet werden. Dabei entsprechen I L-NAND-Glieder G₂₁ - G₂^ den NAND-Gliedern G₁₁ - G₁^. In Fig. 6 sind die den Verzögerungselementen D₁₁ und D₁₂ entsprech-.enden Verzögerungselemente weggelassen. Der Grund hierfür ist folgen-

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der: Das I L-Gateelement kennzeichnet sich dadurch, daß mit größer werdendem Injektionsstrom die Ausbreitungsverzögerungszeit kürzer wird. Wenn daher der Injektionsstrom jedes NAND-Glieds G₂₁ und G_2it doppelt so groß ist wie der Strom der NAND-Glieder G₂₂ und G₂-,, beträgt die Zeitspanne, während welcher die NAND-Glieder G₂₁ und G₂^ ihre Eingangspotentiale von einem niedrigen auf einen hohen Pegel ändern können, etwa die Hälfte der entsprechenden Zeitspanne der beiden anderen NAND-Glieder G₂₂ und G₂,. Mit anderen Worten: die Ausgangsänderung der NAND-Glieder G₂₂ und G₂-. werden, wie bei Verwendung der Verzögerungselemente, stärker verzögert als diejenigen der NAND-Glieder G₂₁ bzw.G₂^. Dies bedeutet, daß bei

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Einstellung eines passenden Unterschieds in den Injektor-Strömen zwischen den NAND-Gliedern ein stabiler Frequenzteilerbetrieb ohne Verzögerungselemente gewährleistet wird.

Ein Schablonen- oder Anordnungsschema (pattern layout) der logischen Schaltung nach Fig. 6 ist in Flg. 7 dargestellt, wobei die Basisbereiche der Umsetzer der NAND-Glieder Gp4 - Gpji mit Bgj - Bph bezeichnet sind. In jedem Basisbereich ist ein Kollektorbereich ausgebildet, und auf diesem ist weiterhin eine Kollektorelektrode C ausgebildet. Die Basiselektrode jedes Basisbereichs ist mil. B bezeichnet. Mit I₁ und I₂ sind den Basisbereichen Bg₄ und Bg^ bzw. den Basisbereichen Bgg und Bp, gemeinsame Injektoren bezeichnet.

Bei der logischen Schaltung nach Fig. 1 ist der Ausgang des NAND-Glieds G^ zur Bildung der Binärzähleranordnung an den Eingang des ersten NAND-Glieds G.. rückgekoppelt. Wahlweise kann gemäß Fig.8 ein getrennter logischer Eingang D anstelle des Ausgangs des NAND-Glieds O^ verwendet werden. Eine logische Schaltung der Art gemäß Fig. 8 erfüllt eine logische Funktion ähnlich einem D-Typ-Flip-Flop, wie dies aus dem Takt- bzw. ZeitSteuerdiagramm von Fig. 9 ersichtlich ist. Die logische Schaltung nach Fig. 8 besitzt bei Verwendung der I L-Torschaltungen denAufbau gemäß Fig. 1o, in welcher Torschaltungen G_Q1 und G₀₂ zur übertragung von Taktimpulsen CP und CT dienen. Gemäß Fig. 9 sind die Ausgänge Q und Q¹ bei den Schaltungen von Fig. 8 und Fig. 1o nicht komplementär. Zur Erzielung komplementärer Ausgangseignale Q und Q kann eine aus kreuzgekoppelten NAND-Gliedern G₂c und G₂£ bestehende Verklinkungs- oder Verknüpfungsschaltung (latch circuit) auf die In Fig. 11 gezeigte Weise mit den Ausgängen der NAND-Glieder Gg, und G₂^ gekoppelt sein.

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Fig. 12 zeigt eine andere Ausführungsform der Erfindung, bei welcher der Taktimpuls CF sowohl an das dritte NAND-Glied G₁, als auch an das vierte NAND-Glied G.^ angelegt und das Ausgangssignal des zweiten NAND-Glieds G₁₂ dem vierten NAND-Glied G₁^ aufgeprägt wird. Weiterhin ist das Verzögerungselement für das dritte NAND-Glied G₁, weggelassen. Diese Ausführungsform führt die logische Operation gemäß Fig. 13 durch.

Das Ausführungsbeispiel von Fig. 12 kann unter Verwendung von I L-NAND-Gliedern zur Schaltung nach Fig. 14 umgezeichnet werden. Bei Verwendung der I L-Glieder können die Injektionsströme von drittem und viertem NAND-Glied G₂, bzw. Q^u gleich groß sein. Wie bei der vorher beschriebenen Aueführungsform wird der Injektionsstrom des zweiten NAND-Glieds G₂₂ kleiner gewählt als derjenige des ersten NAND-Glieds G₂₁.

Die Ausführungsform nach Fig. 14 vermag als Binärzühler zu arbeiten, indem ein Ausgang des vierten NAND-Glieds G«^ mit dem logischen Eingang des ersten NAND-Glieds G₂₁ verbunden wird. Zusätzlich erlauben Verbindungen zwischen den Ausgängen von erstem und viertem NAND-Glied O₂₁ bzw. CUt sowie von zweitem und drittem NAND-Glied Og₂ bzw. Og, genäfi Fig. 15 die Erzeugung von komplementären Ausgangsslgnalen Q und Q.

Bei der Ausführungsform gemäß Fig. 12 und 14 kann die Verbindungeleitung zwischen den NAND-Gliedern G₁₁ und O₁- oder zwischen den NAND-Oliedern Og₁ und Og, weggelaseen werden, wenn ein Verzögerungeelement für dae dritte NAND-OlIed O₁, vorgesehen oder der Injektioneetrom des NAND-OHede kleiner eingestellt wird ale derjenige des NAND-Glieds p Wahlweise kann such die Verbindungeleitung zwischen den NAND Gliedern O₁₂ und O₁ jj oder Og₂ und G₂^ weggelassen werden.

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wenn ein Verzögerungselement für das NAND-Glied G₁ ^ vorgesehen oder der Injektionsstrom zum NAND-Glied G₂^ kleiner gewählt wird als derjenige des NAND-Glieds

Die weiter abgewandelte AusfUhrungsform gemäß Flg. 16 entspricht der Ausführungsform nach Fig. 8, bei welcher das Verzögerungselement D₁₂ ^{und die} Verbindungsleitung zwischen erstem und viertem NAND-Glied G₁₁ bzw. G*^. weggelassen sind. Die Arbeltsweise dieser AusfUhrungsform entspricht

Fig. 17. Das Schaltbild unter Verwendung von I L-Gliedern ^G21 ~ ^G24 ^{ist in Pig}* ¹^ veranschaulicht. Durch Verbindung des einen Ausgangs des ersten Glieds G₂₁ mit dem einen Ausgang des vierten Glieds G₂^ auf die in Fig. 19 gezeigte Weise kann diese AusfUhrungsform komplementäre Ausgangssignale Q und Q liefern. Wenn zudem der Ausgang Q* des vierten NAND-Glieds G₂Jj, wie in Fig. 19 durch die gestrichelte Linie angedeutet, mit dem logischen Eingang des ersten NAND-Glieds G₂₁ verbunden wird, arbeitet die Schaltung als Binärzähler. Wie im Fall von Fig. 1 kann die AusfUhrungsform nach Fig. 18 bei Anordnung der Verknüpfungsschaltung mit kreuzgekoppelten NAND-Gliedern mit den Ausgängen Q und Q¹ komplementäre Ausgangssignale liefern.

Verschiedene Arten von Synchronzählern können unter Verwendung der vorstehend beschriebenen logischen Schaltungen In der Weise ausgebildet werden, daß z.B. logische Schaltungen in Kaskadenschaltung mit entsprechender Rückkopplung des Ausgangs der nachgeschalteten Stufe(n) an den logischen Eingang der ersten Stufe geschaltet werden.

Dl· vorstehend beschriebenen AusfUhrungsformen können weiterhin alt Ruckste11- und/oder Stell- bzw. Setzeinrichtungen zur Änderung Ihres Ausgangszustande versehen werden. Ein Beispiel für eine solche Schaltung ist In Flg. 2o dargestellt;

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diese Ausführungsform entspricht derjenigen nach Fig. 6 mit zusätzlichen Stell- und Rückstelleinrichtungen. Ein Setzoder Stellsignal S wird über ein NAND-Glied G_Q, jeweils an einen Eingang des zweiten NAND-Glieds G₃₃, des dritten NAND-Glieds Gg-* und des vierten NAND-Glieds G^u angelegt. Ein Rückstellsignal R wird über ein NAND-Glied G_Q^ Jeweils dem einen Eingang des ersten NAND-Glieds G^* und des vierten NAND-Glieds G_2li zugeführt.

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Leerseite

Claims

Logische Schaltung, gekennzeichnet durch zwei kreuzgekoppelte NAND/NOR-Glieder, von denen das zweite eine größere Verzögerung der Ausgangsänderung besitzt als das erste Glied, durch dritte und vierte kreuzgekoppelte NAND/NOR-Glieder, durch eine Einrichtung zur Verbindung des Ausgangs des ersten NAND/NOR-Glieds ■lt eine« Eingang des dritten NAND/NOR-Glieds, durch ein· Einrichtung zur Lieferung eines ersten Taktimpulses an die Iin«Mn«· der ersten beiden NAND/NOR-Oil··**, durch eine Einrichtung zur Lieferung eines zweite* Taktiapulses mit der gegenüber des ersten Taktimpuls entgegengesetzten Polarität an einen Eingang Mindesten· des vierten NAND/NOR-Olieds und duroh eine Einrichtung zur Ankopplung eines logischen Eingangssignals an einen Eingang des ersten NAND/NOR-011ede.

2. Schaltung naeh Aasfruch 1, dadurch g β k e η η » zeichnet, «al die vier NAND/NOR-Glieder jeweils integrierte Injektlens-Logiktorschaltungen sind.

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ORfGINAL INSPECTED

3· Schaltung nach Anspruch 1, dadurch gekennzeichnet, daQ das dritte NAND/NOR-Glied eine größere Verzögerung der Ausgangsänderung besitzt als das vierte NAND/NOR-Glied, daß das dem Eingang des •raten NAND/NOR-Glieds zugeführte logische Eingangssignal ein Ausgangssignal des vierten NAND/NOR-Glieds ist und daß eine Einrichtung zur Verbindung des Ausgangs des ersten NAND/toOR-Glieds mit einem Eingang des vierten NAND/NOR-Glieds vorgesehen ist.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das dritte NAND/NOR-Glied eine längere Verzögerung der Ausgangsänderung besitzt als das vierte NAND/NOR-Glied und daß eine Einrichtung zur Verbindung des Ausgangs des ersten NAND/NOR-Glieds mit dem Eingang des vierten NAND/NOR-Glieds vorgesehen ist.

5· Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das dritte NAND/NOR-Glied zur Aufnahme des zweiten Taktimpulses geschaltet ist und daß eine Einrichtung zur Verbindung des Ausgangs des zweiten NAND/NOR-Glieds mit einem Eingang des vierten NAND/NOR-Glieds vorgesehen ist.

6. Schaltung nach Anspruch 1, daduroh gekennzeichnet, daß das kreuzgekoppelte NAND/NOR-Glied an die Ausgänge von drittem und viertem NAND/NOR-Olied angeschlossen sind.

7. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß eine Einrichtung zur Verbindung des Ausgangs des ersten NAND/NOR-Glieds mit de« Ausgang des vierten NAND/NOR-Glieds vorgesehen ist.

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8. Schaltung nach Anspruch 1, dadurch gekennzeichnet» daß eine Einrichtung zur Änderung des Ausgangszustande der logischen Schaltung vorgesehen ist.

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