JPS589435A - 排他的論理和回路 - Google Patents
排他的論理和回路Info
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- JPS589435A JPS589435A JP56107688A JP10768881A JPS589435A JP S589435 A JPS589435 A JP S589435A JP 56107688 A JP56107688 A JP 56107688A JP 10768881 A JP10768881 A JP 10768881A JP S589435 A JPS589435 A JP S589435A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/212—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、例えばパルスモータ等の駆動回路に用いら
れる排他的論理和回路に関する。
れる排他的論理和回路に関する。
一般に、排他的論理和回路（以下、ｇｘＯＲと称す）は
、第１図に示すように構成されている。すなわち、入力
端子Ａ、Ｂに供給された信号は、アンド回路ＡＭＤＩ、
ＡＮＤ２にそれぞれ供給され、且つこの信号はそれぞれ
インバータ回路Ｎ０Ｔ２．Ｎ０ＴＩを介してたすきがけ
の状態でアンド回路ＡＮＤ２．ＡＮＤＩに供給される。
、第１図に示すように構成されている。すなわち、入力
端子Ａ、Ｂに供給された信号は、アンド回路ＡＭＤＩ、
ＡＮＤ２にそれぞれ供給され、且つこの信号はそれぞれ
インバータ回路Ｎ０Ｔ２．Ｎ０ＴＩを介してたすきがけ
の状態でアンド回路ＡＮＤ２．ＡＮＤＩに供給される。
そして、上記アンド回路ＡＮＤＩ、ＡＮＤ２の出力がオ
ア回路ＯＲを介して出力端子ＯＵＴに供給されてＥｘＯ
Ｒ回路を構成する。
ア回路ＯＲを介して出力端子ＯＵＴに供給されてＥｘＯ
Ｒ回路を構成する。
上記ＦＬｘＯＲ回路の真理値表を表−１に示す。
表−１
表−１の真理値表かられかるように、ＥｘＯＲの出力○
ＵＴは下式で示される。
ＵＴは下式で示される。
０ＵＴ＝Ａ百十ＡＢ ・・・・・・・・・・・・
・・・・・・・・・・・・・・・ ｆｉ＋第１図の回
路は上記（１）式に基づいて構成したもので、ＥｘＯＲ
回路は２つの入力信号Ａ、Ｂを使って下式の記号でも表
わされる。
・・・・・・・・・・・・・・・ ｆｉ＋第１図の回
路は上記（１）式に基づいて構成したもので、ＥｘＯＲ
回路は２つの入力信号Ａ、Ｂを使って下式の記号でも表
わされる。
０ＵＴ＝Ａ■Ｂ ・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・ （２）ここで
、■は排他的論理和の記号である。
・・・・・・・・・・・・・・・・・・ （２）ここで
、■は排他的論理和の記号である。
上記第１図に示し念ｇｘＯＲ回路では、入力信号Ａと、
インバータ回路Ｎ０Ｔｌ’ｉ介して反転された入力信号
Ｂとがアンド回路ＡＮＤＩに供給されて論理積ＡＢが作
られ、入力信号Ｂと、インバータ回路Ｎ０Ｔ２を介して
反転された入力信号Ａとがアンド回路ＡＮＤ２に供給式
れて論理積ＡＢとなる。そして、この論理積をオア回路
ＯＲで加算することにより、上記１１１式の論理が実現
される。
インバータ回路Ｎ０Ｔｌ’ｉ介して反転された入力信号
Ｂとがアンド回路ＡＮＤＩに供給されて論理積ＡＢが作
られ、入力信号Ｂと、インバータ回路Ｎ０Ｔ２を介して
反転された入力信号Ａとがアンド回路ＡＮＤ２に供給式
れて論理積ＡＢとなる。そして、この論理積をオア回路
ＯＲで加算することにより、上記１１１式の論理が実現
される。
ところで、上記Ｅｘ：ＯＲ回路を集積注入論理（Ｉ”Ｌ
）回路で構成する方法について考察する。
）回路で構成する方法について考察する。
第２図（ａ）はＩ” Ｌ回路の等側口路を示すもので、
−３＝ ＰＮＰ形トランジスタＱ１とＮ ｐ Ｎ Ｍ ）ランジ
スタＱ２との複合構造となっている。すなわち、トラン
ジスタＱ１のエミッタには外部回路からインジェクタ電
流Ｉ ｉｎｊが供給され、ベースが接地されて導通設定
され定電流源として動作する。また、トランジスタＱ２
のベースには入力信号Ｉ Ｎおよび上記インジェクタ′
酊流Ｉ ｉｎｊが供給されて導通制御される。このトラ
ンジスタＱ２はマルチコレクタを有するトランジスタで
、入力信号ＩＮの反転出力が各コレクタから出力信号０
ＵＴＩ〜０ＵＴ３ として侮られる。第２図（ｂ）は、
上記Ｉ”Ｌ回路を記号で表わし友もので、以下、説明の
簡略化のために入力信号ＩＮと出力信号ＯＵＴのみを示
し、インジェクタおよび接地の電源についての説明は省
略する。
−３＝ ＰＮＰ形トランジスタＱ１とＮ ｐ Ｎ Ｍ ）ランジ
スタＱ２との複合構造となっている。すなわち、トラン
ジスタＱ１のエミッタには外部回路からインジェクタ電
流Ｉ ｉｎｊが供給され、ベースが接地されて導通設定
され定電流源として動作する。また、トランジスタＱ２
のベースには入力信号Ｉ Ｎおよび上記インジェクタ′
酊流Ｉ ｉｎｊが供給されて導通制御される。このトラ
ンジスタＱ２はマルチコレクタを有するトランジスタで
、入力信号ＩＮの反転出力が各コレクタから出力信号０
ＵＴＩ〜０ＵＴ３ として侮られる。第２図（ｂ）は、
上記Ｉ”Ｌ回路を記号で表わし友もので、以下、説明の
簡略化のために入力信号ＩＮと出力信号ＯＵＴのみを示
し、インジェクタおよび接地の電源についての説明は省
略する。
上述した工！Ｌ回路でＨｚ ＯＲＭ路を構成するために
は、反転論理、論理和、論理積の３つの論理が必要であ
る。Ｉ”Ｌ回路は基本的になインバータ回路として動作
するので、上記第２図（ａ）の回路で反転論理が得られ
る。
は、反転論理、論理和、論理積の３つの論理が必要であ
る。Ｉ”Ｌ回路は基本的になインバータ回路として動作
するので、上記第２図（ａ）の回路で反転論理が得られ
る。
４−
第３図←） 、 （ｂ）はそれぞれ論理積を出力する回
路で、（ａ）図はその論理回路（ｂ）図は具体的な回路
構成図である。すなわち、２つのゲート回路Ｇｌ 、Ｇ
２の出力を短絡することにより論理積を得るもので、ゲ
ート回路Ｇ１の出力をＡ１とし、ゲート回路Ｇ２の出力
をＢ１とすれば、出力信号０ＵＴＩがその積Ａ、・Ｂ１
となる。したがって、（ｂ）図におけるゲート回路Ｇ１
のトランジスタＱ３、ゲート回路Ｇ２のトランジスタＱ
４が共にオフ状態の時（ＡＩ＝１．Ｂ１＝１）に出力信
号０ＵＴＩが「１」となる。このように、トランジスタ
のコレクタ出力を接続するだけで積の機能を有する回路
をワイヤードアンド回路と呼んでいる。
路で、（ａ）図はその論理回路（ｂ）図は具体的な回路
構成図である。すなわち、２つのゲート回路Ｇｌ 、Ｇ
２の出力を短絡することにより論理積を得るもので、ゲ
ート回路Ｇ１の出力をＡ１とし、ゲート回路Ｇ２の出力
をＢ１とすれば、出力信号０ＵＴＩがその積Ａ、・Ｂ１
となる。したがって、（ｂ）図におけるゲート回路Ｇ１
のトランジスタＱ３、ゲート回路Ｇ２のトランジスタＱ
４が共にオフ状態の時（ＡＩ＝１．Ｂ１＝１）に出力信
号０ＵＴＩが「１」となる。このように、トランジスタ
のコレクタ出力を接続するだけで積の機能を有する回路
をワイヤードアンド回路と呼んでいる。
第４図は、上記ワイヤードアンド回路の他の例を示すも
−ので、トランジスタＱ３＊Ｑ４のベースにはインジェ
クタ回路の代）に、電流源１１、Ｉ２が使用されている
。
−ので、トランジスタＱ３＊Ｑ４のベースにはインジェ
クタ回路の代）に、電流源１１、Ｉ２が使用されている
。
上記論理積に限らず以下説明する論理は、オー７’ンコ
レクタ出力の論理回路を使用したものについては全て適
用可能である。ここではオーブンコレクタ回路の一例と
してＩ” Ｌについて記す。
レクタ出力の論理回路を使用したものについては全て適
用可能である。ここではオーブンコレクタ回路の一例と
してＩ” Ｌについて記す。
第５図（ａ） 、 （ｂ）は、それぞれＩ２Ｌ回路で構
成した論理和回路を示すもので、（ａ）図はその論理回
路、（ｂ）図は（ａ）図の具体的な構成例を示す回路図
である。信号Ａ２．Ｂ２はそれぞれゲート回路Ｇ３．Ｇ
４に供給され、このゲート回路Ｇ３゜Ｇ４の出力をゲー
ト回路Ｇ５を介して出力信号０ＵＴ２として論理和、Ａ
２＋Ｂ２を優る。
成した論理和回路を示すもので、（ａ）図はその論理回
路、（ｂ）図は（ａ）図の具体的な構成例を示す回路図
である。信号Ａ２．Ｂ２はそれぞれゲート回路Ｇ３．Ｇ
４に供給され、このゲート回路Ｇ３゜Ｇ４の出力をゲー
ト回路Ｇ５を介して出力信号０ＵＴ２として論理和、Ａ
２＋Ｂ２を優る。
第６図（ａ） ｌ （ｂ）はそれぞれ、上記第２図（ａ
）、（ｂ）〜第５図（ａ） ｌ （ｂ）の回路を用いて
ＥＸＯＲ回路を構成したものである。図において、ゲー
ト回路Ｇ８ 、Ｇ９は第１図におけるインバータＮ０Ｔ
Ｉ。
）、（ｂ）〜第５図（ａ） ｌ （ｂ）の回路を用いて
ＥＸＯＲ回路を構成したものである。図において、ゲー
ト回路Ｇ８ 、Ｇ９は第１図におけるインバータＮ０Ｔ
Ｉ。
Ｎ０Ｔ２に対応し、ゲート回路（）６．（）８の出力の
接点Ｘがアンド回路ＡＮＤ１、ゲート回路Ｇ ７゜Ｇ９
の出力の接点ＹがＡＮＤ２にそれぞれ対応する。そして
、ゲート回路ＧＩＯ−Ｇ１２がオア回路ＯＲに対応して
ＦｉｘＯＲ回路が構成される。
接点Ｘがアンド回路ＡＮＤ１、ゲート回路Ｇ ７゜Ｇ９
の出力の接点ＹがＡＮＤ２にそれぞれ対応する。そして
、ゲート回路ＧＩＯ−Ｇ１２がオア回路ＯＲに対応して
ＦｉｘＯＲ回路が構成される。
（ｂ）図において、ゲート回路Ｇ６の出力をゲート回路
ＧＩＯおよびゲート回路Ｇ９に供給するために、ゲート
回路Ｇ６を２出力のマルチコレクタとしているが、これ
は工” Ｌ回路独特の設計上の制約に依るものである。
ＧＩＯおよびゲート回路Ｇ９に供給するために、ゲート
回路Ｇ６を２出力のマルチコレクタとしているが、これ
は工” Ｌ回路独特の設計上の制約に依るものである。
ゲート回路Ｇ７の配線についても同様である。
上述したように、従来はＥｘ ＯＲ回路を構成するのに
ａ８〜０１２の５個のゲート回路が必要であった。この
発明の目的とするところは、必ない素子数でＥｘＯＲ回
路を構成することである。
ａ８〜０１２の５個のゲート回路が必要であった。この
発明の目的とするところは、必ない素子数でＥｘＯＲ回
路を構成することである。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第７図（ａ） 、 （ｂ）はその構成を示すもので、第
１および第２のフリップフロップの出力を利用するもの
である。すなわち、フリップフロップの出力はＱとその
反転出力Ｑが一組になっているため、この反転出力を利
用すれば第６図（ａ） 、 （ｂ）におけるゲート回路
Ｇ８．Ｇ９は不要と々る。
１および第２のフリップフロップの出力を利用するもの
である。すなわち、フリップフロップの出力はＱとその
反転出力Ｑが一組になっているため、この反転出力を利
用すれば第６図（ａ） 、 （ｂ）におけるゲート回路
Ｇ８．Ｇ９は不要と々る。
したがって、第１の７リツプフロツプＦＦＩの正出力Ｑ
Ａをゲート回路Ｏｔａに供給し、その７− 反転出力１人をゲート回路０１４に供給する。
Ａをゲート回路Ｏｔａに供給し、その７− 反転出力１人をゲート回路０１４に供給する。
また、第２のフリップフロッグＦＦ２の正出力ＱＢはゲ
ート回路Ｇ１４に供給し、その反転出力ＱＢ をゲート
回路Ｇ１３に供給する。そして上記ゲート回路Ｇ１３．
Ｇ１４の出力をゲート回路Ｇ１５に供給して出力信号Ｏ
ＵＴを優るようにしてＲＸＯＲ回路を構成する。
ート回路Ｇ１４に供給し、その反転出力ＱＢ をゲート
回路Ｇ１３に供給する。そして上記ゲート回路Ｇ１３．
Ｇ１４の出力をゲート回路Ｇ１５に供給して出力信号Ｏ
ＵＴを優るようにしてＲＸＯＲ回路を構成する。
以下、上述したＥｘＯＲ（Ｅｌ路について考察する。上
記（１１、１２１式からＥｘＯＲ回路は下式で示される
。
記（１１、１２１式からＥｘＯＲ回路は下式で示される
。
Ａ■Ｂ＝ＡＢ＋ＡＢ ・・・・・・・・・・・・・
・・・・・・・・ （３）上記（３）式を順次プール代
数的に変形して行くと下式のようになる。
・・・・・・・・ （３）上記（３）式を順次プール代
数的に変形して行くと下式のようになる。
Ａ６３Ｂ＝唐十ＸＢ
したがって、ＥｘＧＲ回路は信号Ａ、Ａ、Ｂ。
石の組み合わせからは、（３）弐〜（６）式の４通りの
組み合わせしかない。すなわち、（３）式は積の和、８
− （４）式は和の和、（５）式は和の積、（６）式は積の
積である。これらの式からＥＸＯＲ回路をＩＬＬ回路で
構成すると第８図（ａ）〜（ｄ）で示される。（ａ）図
と（、ｉ）図、および（ｂ）図と（Ｃ）図はそれぞれ同
じ回路構成であるので、（３）弐〜（６）式からは２種
類の回路が帰られる。（ａ）図、（ｄ）図の回路は３個
のゲート回路で構成され、（ｂ）図、（Ｃ）図の回路は
７個のゲート回路で構成される。したがって、第７図に
示した回路が最も素子数が少ない。
組み合わせしかない。すなわち、（３）式は積の和、８
− （４）式は和の和、（５）式は和の積、（６）式は積の
積である。これらの式からＥＸＯＲ回路をＩＬＬ回路で
構成すると第８図（ａ）〜（ｄ）で示される。（ａ）図
と（、ｉ）図、および（ｂ）図と（Ｃ）図はそれぞれ同
じ回路構成であるので、（３）弐〜（６）式からは２種
類の回路が帰られる。（ａ）図、（ｄ）図の回路は３個
のゲート回路で構成され、（ｂ）図、（Ｃ）図の回路は
７個のゲート回路で構成される。したがって、第７図に
示した回路が最も素子数が少ない。
第９図は上記ＥｘＯＲ回路を使用した４相パルスの発生
回路で、例えば４相のパルスモータの駆動回路として使
用される。図においてＦＦＩ。
回路で、例えば４相のパルスモータの駆動回路として使
用される。図においてＦＦＩ。
Ｆ’Ｆ２はＩ” Ｌ回路を用いたＴ−フリップフロップ
、１１は上記ＷｘＯＲ回路、二、１２ 、１２゜・・・
」は非反転バッファ回路である。フリップ７０ツブＦＦ
Ｉは、クロック信号ＯＬによって制御され、フリップフ
ロップＦＦ２は、上記７リツプ７０ツブＦＩｉ’ｌの出
力ＱＡによシ制御慣れる。そして、ＥＸＯＲ回路１１、
フリップフロップＦＦ２の出力が非反転バッファ回路・
１２゜１２、・・・）を介して出力信号ＯＰＩ〜ＯＰ４
を得るようにして成る。
、１１は上記ＷｘＯＲ回路、二、１２ 、１２゜・・・
」は非反転バッファ回路である。フリップ７０ツブＦＦ
Ｉは、クロック信号ＯＬによって制御され、フリップフ
ロップＦＦ２は、上記７リツプ７０ツブＦＩｉ’ｌの出
力ＱＡによシ制御慣れる。そして、ＥＸＯＲ回路１１、
フリップフロップＦＦ２の出力が非反転バッファ回路・
１２゜１２、・・・）を介して出力信号ＯＰＩ〜ＯＰ４
を得るようにして成る。
上記出力信号ｏｐｉ〜ＯＰ４は下式で示される。
Ｍ２Ｏ図は、上記第９図における各信号のタイミングチ
ャートで、出力信号ＯＰＩ〜○Ｐ４は位相が９０°ずつ
ずれた４相のパルス状矩形波信号となっており、この出
方信号によりパルスモータが駆動される。
ャートで、出力信号ＯＰＩ〜○Ｐ４は位相が９０°ずつ
ずれた４相のパルス状矩形波信号となっており、この出
方信号によりパルスモータが駆動される。
第１１図は、上記７リツプフロツプＦＦ’ｌ。
ＦＦ２の具体的な構成例を示すもので、ゲート回路０１
６〜Ｇ２２から成り、入力信号Ｔをｉ。
６〜Ｇ２２から成り、入力信号Ｔをｉ。
Ｑとして出力する。
第１２図（ａ） ｔ （ｂ）はそれぞれ、この発明の他
の実施例を示すもので、入力信号はＡ、Ｂを使用し、そ
の反転出力はＥｘＯＲ回路の内部のゲート回路Ｇ２３で
作るものである。すなわち、上記（３）式を変形すると
下式で示される。
の実施例を示すもので、入力信号はＡ、Ｂを使用し、そ
の反転出力はＥｘＯＲ回路の内部のゲート回路Ｇ２３で
作るものである。すなわち、上記（３）式を変形すると
下式で示される。
Ａ■Ｂ＝ＡＢ＋ＡＢ
＝ （Ａ、十ぢ）Ａ＋（＾十Ｂ）Ｂ・・・（８（＝（ｘ
＋１）（Ａ＋Ｂ ） ・曲間 （９）この（９）式に
基づいて回路を構成したものである。
＋１）（Ａ＋Ｂ ） ・曲間 （９）この（９）式に
基づいて回路を構成したものである。
さらに（９）式を変形して行く。
上記四式あるいは０９式を１２Ｌ回路で構成すると第１
３図に示すようになる。したがって、２個のＩ”Ｌゲー
ト回路Ｇ２４．（）２５でＢｘＯＲ回路が構成できる。
３図に示すようになる。したがって、２個のＩ”Ｌゲー
ト回路Ｇ２４．（）２５でＢｘＯＲ回路が構成できる。
第１４図（ａ） 、 （ｂ）はそれぞれ、上記第１３図
に示したｇｘＯＲ回路を７リツプフロツプＦ Ｆ’ １
゜ＦＦ２の出力で動作するように構成し念ものである。
に示したｇｘＯＲ回路を７リツプフロツプＦ Ｆ’ １
゜ＦＦ２の出力で動作するように構成し念ものである。
同一部分は同じ符号を付してその説明は省略する。
１１−
第１５図（ａ） 、 （ｂ）は、上記第１３図の回路に
インバータ回路Ｇ２６．Ｇ２７を付加して、入力信号Ａ
、ＢでＥｘＯＲ出力をＩ辱るようにしたものである。こ
の回路においては、ゲート回路０２４〜Ｇ２７の４個で
構成できる。
インバータ回路Ｇ２６．Ｇ２７を付加して、入力信号Ａ
、ＢでＥｘＯＲ出力をＩ辱るようにしたものである。こ
の回路においては、ゲート回路０２４〜Ｇ２７の４個で
構成できる。
次に、１個のゲート回路でＥｘＯＲ回路が構成できるか
考察する。１個のゲート回路で構成できるＩ” Ｌの論
理回路は、第１６図に示すナンド回路だけである。この
回路で実現できる論理を第１７図および下式で示す。
考察する。１個のゲート回路で構成できるＩ” Ｌの論
理回路は、第１６図に示すナンド回路だけである。この
回路で実現できる論理を第１７図および下式で示す。
０ＵＴ＝（ＸＹ）Ｚ
＝（ｘ十ｙ）ｚ
＝ ＸＺ＋ＹＺ
上式では、ＸＹＺＫＡ＋Ａ＊Ｂ＊Ｂｅどノヨウに組み合
わせてもｇｘＯＲ回路を構成できない。
わせてもｇｘＯＲ回路を構成できない。
したがって第１３図に示したゲート回路２個の回路が最
も素子数を少なくできる。
も素子数を少なくできる。
以上説明したようにこの発明によれば、入力１２−
第１図はＥｘＯＲ回路の論理回路を示す図、第２図（ａ
） ｌ （ｂ）はそれぞれＩ” Ｌ回路の等側口路およ
びその記号を示す図、第３図（ａ） 、 （ｂ）はそれ
ぞれＩ２Ｌ回路で構成したアンド回路を示す図、第４図
は上記第３図（ａ）の回路の他の構成列を示す図、第５
図（ａ） 、 （ｂ）はそれぞれＩ”Ｌ回路で構成した
オア回路を示す図、第６図（ａ） 、 （ｂ）はそれぞ
れＩ”Ｌ回路で構成した従来のＫｘＯＲ回路を示す図、
第７図（ａ） 、 （ｂ）はそれぞれこの発明の一実施
例に係るｇ：ｘＯＲ回路を示す図、第８図（ａ）〜（ｄ
）はそれぞれＥｘＯＲ回路の構成例を示す図、第９図は
上記第７図（ａ）の回路の具体的な使用例を示す図、第
１０図は上記第９図の回路における各信号のタイミング
チャート、第１１図は上記第９図の回路の７リツプフロ
ツプの具体的な構成列を示す図、第１２図（ａ） ｅ
（ｂ）〜第１５図（ａ） ｔ （ｂ）はそれぞれこの発
明の他の実施例を示す回路図、第１６図、第１７図はそ
れぞれ１個のゲート回路によるＥｘＯＲ回路を考察する
ため゛の図である。 ＦＦＩ 、ＦＦ２・・・フリップフロップ、０１３〜Ｇ
２５・・・ゲート回路（オープンコレクタ回路のインバ
ータ回路）１゜ 出願人代理人 弁理士 鈴 圧 武 彦１５− 牙１図 牙２図 才１０図 （しＬ） 牙１１図 Ｇ１７ ２１ Φ １８ Ｇ１６ Ｇ１９ ■、、、 Ｇ２２ ２０ 牙１２図 （ａ） 牙１５図 牙１６図 牙１７図 昭和５恍、１須１４日 特許庁長官 島 １）春 樹 殿 １、事件の表示 特願昭５６−１０７６８８号 ２、発明の名称 排他的論理和回路 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 昭和５６年１１月２４日 ６、補正の対象 明細書 三の内容 明細書の第１４ページ第１７行目乃至１８行目に「第１
２図（ａＪ 、 （ｂ） 〜第１５図（ａＪ 、 （ｂ
）ハＪ 、！：あるを［第１２図（ａ） 、 （ｂ）、
第１３図、第１４図（ａ） 、 （ｂ）、第１５図（ａ
） 、 （ｂ）ハＪ トｌｒＴ正ｔ ル。
） ｌ （ｂ）はそれぞれＩ” Ｌ回路の等側口路およ
びその記号を示す図、第３図（ａ） 、 （ｂ）はそれ
ぞれＩ２Ｌ回路で構成したアンド回路を示す図、第４図
は上記第３図（ａ）の回路の他の構成列を示す図、第５
図（ａ） 、 （ｂ）はそれぞれＩ”Ｌ回路で構成した
オア回路を示す図、第６図（ａ） 、 （ｂ）はそれぞ
れＩ”Ｌ回路で構成した従来のＫｘＯＲ回路を示す図、
第７図（ａ） 、 （ｂ）はそれぞれこの発明の一実施
例に係るｇ：ｘＯＲ回路を示す図、第８図（ａ）〜（ｄ
）はそれぞれＥｘＯＲ回路の構成例を示す図、第９図は
上記第７図（ａ）の回路の具体的な使用例を示す図、第
１０図は上記第９図の回路における各信号のタイミング
チャート、第１１図は上記第９図の回路の７リツプフロ
ツプの具体的な構成列を示す図、第１２図（ａ） ｅ
（ｂ）〜第１５図（ａ） ｔ （ｂ）はそれぞれこの発
明の他の実施例を示す回路図、第１６図、第１７図はそ
れぞれ１個のゲート回路によるＥｘＯＲ回路を考察する
ため゛の図である。 ＦＦＩ 、ＦＦ２・・・フリップフロップ、０１３〜Ｇ
２５・・・ゲート回路（オープンコレクタ回路のインバ
ータ回路）１゜ 出願人代理人 弁理士 鈴 圧 武 彦１５− 牙１図 牙２図 才１０図 （しＬ） 牙１１図 Ｇ１７ ２１ Φ １８ Ｇ１６ Ｇ１９ ■、、、 Ｇ２２ ２０ 牙１２図 （ａ） 牙１５図 牙１６図 牙１７図 昭和５恍、１須１４日 特許庁長官 島 １）春 樹 殿 １、事件の表示 特願昭５６−１０７６８８号 ２、発明の名称 排他的論理和回路 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 昭和５６年１１月２４日 ６、補正の対象 明細書 三の内容 明細書の第１４ページ第１７行目乃至１８行目に「第１
２図（ａＪ 、 （ｂ） 〜第１５図（ａＪ 、 （ｂ
）ハＪ 、！：あるを［第１２図（ａ） 、 （ｂ）、
第１３図、第１４図（ａ） 、 （ｂ）、第１５図（ａ
） 、 （ｂ）ハＪ トｌｒＴ正ｔ ル。
Claims (3)
- （１）第１および第２の７リツプフロツプ回路を具備し
、上記第１の７リツプフロツプ回路の一方の出力と上記
第２の７リツプ７０ツブ回路の一方の出力とがそれぞれ
供給されるオープンコレクタ回路の第１のインバータ回
路と、上記第１の７リツプフロツプ回路の他方の出力と
上記第２のフリップフロップ回路の他方の出力とがそれ
ぞれ供給されるオープンコレクタ回路の第２のインバー
タ回路と、上記第１および第２のインバータ回路の出力
をワイヤードアンド接続し上記第１、および第２のイン
バータ回路の出力の積あるいはその反転出力を得る出力
手段とを儂えることを特徴とする排他的論理和回路。 - （２）上記第１の７リツプフロツプ回路の正の出力は第
１のインバータ回路に供給され、その反転出力は第２の
インバータ回路に供給され、上記第２の７リップフロツ
ブ回路の正の出力は第２のインバータ回路に供給され、
その反転出力は第１のインバータ回路に供給されて成り
、上記出力手段は、上記第１および第２のインバータ回
路における出力の積の反転論理を侮るオープンコレクタ
回路のインバータ回路を備えることを特徴とする特許請
求の範囲第１項記載の排他的論理和回路。 - （３）上記第１のフリップフロップ回路の正＋７）出力
は第１のインバータ回路に供給され、その反転出力は第
２のインバータ回路に供給され、上記第２の７リツプフ
ロツブ回路の正の出力は第１のインバータ回路に供給さ
れ、その反転出力は第２のインバータ回路に供給されて
成り、上記出力手段は、上記第１および第２のインバー
タ回路における出力の積を得るように構成したことを特
徴とする特許請求の範囲第１項記載の排他的論理和回路
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107688A JPS589435A (ja) | 1981-07-10 | 1981-07-10 | 排他的論理和回路 |
| DE3225785A DE3225785C2 (de) | 1981-07-10 | 1982-07-09 | Exklusive ODER-Schaltung |
| US06/396,660 US4484091A (en) | 1981-07-10 | 1982-07-09 | Exclusive-OR circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107688A JPS589435A (ja) | 1981-07-10 | 1981-07-10 | 排他的論理和回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2255437A Division JPH06101681B2 (ja) | 1990-09-27 | 1990-09-27 | 排他的論理和回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589435A true JPS589435A (ja) | 1983-01-19 |
| JPH0311130B2 JPH0311130B2 (ja) | 1991-02-15 |
Family
ID=14465441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Also Published As
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| DE3225785A1 (de) | 1983-02-03 |
| DE3225785C2 (de) | 1986-05-15 |
| JPH0311130B2 (ja) | 1991-02-15 |
| US4484091A (en) | 1984-11-20 |
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