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Die Erfindung betrifft eine digitale, getaktete Ver-
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gleicherschaltung für hohe Taktfrequenzen mit der Grundfunktion eines
"Exklusiv"-ODER-Glieds für eine erste und eine zweite Eingangsvariable bzw. für
deren negierte Werte.
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Vergleicherschaltungen dieser Art werden in der PCM-Technik, in der
digitalen Meßtechnik zur Erzeugung von Quasizufallfolgen, als Bitfehleranzeiger,
als Umschalter oder als Modulo-2-Addierer verwendet. Sie dienen insbesondere zur
Feststellung, ob zwei Xippglieder gleiches oder entgegengesetztes Ausgangssignal
haben.
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In Fig. 1 ist eine bekannte Vergleicherschaltung dargestellt. Fig.
2 zeigt die Wahrheitstabelle der Schaltung nach Fig. 1.
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In Fig. 1 sind die miteinander zu vergleichenden Eingangsvariablen
als Eingangsvariable A und B bezeichnet, welche die an den Ausgängen Q anstehenden
Signale zweier bistabilen Kippglieder 1 und 2 sind. Diese zwei Eingangsvariablen
A und B sind in einem "Exklusiv"-ODER-Glied 3 miteinander verknüpft und der Ausgang
dieses "Exklusiv"-ODER-Glieds 3 ist an den Eingang D eines D-Kippglieds 4 geschaltet.
Dieses D-Kippglied 4 taktet das Ausgangssignal X der Vergleicherschaltung (entspricht
dem Signal am Ausgang Q des D-Kippglieds) mit Hilfe des Takts T, der an den Takteingang
C des D-Eippglieds 4 geschaltet ist.
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Hierdurch steht als Vergleichsergebnis das Ausgangssignal X takt synchron
zur Verfügung.
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In der Wahrheitstabelle nach Fig. 2 sind in den ersten beiden Spalten
die möglichen Kombinationen der logischen Zustände H und L der Eingangsvariablen
A bzw. B eingetragen. In der dritten Spalte sind die zugehörigen
logischen
Zustände H bzw. L des Ausgangssignals X der Vergleicherschaltung eingetragen. Diese
dritte Spalte ist unterteilt, wobei die mit elt bezeichnete Teilspalte den Zustand
vor und die mit "neu" bezeichnete Teilspalte den Zustand nach dem Eintreffen eines
Taktimpulses kennzeichnet.
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Das Zeichen " - 11 kennzeichnet einen beliebigen logischen Zustand.
Daraus ist ersichtlich, daß der logische Zustand des Ausgangssignals X nach dem
Eintreffen eines Taktimpulses unabhängig vom logischen Zustand des Ausgangssignals
X vor dem Eintreffen dieses Taktimpulses ist.
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Diese und ähnlich aufgebaute bekannte Vergleicherschaltungen haben
den Nachteil, daß die verwendeten Schaltglieder in Bezug auf die verschiedenen Bausteintypen
innerhalb einer Logikfamilie eine verhältnimäßig lange Schaltzeit haben.
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So hat ein "Exklusiv"-ODER-Glied etwa die doppelte Schaltzeit wie
ein NAND-Glied als schnellstem Schaltglied innerhalb einer Logikfamilie. Es ist
auch bekannt, daß D-Kippglieder allgemein langsamer schalten, als JK-Kippglieder.
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Dieser Nachteil macht sich besonders bemerkbar, wenn die Vergleicherschaltung
mit hohen Bitraten betrieben werden soll, d.h. in der Nähe der Grenze des Schaltvermögens
der eingesetzten Logikfamilie.
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Der Erfindung liegt die Aufgabe zugrunde, eine getaktete Vergleicherschaltung
für. hohe Taktfrequenzen unter Verwendung möglichst schneller Schaltglieder einer
Logikfamilie aufzubauen.
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Diese Aufgabe wird durch die im Patentanspruch gekennzeichnete Erfindung
gelöst.
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Die Erfindung hat den Vorteil, daß die Vergleicherschaltung nur aus
NAND-Gliedern und einem JK-Kippglied aufgebaut ist, die bei einer neu entwickelten
Logikfamilie mit kürzeren Schaltzeiten im allgemeinen als erste verfügbar sind,
während andere Schaltglieder, wie z.B. "Exklusiv"-ODER-Glieder, meist erst später
entwickelt werden und entsprechend später auf dem Markt erhältlich sind.
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Die in Fig. 3 dargestellte Erfindung wird im folgenden anhand von
Fig. 3 und 4 näher erläutert.
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Fig. 3 zeigt eine Vergleicherschaltung nach der Erfindung und Fig.
4 ist die Wahrheitstabelle der Schaltung nach Fig. 3.
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In Fig. 3 sind die Eingangsvariablen A und B ebenso wie in Fig. 1
die an den Ausgängen Q eines ersten und eines zweiten bistabilen Kippglieds 1 und
2 anstehenden Signale, die auf Sbereinstimmung verglichen werden sollen. Die zusätzlich
im Vergleich zur Schaltung nach Fig. 1 benötigten negierten Eingangsvariablen I
und § werden ohne schaltungstechnischen Mehraufwand in den bistabilen Kippgliedern
1 und 2 erzeugt und werden an den Ausgängen 4 dieser Kippglieder abgegriffen.
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Die Vergleicherschaltung besteht aus zwei NAND-Gliedern 5, 6 mit je
zwei Eingängen, zwei NAND-bliedern 7, 8 mit je drei Eingängen und einem JE-Eippglied
9.
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Die Eingangsvariablen A und B sind an die Eingänge des ersten NAND-Glieds
5 geschaltet und der Ausgang dieses ersten NAND-Glieds 5 ist an den ersten Setzeingang
J des JK-Kippglieds 9 angeschlossen.
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Die Eingänge des zweiten NAND-Glieds 6 sind mit der Eingangsvariablen
A und der negierten Eingangsvariablen § beschaltet und der Ausgang dieses zweiten
NAND-Glieds 6 ist mit dem ersten Rücksetzeingang E des JK-Kippglieds 9 verbunden.
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Haben die Eingangsvariablen A und B den logischen Zustand Ii, so setzt
der daraus resultierende am ersten Rücksetzeingang K des JK-Kippglieds 9 anstehende
logische Zustand H nach dem Eintreffen eines Taktimpulses des Taktes T, der an den
Takteingang C des JK-Kippglieds 9 geschaltet ist, dieses JK-Kippglied 9 zurück bzw.
das JK-Kippglied 9 bleibt in dem rückgesetzten Zustand. Hat die Eingangsvariable
A den logischen Zustand H und die Eingangsvariable B den logischen Zustand L, so
nimmt der mit dem ersten Setzeingang J des JK-Kippglieds 9 verbundene Ausgang des
NAND-Glieds 5 den logischen Zustand H ein und das JE-Eippglied 9 wird nach dem Eintreffen
eines Taktimpulses gesetzt bzw. bleibt im gesetzten Zustand.
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In den beiden anderen möglichen Kombinationen der logischen Zustände
der Eingangsvariablen A und 3, - die Eingangsvariable A und B haben den logischen
Zustand L bzw. die Eingangsvariable A hat den logischen Zustand L und die Eingangsvariable
B hat den logischen Zustand H -, stehen am ersten Setzeingang J und am ersten Rücksetzeingang
K des JK-Kippglieds 9 jeweils der logische Zustand H an und das JE-Eippglied 9 nimmt
nach Eintreffen eines Takt impulses seinen komplementären Zustand sn, sofern am
zweiten Setzeingang S oder am zweiten Rücksetzeingang R der logische Zustand H ansteht.
Da der zweite Setzeingang S und der zweite Rücksetzeingang R jeweils negiert sind,
werden diese Eingänge nur mit einem
anliegenden logischen Zustand
L aktiviert. Hat die Eingangsvariable A den logischen Zustand L, die Eingangsvariable
B den logischen Zustand H und ist das JK-Kippglied 9 schon vor dem Eintreffen des
Taktimpulses gesetzt, so wird durch die Verknüpfung der negierten Eingangsvariable
, der Eingangsvariablen B und des am Ausgang Q des JK-Kippglieds 9 anstehenden Signals
(alle haben den logischen Zustand H) in dem dritten NAND-Glied 7 der logische Zustand
L an den zweiten Setzeingang S des JK-Kippglieds 9 gelegt und so das Rücksetzen
des JK-Kippglieds 9 verhindert.
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Durch die Verknpfung der negierten EingangsvariaSe , der negierten
Eingangsvariablen § und dem negierten Ausgang V des JK-Kippglieds 9 im vierten NAND-Glied
8 wird ein Setzen des JK-Kippglieds 9 beim Eintreffen eines Taktimpulses nur dann
verhindert, wenn die Eingangsvariable A den logischen Zustand L, die Eingangsvariable
B den logischen Zustand L hat und das JE-Eippglied 9 bereits vor Eintreffen des
Taktes T rückgesetzt ist.
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In der Wahrheitstabelle in Fig. 4 sind in den ersten beiden Spalten
wie in Fig. 2 die möglichen Kombinationen der logischen Zustände der EinganTsvariablen
A und B eingetragen. In den weiteren vier Spalten sind die logischen Zustände der
Ausgänge der vier NAND-Glieder 5 bis 8 und in der letzten unterteilten Spalte das
Ausgangssignal X (entspricht dem Signal am Ausgang Q des JK-Kippglieds) eingetragen.
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"alt" bzw. "neu" bedeutet hier ebenfalls wie in Fig. 2 den logischen
Zustand des Ausgangssignals X vor bzw.
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nach Eintreffen eines Taktimpulses.
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Die mit " - " gekennzeichneten Felder der Wahrheitstabelle deuten
an, daß der logische Zustand des Ausgangsaignale X in diesem Fall beliebig sein
kann.
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Aus der ersten Zeile der Wahrheitstabelle, in der beide Eingangsvariablen
A und 3 den logischen Zustand L haben, ist ersichtlich, daß der logische Zustand
des Ausgangs des vierten NAND-Glieds 8 vom logischen Zustand des Ausgangssignals
X (vor Eintreffen des Taktimpulses) abhängig ist.
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Ebenso ergibt sich eine Abhängigkeit des logischen Zustands des Ausgangs
des dritten NAND-Glieds 7 vom logischen Zustand des Ausgangssignals X, wenn die
Eingangsvariable A den logischen Zustand L und die Eingangsvariable B den logischen
Zustand H haben (siehe zweite Zeile der Wahrheitstabelle).
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In einem Versuchsaufbau mit Bausteinen der Schottky-TTL-Familie (nach
Datenbuch CC-401 der Firma Texas Instruments sind f des JK-Kippglieds 74S112: 125
MHz und tp der NAND-Glieder 74S00 bzw. 74S10: 3 ns typisch) konnte die Vergleicherschaltung
nach der Erfindung mit maximal 85Nbit/s betrieben werden. Unter Einsatz der angekündigten
, noch schnelleren Advanced-Schottky-TTL-Familie erscheinen somit Schaltgeschwindigkeiten
bis 140 Mbit/s möglich.
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Diese Schaltgeschwindigkeit entspricht der vierten PCM-Hierarchie-Stufe.