DE3239935C2

DE3239935C2 - Schaltungsanordnung zum Umwandeln eines mit Prellungen behafteten Eingangssignales in prellfreie Ausgangssignale

Info

Publication number: DE3239935C2
Application number: DE19823239935
Authority: DE
Inventors: Johann 8500 Nürnberg Schlagenhaft
Original assignee: Philips Kommunikations Industrie AG
Current assignee: Philips Kommunikations Industrie AG
Priority date: 1982-10-28
Filing date: 1982-10-28
Publication date: 1986-10-30
Also published as: DE3239935A1

Abstract

Bei einer Schaltungsanordnung zum Umwandeln eines mit Prellungen behafteten Eingangssignales in prellfreie Ausgangssignale und zum gleichzeitigen Messen der Prellzeit sind eingangsseitig zwei Schaltungsanordnungen zum Umwandeln eines mit Prellungen behafteten Eingangssignales in prellfreie Ausgangssignale parallel geschaltet. Ausgangsseitig sind diese beiden Schaltungsanordnungen an eine logische Schaltung angeschlossen, deren Ausgang mit einer Anzeigevorrichtung verbunden ist. Die Anzeigevorrichtung gibt ein optisches und/oder akustisches Signal ab, wenn die Prellzeiten einen vorgebbaren Wert überschreiten.

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Umwandeln eines mit Prellungen behafteten Eingangssignales in prellfreie Ausgangssignale.

Derartige Schaltungsanordnungen finden z. B. bei der Wählzeichenübertragung Verwendung, wenn die Gleichstromimpulse, aus denen sich Wählzeichen zusammensetzen, mittels mechanischer Schalter (Relsis) erzeugt werden. Weil bei mechanischen Schaltern in der Regel Prellungen auftreten, sind Schaltungsanordnungen nötig, welche die mit Prellungen behafteten Gleichstromimpulse in saubere prellfreie Wählzeichen umwandeln.

Aus der DE-OS 31 05 905 ist eine Schaltungsanordnung bekannt, bei der ein dynamisches Eingangs-Flip-Flop von einer Flanke eines Eingangsimpulses gesetzt wird. Das Setz-Ausgangssignal des Eingangs-Flip-Flops wird, vom Status eines Taktsignales aus einer Takter-Zeugungsschaltung abhängig, als Setzsignal auf ein Zwischen-Flip-Flop gegeben und für die Dauer der nächstfolgenden vollständigen Takthalbperiode an einem Ausgang als Ausgangssignal ausgegeben. Zu Beginn der Takthalbperiode, die auf die Ausgabetakthalbperiode folgt, werden das Eingangs-Hip-Rop und das Zwischen-Flip-Flop mittels einer Rücksetzschaltung zurückgesetzt.

Aus der DE-OS 32 39 936 ist ebäiifalls eine Schaltungsanordnung zum Umwandlen eines mit Prellungen behafteten Eingangssignales in prellfreie Ausgangssignale beschrieben. Bei dieser Schaltungsanordnung wird das Eingangssignal dem Takteingang eines ersten Flip-Flops über einen Inverter zugeführt, dagegen wird es dem Takteingang eines zweiten Flip-Flops unmittelbar zugeführt. Die Dateneingänge beider Flip-Flops sind miteinander verbunden und liegen an einem gemeinsamen festen Potential. Der Ausgang des ersten Flip-Flops, der den einen Ausgang der Schaltungsanordnung bildet, ist mit dem Takteingang eines ersten Monoflops verbunden, dessen Ausgang an den Rückseizeingang des zweiten Flip-Flops angeschlossen ist. Ein Ausgang des zweiten Flip-Flops, der den anderen Ausgang der Schaltungsanordnung bildet, ist mit dem Eingang eines zweiten Monoflops verbunden, dessen Ausgang an den Rücksetzeingang des ersten Flip-Flops angeschlossen ist.

Mit diesen Schaltungsanordnungen ist es zwar möglich, ein mit Prellungen behaftetes Eingangssignal in prellfreie Ausgangssignale umzuwandeln, jedoch kann keine Aussage über die Dauer einer Prellung, die sogenannte Prellzeit, gemacht werden.

Es ist daher Aufgabe der Erfindung, eine Schaltungsanordnung zum Umwandeln eines mit Prellungen behafteten Eingangssignales in prellfreie Ausgangssignale anzugeben, die gleichzeitig die Messung der Prellzeit ermöglicht.

Die Erfindung löst diese Aufgabe mit den kennzeichnenden Merkmalen des Anspruches 1.

Vorteilhafte Ausgestaltung der Erfindung sind in den Unteransprüchen angegeben.

Es zeigen die Fig. 1 ein Ausführungsbeispiel der Erfindung und die Fig. 2 Impulsdiagramme, mittels denen die Erfindung näher erläutert wird.

In der Fig. 1 sind zwei Schaltungsanordnungen 51 und 52, wie sie in der BE-OS 32 39 936 beschrieben sind, auf folgende Weise eingangsseitig parallel geschaltet:

Das mit Prellungen behaftete Eingangssignal E wird bei der einen dieser beiden bekannten Schaltungsanordnung Sl über einen Inverter / dem Takteingang eines D-Flip-Flops FIl zugeführt, dagegen wird es unmittelbar dem Takteingang eines D-Flip-Flops F12 zugeführt. Bei der zweiten bekannten Schaltungsanordnung 52 ist der Takteingang eines D-Flip-Flops F21 mit dem Ausgang und der Takteingang eines D-Flip-Flops (F22) mit dem Eingang des Inverters / verbunden. Erste und zweite Schaltungsanordnung 51 und 52 zeigen den gleichen weiteren Aufbau: Die Dateneingänge der beiden D-Flip-Flops FIl und F12 bzw. FZl und F22 sbd miteinander verbunden und liegen alle auf einem gemeinsamen festen Potential, das bei dem in der Fig. 1 gezeigten Ausführungsbeispiel //-Pegel (H = HIGH) darstellt. Der ß-Ausgang des D-Flip-Flops FIl bzw. FIl ist mit dem Eingang eines Monoflops MIl bzw. M21 verbunden. Der Ausgang des Monoflops MIl bzw.M21 ist mit dem Rücksetzeingang des D-Flip-Flops FH bzw. F22 verbunden. Ebenso ist der ß-Ausgang des D-Flip-Flops FH bzw. F22 mit dem Takteingang eines Monoflops M12 bzw. M22 verbunden. Der Ausgang des Monoflops M12 bzw. M22 ist mit dem Rücksetzeingang des D-Flip-Flops ill bzw. F21 verbunden.

Ausgangsseitig ist der ß-Ausgang des D-Flip-Flops FIl der ersten Schaltungsanordnung 51, der zugleich den Ausgang Ali der erfindungsgemäßen Schaltungsanordnung bildet, mit dem einen Eingang eines EXCLUSIV-ODER-Gatters 0 verbunden, dessen anderer Eingang mit dem ß-Ausgang des D-Flip-Flops FZl der zweiten Schaltungsanordnung 52 verbunden ist. Der Ausgang des EXCLUSIV-ODER-Gatters 0 ist mit einer Anzeigevorrichtung Z zur Abgabe eines optischen und/oder akustischen Signales verbunden.

Anhand der in Fig. 2 gezeigten Impulsdiagramme wird die Erfindung nun näher erläutert.

In der Fig. 2 sind das mit Prellungen Fl und Pl behaftete Eingangssignal E, das Signal AU am Q-Ausgang des D-Flip-Flops FIl, das Signal A21 am Q-Ausgang des D-Flip-Fiop?. FZl, das Signal MIl und M12 bzw. M21 und M22 des Monoflops MIl und M12 bzw. M21 und A/22 sowie das Signal 0 am Ausgang des EXCLUSIV-ODER-Gatters 0 gezeigt.

Alle Flip-Flops und Monoflops werden von ansteigenden Flanken gssetzt. Die Rückkippzeit ist bei den Monoflops MIl und M12 bei der ersten Schaltungsan-Ordnung 51 größer gewählt als bei den Monoflops M21 und M22 bei der zweiten Schaltungsanordnung 52. Sie ist bei der ersten Schaltungsanordnung 51 größer als die größte vorkommende Prellzeit, jedoch kleiner als die Impulszeit des Eingangssignales E zu z. B. 8 ms gewählt, während sie bei der zweiten Schaltungsanordnung nur z. B. 2 ms beträgt.

Es wird zunächst der Signalverlauf für Prellungen Pl betrachtet, deren Dauer, auch Prellzeit genannt, geringer als 2 ms ist.

Bei der ersten abfallenden Ranke zu Beginn der Prellungen Pl im Eingangssignal E wird das D-Flip-Flop FIl wegen des Inverters / gesetzt. Wegen des H-Pegels am ß-Ausgang dieses D-Flip-Flops FIl wird das Monoflop MIl gesetzt, welches das D-Flip-Flop /12 zurücksetzt. Solange das Monoflop MIl nicht zurückkippt, bleibt das D-Flip-Flop F12 zurückgesetzt, so daß die ansteigenden Flanken der Prellungen es nicht setzen können. Erst wenn das Monoflop MIl nach 8 ms zurückgekippet ist, werden durch die nächste ansteigende Flanke zu Beginn der zweiten Prellungen Pl im Eingangssignal E das D-Flip-Flop F12 und das Monoflop M12 gesetzt, während das D-Flip-Flop FIl nun vom Monoflop M12 zurückgesetzt wird. Solange das Monoflop M12 nicht zurückkippt, bleibt das D-Flip-Flop FIl zurückgesetzt, so daß es nicht wegen des Inverter« / durch fallende Flanken der Prellungen gesetzt werden kann. Ist das Monoflop M12 nach 8 ms zurückgekippt, so beginnt das Spiel neu mit dem Setzen des D-Flip-Flops FIl und mit dem Rücksetzen des D-Flip-Flops F22.

Bei den Flip-Flops F21 und F22 sowie bei den Monoflops MIl und M22 der zweiten Schaltungsanordnung 52 laufen dieselben Vorgänge ab, jedoch mit dem Unterschied, daß die beiden Monoflops M21 und M22 bereits nach 2 ms zurückkippen. Weil aber nach 2 ms keine weiteren Prellungen im Eingangssignal auftreten, werden die D-Flip-Flops F21 und F22, obwohl sie bei zurückgekippten Monoflops freigegeben sind, nicht gesetzt, so daß an beiden Eingängen des EXCLUSIV-ODER-Gatters 0 immer gleiche Pegel anliegen. Arn Ausgang des EXCLUSIV-ODER-Gatten, 0 liegt deshalb kein Signal an, das in der Anzeigevorrichtung Z die Abgabe eines optischen und/oder akustischen Signales bewirken könnte.

Es sei nun der Fall angenommen, daß im Eingangssignal Prellungen Pl auftreten, die länger als 2 ms dauern.

In der Schaltungsanordnung 51 laufen dieselben Vorgänge ab wie bei Prellungen mit einer Prellzeit, die kleiner als 2 ms ist, denn die Rückkippzeit der Monoflops MIl und M12 ist größer als die größte vorkommende Prellzeit. Dagegen werden in der Schaltungsanordnung 52 nach dem Rückkippen des Monoflops M21 bei der nächsten Flanke der Prellungen Pl, in der Fig. 2 eine ansteigende Flanke, das D-Flip-Flop F22 und das Monoflop M22 gesetzt und somit das D-Flip-Flop F21 zurückgesetzt. Weil an den Eingängen des EXCLUSIV-ODER-Gatters O jetzt verschiedene Pegel anliegen, gibt es an seinem Ausgang ein Signal ab, das in der Anzeigevorrichtung Z ein optisches und/oder akustisches Signal auslöst.

Wenn die Prellungen Pl, wie in der Fig. 2 angenommen, kurzer als 4 ms dauern, werden wegen des Inverters / das D-Flip-Flop F21 und das Monoflop M21 gesetzt und somit das D-Flip-Flop F22 zurückgesetzt, so daß beide: Eingänge des EXCLUSIV-ODER-GattcTs O wieder auf gleichem Pegel liegen. Die Anzeigevorrichtung Z gibt, weil am Ausgang des EXCLUSIV-ODER-Gatters kein Signal mehr anliegt, auch kein optisches und/oder akustisches Signal ab. Sollten die Prellungen jedoch länger als 4 ms dauern, so würden die D-FHp-Flops Fl]. und FIl durch die ansteigenden und fallenden Flanken der Prellungen wechselseitig weiterhin gesetzt und zurückgesetzt, so daß die Eingänge des EXCLUSIV-ODER-Gatters weiterhin auf verschiedenem Pegel lägen. DuAaIb gäbe die Anzeigevorrichtung Z auch weiter ein optisches und/oder akustisches Signal ab.

Weil die Flanken beim Setzen und Zurücksetzen der D-Flip-Flops nicht immer exakt übereinandertreffen.

kann am Ausgang des EXCLUSIV-ODER-Gatters 0 ein kurzer Impuls die Anzeigevorrichtung Z ansteuern. Es ist deshalb vorteilhaft, zwischen das EXCLUSIV-ODER-Gatter 0 und die Anzeigevorrichtung Z ein Verzögerungsglied V zu schalten. Zusätzlich kann ein Monoflop M zwischen dem Verzögerungsglied V und der Anzeigevorrichtung Z eingefügt werden, das eine längere Abgabe des optischen und/oder akustischen Signales in der Anzeigevorrichtung bewirkt. Einzelne Prellungen mit einer Prellzeit, die größer als z. B. 2 ms in ist, verursachen deshalb ein einmaliges Signal in der Anzeigevorrichtung, dessen Dauer der Rückkippzeit des Monoflops M entspricht, während dauernd auftretende Prellungen mit einer Prellzeit von mehr als 2 ms ein Dauersignal bewirken, weil das Monoflop M bei is jeder Prellung einen neuen Taktimpuls erhält. Es kann deshalb nicht mehr zurückkippen.

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dung sind die Rückkippzeiten der Monoflops in der ersten und der zweiten Schaltungsanordnung 51 und 52 getrennt einstellbar. Mit der Einstellung der Rückkippzeit in der ersten Schaltungsanordnung 51 wird die gesamte erfindungsgemäße Schaltungsanordnung an Eingangssignale verschiedener Impuls- oder Pausenzeiten angepaßt.

Durch die Einstellung der Rückkippzeiten in der zweiten Schaltungsanordnung 52 werden die Prellzeiten meßbar: Soll z. B. festgestellt werden, ob die Prellungen länger als T Sekunden dauern, so ist die Rückkippzeit der Monoflops M21 und Λ/22 auf T Sekunden einzustellen.

Hierzu 2 Blatt Zeichnuneen

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Claims

Patentansprüche:

1. Schaltungsanordnung zum Umwandeln eines mit Prellungen behafteten Eingangssignals (E) in prellfreie Ausgangssignale (All), dadurch gekennzeichnet, daß das Eingangssignal (E) über einen Inverter (I) dem Takieingang eines ersten Flip-Flops (FIl) und eines zweiten Flip-Flops (FZl) zugeführt wird, während es dem Takteingang eines dritten Flip-Flops (F12) und eines vierten Flip-Flops (F22) unmittelbar zugeführt wird, daß die Dateneingänge aller vier Flip-Flops (ill, FlL, F12, FZl) miteinander verbunden sind und an einem gemeinsamen festen Potential liegen, daß ein Ausgang des ersten Flip-Flops (FIl) mit dem Takteingang eines ersten Monoflops (Aiii) verbunden ist, dessen Ausgang an den Rücksetzeingang des dritten Flip-Flops (FM) angeschlossen ist, daß ein Ausgang des dritten Fiip-Flops (FLl) mit dem Takieingang eines zweiten Monoflops (MLZ) verbunden ist, dessen Ausgang an den Rücksetzeingang des ersten Flip-Flops (FIl) angeschlossen ist, daß ein Ausgang des zweiten Flip-Flops (F21) mit dem Takteingang eines dritten Monoflops (MU) verbunden ist, dessen Ausgang an den Rücksetzeingang des vierten Flip-Flops (FH) angeschlossen ist, daß ein Ausgang des vierten Flip-Flops (FH) mit dem Takteingang eines vierten Monoflops (MH) verbunden ist, dessen Ausgang an den Rücksef ingang des zweiten Flip-Flops (F21) angeschlossen ist, daß entweder ein Ausgang des ersten oder des dritten Flio-Flops (FIl, F12) mit dem einen Eingang eines EXCLUSJV-ODER-Gatters (O) verbunden ist, dessen anderer Eingang mit eisern Ausgang entweder des zweiten oder des vierten Flip-Flops (F21, FH) verbunden ist, daß der Ausgang des EXCLUSIV-ODER-Gatters (O) mit einer Anzeigevorrichtung (Z) zur Abgabe eines optischen und/oder akustischen Signales verbunden ist und daß ein Ausgang des ersten oder dritten Flip-Flops (FQ, F12) den Ausgang (AU) der Schaltungsanordnung bildet.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Rückkippzeit bei den Monoflops (Mil, MM, MH, MH) getrennt einstellbar ist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Rückkippzeit des ersten und zweiten Monoflops (Mil, MM) größer gewählt ist als die Rückkippzeit des dritten und vierten Monoflops (Af21, MH).

4. Schaltungsanordnung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß zwischen das EXCLUSiy-GATTER (O) und die Anzeigevorrichtung (Z) ein Verzögerungsglied (V) geschaltet ist.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß ein fünftes Monoflop (Ai) zwischen das Verzögerungsglied (V) und die Anzeigevorrichtung (Z) geschaltet ist.

6. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichdnet, daß alle Flip-Flops (FIl, F12, F21, FH) D-Flip-Flops sind.

7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jeweils der ß-Ausgang eines Flip-Flops (FIl, F12, F21, F22) mit dem Takteingang eines Monoflops (A/11, Afl2, MIL, MH) verbunden ist.

8. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das feste Potential //-Pegel darstellt.

9. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß alle Flip-Flops (FIl, F12, F21, F22) und alle Monoflops (Mil, MM, MZL, MH, M) von der positiven Flanke angesteuert werden.