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Schaltungsanordnung zum Umwandeln eines mit Prellungen
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behafteten Eingangssignales in prellfreie Ausgangssignale Die Erfindung
betrifft eine Schaltungsanordnung zum Umwandeln eines mit Prellungen behafteten
Eingangssignales in prellfreie Ausgangssignale.
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Derartige Schaltungsanordnungen finden z.B. bei der Wählzeichenübertragung
Verwendung, wenn die Gleichstromimpulse, aus denen sich Wählzeichen zusammensetzen,
mittels mechanischer Schalter (Relais) erzeugt werden. Weil bei mechanischen Schaltern
in der Regel Prellungen auftreten, sind Schaltungsanordnungen nötig, welche die
mit Prellungen behafteten Gleichstromimpulse in saubere prellfreie Wählzeichen umwandeln.
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Aus der DE-OS 31 05 905 ist eine Schaltungsanordnung bekannt, bei
der ein dynamisches Eingangs-Flip-Flop von einer Flanke eines Eingangsimpulses gesetzt
wird.
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Das Setz-Ausgangssignal des Eingangs-Flip-Flops wird, vom Status eines
Taktsignales aus einer Takterzeugungsschaltung abhängig, als Setzsignal auf ein
Zwischen-Flip-Flop gegeben und für die Dauer der nächstfolgenden vollständigen Takthalbperiode
an einem Ausgang als Ausgangssignal ausgegeben. Zu Beginn der Takthalbperiode, die
auf die Ausgabetakthalbperiode folgt, werden das Eingangs-Flip-Flop und das Zwischen-Flip-Flop
mittels einer Rücksetzschaltung zurückgesetzt.
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In der deutschen Anmeldung P .. .. ... (P 82339 ist ebenfalls eine
Schaltungsanordnung zum Umwandlen eines mit Prellungen behafteten Eingangssignales
in prellfreie Ausgangssignale beschrieben. Bei dieser Schaltungsanordnung wird das
Eingangssignal dem Takteingang eines ersten Flip-Flops über einen Inverter zugeführt,
dagegen wird es dem Takteingang eines zweiten Flip-Flops unmittelbar zugeführt.
Die Dateneingänge beider Flip-Flops sind miteinander verbunden und liegen an einem
gemeinsamen festen Potential. Der Ausgang des ersten Flip-Flops, der den einen Ausgang
der Schaltungsanordnung bildet, ist mit dem Takteingang eines ersten Monoflops verbunden,
dessen Ausgang an den Rücksetzeingang des zweiten Flip-Flops angeschlossen ist.
Ein Ausgang des zweiten Flip-Flops, der den anderen Ausgang der Schaltungsanordnung
bildet, ist mit dem Eingang eines zweiten Monoflops verbunden, dessen Ausgang an
den Rücksetzeingang des ersten Flip-Flops angeschlossen ist.
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Mit diesen Schaltungsanordnungen ist es zwar möglich, ein mit Prellungen
behaftetes Eingangssignal in prellfreie Ausgangssignale umzuwandeln, jedoch kann
keine Aussage über die Dauer einer Prellung, die sogenannte Prellzeit, gemacht werden.
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Es ist daher Aufgabe der Erfindung eine Schaltungsanordnung zum Umwandeln
eines mit Prellungen behafteten Eingangssignales in prellfreie Ausgangssignale anzugeben,
die gleichzeitig die Messung der Prellzeit ermöglicht.
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Die Erfindung löst diese Aufgabe mit deg kennzeichnenden Merkmalen
des Anspruches 1.
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vorteilhafte Ausgestaltungen der Erfindung sind In den Unteransprüchen
angegeben.
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Es zeigen die Fig. 1 ein Ausführungsbeispiel der Erfindung und die
Fig. 2 Impulsdiagramme, mittels denen die Erfindung näher erläutert wird.
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In der Fig. 1 sind zwei Schaltungsanordnungen S1 und S2, wie sie in
der deutschen Anmeldung P .. .. ...
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(P 82339) beschrieben sind, auf folgende Weise eingangsseitig parallel
geschaltet: Das mit Prellungen behaftete Eingangssignal E wird bei der einen dieser
beiden bekannten Schaltungsanordnungen S1 über einen Inverter I dem Takteingang
eines D-Flip-Flops Fil zugeführt, dagegen wird es unmittelbar dem Takteingang eines
D-Flip-Flops F12 zugeführt. Bei der zweiten bekannten Schaltungsanordnung S2 ist
der Takteingang eines D-Flip-Flops F21 mit dem Ausgang und der Takteingang eines
D-Flip-Flops (F22) mit dem Eingang des Inverters I verbunden.
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Erste und zweite Schaltungsanordnung S1 und S2 zeigen den gleichen
weiteren Aufbau: Die Dateneingänge der beiden D-Flip-Flops Fil und F12 bzw. F21
und F22 sind miteinander verbunden und liegen alle auf einem gemeinsamen festen
Potential, das bei dem in der Fig. 1 gezeigten Ausführungsbeispiel H-Pegel (H =
HIGH) darstellt. Der Q-Ausgang des D-Flip-Flops Fil bzw.
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F21 ist mit dem Eingang eines Monoflops Mll bzw. M21 verbunden. Der
Ausgang des Monoflops Mil bzw. M21 ist mit dem Rücksetzeingang des D-Flip-Flops
F12 bzw.
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F22 verbunden. Ebenso ist der Q-Ausgang des D-Flip-Flops F12 bzw.
F22 mit dem Takteingang eines Monoflops M12 bzw. M22 verbunden. Der Ausgang des
Mono-
flops M12 bzw. M22 ist mit dem Rücksetzeingang des D-Flip-Flops
Fll bzw. F21 verbunden.
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Ausgangsseitig ist der Q-Ausgang des D-Flip-Flops Fll der ersten Schaltungsanordnung
S1, der zugleich den Ausgang All der erfindungsgemäßen Schaltungsanordnung bildet,
mit dem einen Eingang eines EXCLUSIV-ODER-Gatters 0 verbunden, dessen anderer Eingang
mit dem Q-Ausgang des D-Flip-Flops F21 der zweiten Schaltungsanordnung S2 verbunden
ist. Der Ausgang des EXCLUSIV-ODER-Gatters 0 ist mit einer Anzeigevorrichtung Z
zur Abgabe eines optischen und/oder akustischen Signal es verbunden.
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Anhand der in Fig. 2 gezeigten Impulsdiagramme wird die Erfindung
nun-näher erläutert.
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In der Fig. 2 sind das mit Prellungen P1 und P2 behaftete Eingangssignal
E, das Signal All am Q-Ausgang des D-Flip-Flops Fell, das Signal A21 am Q-Ausgang
des D-Flip-Flops F21, das Signal Mll und M12 bzw.
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M21 und M22 des Monoflops Mil und M12 bzw. M21 und M22 sowie das Signal
0 am Ausgang des EXCLUSIV-ODER-Gatters 0 gezeigt.
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Alle Flip-Flops und Monoflops werden von ansteigenden Flanken gesetzt.
Die Rückkippzeit ist bei den Monoflops Mli und M12 bei der ersten Schaltungsanordnung
S1 größer gewählt als bei den Monoflops M21 und M22 bei der zweiten Schaltunganordnung
S2. Sie ist bei der ersten Schaltungsanordnung S1 größer als die größte vorkommende
Prellzeit, jedoch kleiner als die Impulszeit des Eingangssignales E zu z.B. 8ms
gewählt, während sie bei der zweiten Schaltungsanordnung nur z.B. 2ms beträgt.
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Es wird zunächst der Signalverlauf für Prellungen P1 betrachtet, deren
Dauer, auch Prellzeit genannt, geringer als 2ms ist.
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Bei der ersten abfallenden Flanke zu Beginn der Prellungen P1 im Eingangssignal
E wird das D-Flip-Flop Fil wegen des Inverters I gesetzt. Wegen des H-Pegels am
Q-Ausgang dieses D-Flip-Flops Fil wird das Monoflop M11 gesetzt, welches das D-Flip-Flop
F12 zurücksetzt. Solange das Monoflop Mli nicht zurückkippt, bleibt das D-Flip-Flop
F12 zurückgesetzt, so daß die ansteigenden Flanken der Prellungen es nicht setzen
können, Erst wenn das Monoflop Mli nach 8ms zurückgekippt ist, werden durch die
nächste ansteigende Flanke zu Beginn der zweiten Prellungen P1 im Eingangssignal
E das D-Flip-Flop F12 und das Monoflop M12 gesetzt, während das D-Flip-Flop Fll
nun vom Monoflop M12 zurückgesetzt wird. Solange das Monoflop M12 nicht zurückkippt,
bleibt das D-Flip-Flop Fil zurückgesetzt, so daß es nicht wegen des Inverters I
durch fallende Flanken der Prellungen gesetzt werden kann. Ist das Monoflop M12
nach 8ms zurückgekippt, so beginnt das Spiel neu mit dem Setzen des D-Flip-Flops
Fil und mit dem Rücksetzen des D-Flip-Flops F22.
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Bei den Flip-Flops F21 und F22 sowie bei den Monoflops M21 und M22
der zweiten Schaltungsanordnung S2 laufen dieselben Vorgänge ab, jedoch mit dem
Unterschied, daß die beiden Monoflops M21 und M22 bereits nach 2ms zurückkippen.
Weil aber nach 2ms keine weiteren Prellungen im Eingangssignal auftreten, werden
die D-Flip-Flops F21 und F22, obwohl sie bei zurückgekippten Monoflops freigegeben
sind, nicht gesetzt, so daß an
beiden Eingängen des EXCLUSIV-ODER-Gatters
0 immer gleiche Pegel anliegen. Am Ausgang des EXCLUSIV-ODER-Gatters 0 liegt deshalb
kein Signal an, das in der Anzeigevorrichtung Z die Abgabe eines optischen und/oder
akustischen Signales bewirken könnte.
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Es sei nun der Fall angenommen, daß im Eingangs signal Prellungen
P2 auftreten, die länger als 2ms dauern.
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In der Schaltungsanordnung S1 laufen dieselben Vorgänge ab wie bei
Prellungen mit einer Prellzeit, die kleiner als 2ms ist, denn die Rückkippzeit der
Monoflops Mli und M12 ist größer als die größte vorkommende Prellzeit. Dagegen werden
in der Schaltungsanordnung S2 nach dem Rückkippen des Monoflops M21 bei der nächsten
Flanke der Prellungen P2, in der Fig.2 eine ansteigende Flanke, das D-Flip-Flop
F22 und das Monoflop M22 gesetzt und somit das D-Flip-Flop F21 zurückgesetzt. Weil
an den Eingängen des EXCLUSIV-ODER-Gatters 0 jetzt verschiedene Pegel anliegen,
gibt es an seinem Ausgang ein Signal ab, das in der Anzeigevorrichtung Z ein optisches
und/oder akustisches Signal auslöst.
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Wenn die Prellungen P2, wie in der Fig. 2 angenommen, kürzer als 4ms
dauern, werden wegen des Inverters I das D-Flip-Flop F21 und das Monoflop M21 gesetzt
und somit das D-Flip-Flop F22 zurückgesetzt, so daß beide Eingänge des EXCLUSIV-ODER-Gatters
0 wieder auf gleichem Pegel liegen. Die Anzeigevorrichtung Z gibt, weil am Ausgang
des EXCLUSIV-ODER-Gatters kein Signal mehr anliegt, auch kein optisches und/oder
akustisches Signal ab. Sollten die Prellungen jedoch länger als 4ms dauern, so würden
die D-Flip-Flops F21 und F22
durch die ansteigenden und fallenden
Flanken der Prellungen wechselseitig weiterhin gesetzt und zurückgesetzt, so daß
die Eingänge des EXCLUSIV-ODER-Gatters weiterhin auf verschiedenem Pegel lägen.
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Deshalb gäbe die Anzeigevorrichtung Z auch weiter ein optisches und/oder
akustisches Signal ab.
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Weil die Flanken beim Setzen und Zurücksetzen der D-Flip-Flops nicht
immer exakt übereinandertreffen, kann am Ausgang des EXCLUSIV-ODER-Gatters 0 ein
kurzer Impuls die Anzeigevorrichtung Z ansteuern. Es ist deshalb vorteilhaft, zwischen
das EXCLUSIV-ODER-Gatter 0 und die Anzeigevorrichtung Z ein Verzögerungsglied V
zu schalten. Zusätzlich kann ein Monoflop M zwischen dem Verzögerungsglied V und
der Anzeigevorrichtung Z eingefügt werden, das eine längere Abgabe des optischen
und/oder akustischen Signales in der Anzeigevorrichtung bewirkt. Einzelne Prellungen
mit einer Prellzeit, die größer als z.B. 2ms ist, verursachen deshalb ein einmaliges
Signal in der Anzeigevorrichtung, dessen Dauer der Rückkippzeit des Monoflops M
entspricht, während dauernd auftretende Prellungen mit einer Prellzeit von mehr
als 2ms ein Dauersignal bewirken, weil das Monoflop M bei jeder Prelung einen neuen
Taktimpuls erhält. Es kann deshalb nicht mehr zurück kippen.
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Bei einem weiteren Ausführungsbeispiel der Erfindung sind die Rückkippzeiten
der Monoflops in der ersten und der zweiten Schaltungsanordnung Sl und S2 getrennt
einstellbar. Mit der Einstellung der Rückkippzeit in der ersten Schaltungsanordnung
S1 wird die gesamte erfindungsgemäße Schaltungsanordnung an Eingangssignale verschiedener
Impuls- oder Pausenzeiten angepaßt.
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Durch die Einstellung der Rückkippzeiten in der zweiten Schaltungsanordnung
52 werden die Prellzeiten meßbar: Soll z.B. festgestellt werden, ob die Prellungen
länger als T Sekunden dauern, so ist die Rückkippzeit der Monoflops M21 und M22
auf T Sekunde-n einzustellen.