JPS5833852A - 大規模半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は大規模半導体集積回路装＠　（ＬＳＩ　）に
係り、全ての配線前工程を共通にしてあらかじめトラ／
ジスタ、抵抗素子などの回路構成素子を半導体基体の主
面部に形成し配線工程のみを変更することによって各種
論理回路を構成するゲートアレイ形マスタースライスＬ
ＳＩであって、特にエミッタ結合論理（ＥＯＬ　）回路
で構成された複数個の出力２７７７回路を有するものに
おいて、出力７７７７回路での消費電力の低減を図るた
めの改良に関するものである。

第１図はゲートアレイ形マスタースライスＬＢ工の一般
的な構成を示すブロック図である。

図において、（１０１）〜（１０５）は半導体基体（１
００）の主面部にＹ方向に平行に順次Ｙ方向に互いに間
隔をおいて形成されそれぞれ複数個のゲートが配列され
た内部ゲート用のマスターパターン形成領域、（ｎｘ）
〜（Ｒ４）は半導体基体（１００）の主面部の周縁に各
辺に沿うて形成されそれぞれ複数個のゲートが配列され
た人力バッファ用または出力バッファ用のマスターパタ
ーン形成領域である。これらのマスターパター７形成領
域（１０１）〜（１０５）および（ｌｌｌ）〜（１１４
）には、全ての配線前工程を共通にしてあらかじめトラ
／ジスタ、抵抗素子などの回路構成素子を形成しておき
、配線工程のみの変更によって、種々の論理ゲートを作
ると同時に、各ゲート間の配線を施して各種論理回路を
構成する。なお、ゲート内の配線はマスターパターン形
成領域（１０１）〜（Ｒ１５）および（ｎｌ）〜（Ｒ４
）上に施され、ゲート間のｆｆ１ｉｌはマスターバク−
７形成［１域（１０１）〜（１０５）　オよび（ｍｌ）
〜（１１４）以外の配線領域上に施される。

＃！２図はＫＯＬ回路構成による従来のゲートアレイ形
マスタースライスＬＢ工で構成された内部ゲート回路お
よび出力７７７７回路の一例を示す等価回路図である。

図において、一点鎖線で囲む（工Ｇ）および（ＯＢ）は
それぞれ内部ゲート回路および出力バッファ回路で、こ
の図では内部ゲート回路（工Ｇ）が３個の入力トランジ
スタ（Ｑ、）、　（Ｑ２）および（Ｑ３）を有スる入力
ＮＯＲ構成であり、出力バッファ回路（ＯＢ）が１個の
入力トランジスタ（０，，６＞？有する非反転出力形態
である場合の例を示す。（Ｑ４）はペースにレファレン
ス電圧（ｖＩ！Ｂ）が印加された内部ゲート回路（ＩＱ
）のレファレンストランジスタ、（Ｑ５）はエミッタに
エミッタ７オロア抵抗素子（Ｒ４）が接続されエミッタ
を出力とする内部ゲート回路（工Ｇ）のエミッタ７オロ
アトランジスタである。（Ｒ５）は入力トランジスタ（
Ｑ、　）、　（Ｑ２）および（Ｑ３）のコレクタに共通
に接続された負荷抵抗素子、（Ｒ２）はし７アレンスト
ランジスタ（Ｑ４）のコレクタに接続された負荷抵抗素
子、（Ｒ）は入力トランジスタ（Ｑ、　）、　（Ｑ２）
、　（Ｑ３）およびレファレンストランジスタ（Ｑ、４
）のエミッタに共通に接続された抵抗素子である。また
、（Ｑ４ｏ）および（Ｑ、５．）ｕそれぞれ出力バッフ
ァ回路（ＯＢ）のレファレンストランジスタおよびエミ
ッタフォロアトランジスタ、（Ｒｌｏ）および（Ｒ２ｏ
）ｉｆそれぞれ入力トランジスタ（Ｑ、。）およびレフ
ァレンストランジスタ（Ｑ４゜）のコレクタに接続され
た負荷抵抗素子、（Ｒ３０）　ｎ入力トランジスタ（Ｑ
、。）およびレファレンストランジスタ（Ｑ４゜）のエ
ミッタに共通に接続された抵抗素子、（Ｒ２Ｏ）はエミ
ッタフォロアトランジスタ（Ｑ５ｏ）のエミッタに接続
された出力バラフッ回路（ＯＢ）のエミッタフォロア抵
抗素子である。なお、このエミッタフォロア抵抗素子（
Ｒ４ｏ）は外部で付加される場合もある。また、（工、
）、（工２）および（工、）は内部ゲート回路（工Ｇ）
の入力端子、（０１）は内部ゲート回路（工Ｇ）の出力
窄子であり、（工、。）および（０１ｏ）はそれぞれ出
力バラフッ回路（ＯＢ）の入力端子および出力端子でお
る。コレクタ電源電圧（Ｖ、。）は通常零（接地）とし
、エミッタ電源電圧（ｖｌｍ）は負電圧である。ここで
抵抗素子（Ｒρｒ　（Ｒ２）＋　（Ｒ３）＋　（Ｒ４）
＋　（Ｒ１（１）、（Ｒ２ｏ）、（Ｒ３０）　＋　（Ｒ
４０）、）ランジスタ（Ｑｌ）、　（Ｑ２）、　（Ｑ３
）ｌ　（Ｑ４）ｌ　（ｑ５）＋　（Ｑ、ｏ）Ｉ　（Ｑ、
ｏ）Ｓ　（ＧＬ５．、）などの回路構成素子はあらかじ
めマスターパターン形成領域に形成されており、配線工
程のみを変更することによって、種々の論理ゲートを構
成するとともに各ゲート間の配線を施して、所望の論理
回路が構成される。

ところで、従来のＥＣＬ回路構成によるゲートアレイ形
マスタースライスＬＳＩでは、できるだけ高速化と高集
積化とを図るために、内部ゲート回路（ＩＧ）について
は、これを構成する回路構成素子を微小化して、回路構
成素子の浮遊容量を削減するとともにその動作電流を微
少にし、低消費電力化が図られている〇一方、出力バッ
ファ回路（ＯＢ）　Ｋついては、その出力端子（０、。

）によっては大きな負荷容量が付加される可能性がある
ので、この場合にも十分な駆動能力をもたせ、しかも所
望の出力レベル電圧を確保するために、出カッ（ソファ
回路（ＯＢ）の出力亀子（０，。）に低抵抗値の終端抵
抗素子（Ｒ？、）　（図示せず）を付加するとともに出
カッ（ソファ回路（ＯＢ）の回路電流を大きな電流値に
設定する必要があるｏしかも、同一の牛一体基体に構成
される全ての出力バッファ回路（ＯＢ）の回路電流が同
一の電流値に設定されるので、出カッ（ソファ回路（Ｏ
Ｂ）での消費電力が大きくなる０特に、高集積化を図り
、しかも、出力バッファ回路（ＯＢ）の数が多い場合に
は、出力バツファ回ＩＩ　（ＯＢ）での消ｖＲ電力が大
幅に増大し、この出力７７７７回ｄ　（ＯＢ）での消費
電力の半萼体基板の許谷消ｆＲ４力に占める割合が大き
くなるので、その分だけ円部ゲート回路（工Ｇ）での消
ｗｔ電力が削減されて、内部ゲート回路（１Ｇ）での所
望の速度性真が得られないという欠点があった。

この発明は、上述の欠点に鑑みてなされたもので、出力
バッファ回路毎に、少くとも２種類の回路゛電流値を設
定できる回路構成とし、外部負荷容量が大きい場合には
出力バッファ回ｗ６を島回路鴫流値で動作させ、外部負
荷容量が小さい場合には出力バフフッ回路を低回Ｗ！鴫
直流値動作させることによって、出力バッファ回路での
所滋の速度性能および出力レベル電圧を確保しなから出
力バッファ回路゛Ｃの消−電力を低減させ、その分だけ
内部ゲート回路での消ｓｔ鴫力を増大させて、内部ゲー
ト回路での所望の速度性能が得られるようにしたＬ８Ｉ
を提供することを目的とする。

第３図はこの発明の一実施例のＲ８工の出力バッファ回
路を示す回路構成図で、第３図（Ａ）はマスターパター
ン形成領域にあらかじめ形成しておく出カバソファ回路
を構成する素子の構成図であり、第３図（Ｂ）および（
０）は非反転出力形態の場合における出力バッファ回路
の構成例を示す図である。

図において、第２図に示した従来例の符号と同一符号は
同等部分を示し、その説明は省略する。

（Ｒ１１）および（Ｒ，□）は上記従来例の負荷抵抗素
子（Ｒ１０）に対応する負荷抵抗素子、（Ｒ２ｍ）およ
び（Ｒ２□）は上記従来例の負荷抵抗素子（Ｒ２ｏ）に
対応する負荷抵抗素子、（Ｒ３，）および（Ｒ３□）は
上記従来例の抵抗素子（Ｒ３ｏ）Ｋ対応する抵抗素子で
ある。なお、トランジスタ（Ｑ、、。）および（Ｑ４ｏ
）と抵抗素子（Ｒ３１）＋　（Ｒ１２）＋抵抗素子（Ｒ
２１）＋　（Ｒ２□）および抵抗素子（Ｒａ１　）＋　
（”３□）とが電流切換え回路を構成し、エミッタフォ
ロアトランジスタ（Ｑ５ｏ）とエミッタフォロア抵抗素
子（Ｒ４ｏ）とがエミッタフォロア回路を構成する。

この実施例の出力バッファ回路では、第３図（Ａ）に示
すように、第２図に示した従来例の電流切換え回路の抵
抗素子（ＲＩＧ）ｌ　（Ｒ２０）および（Ｒ３０）　Ｋ
　％抵抗素子（Ｒ１１）、　（Ｒ１２）’抵抗素子（Ｒ
２１）、　（Ｒ２□）および抵抗素子（Ｒ３１）、　（
Ｒ３□）をそれぞれ対応させて、あらかじめマスターパ
ターン形成領域に形成しておき、出力端子に付加される
負荷容量の大小に応じて、抵抗素子（Ｒ１１）、（馬２
）、抵抗素子（Ｒ２ｒ　）ｌ　（Ｒ２２）および抵抗素
子（Ｒ３１）ｌ　（Ｒ３□）をそれぞれ並列結線と単独
結線とに変えて、エミッタフォロア回路を除く、電流切
換え回路を構成する各抵抗素子の抵抗値を二連りに設定
することによって、上記電流切換え回路の回路電流を高
電流値と低電流値との二連りに切換えることができるよ
うに構成されている。

ｉｆｆ図（Ｂ）に示すように、出力端子（０，。）に付
加される負荷容量が大きい場合には抵抗素子（Ｒ１１）
ｗ　（Ｒ１２）＋抵抗素子ＣＲ２１）＋　（Ｒ２□）お
よび抵抗素子（Ｒ３，）ｌ　（Ｒ３□）をそれぞれ並列
結線にしたオープンエミッタ出力形態をとり、外部にお
いて出力端子（０，。）に抵抗素子（Ｒ４０）より小さ
゛い抵抗値の終端抵抗素子（−？）を付加し、この終端
抵抗素子（Ｒ？？）にエミッタ電源電圧（Ｖ□）より絶
対値の小さい終端電圧（ｖ６）を印加することによって
、出力バッファ回路での回路電流が高電流値になるよう
に設定し、十分な駆動能力を持たせて、所望の出力レベ
ル電圧を確保することができる。また、第３図（０）に
示すように、出力端子（０，。）に付加される負荷容量
が小さい場合には、抵抗素子（Ｒ，、）、（Ｒ，□）、
抵抗素子（Ｒ２□）、　（Ｒ２□）および抵抗素子（Ｒ
３，）、　（Ｒ３□）をそれぞれ単独結線にし、エミッ
タフォロア抵抗素子（Ｒ２Ｏ）をエミッタフォロアトラ
ンジスタ（Ｑ５ｏ）のエミッタに接続し、出力バッファ
回路での回路電流が低電流値になるように設定すること
によって、出カバソファ回路での消費電力を低減するこ
とができる。なお、エミッタフォロア回路を除く電流切
換え回路の回路電流は入力トランジスタ（Ｑ、。）のエ
ミッタとレファレンストランジスタ（Ｑ４ｏ）のエミッ
タとに共通に接続される抵抗素子の抵抗値に依存してい
るので、所望の高低各回路電流値に設定できるように、
抵抗素子ＣＲ３，）、　（Ｒ，□）の抵抗値を選定する
必要がある。

また、高低各回路電流値に対して所定の出力レベル電圧
を確保できるように、抵抗素子（Ｒ１１）、　（Ｒ１２
）および抵抗素子（Ｒ２１）＋　（Ｒ２□）の抵抗値を
選定する必要がある。

第４図はこの実施例において二つの回路構成をとった場
合のエミッタ７オロアトランジスタ（Ｑ５゜）のエミッ
タフォロア電流と出力電圧との関係の一例を示す図であ
る。

図において、横軸はエミッタフォロアトランジスタ（Ｑ
５ｏ）のエミッタフォロア電流を示し、縦軸はその出力
電圧を示す。実線で示す曲線（イ）および（→はそれぞ
れ、第３図（Ｂ）に示したオープンエミッタ出力形態を
とり、終端抵抗素子（Ｒ，、りを抵抗素子（Ｒ２Ｏ）の
抵抗値より小さい５０〜１００Ωに設定し終端電圧（Ｖ
、、）を電圧（ｖ！ｌＢ）の絶対値より小さい一２ＶＫ
設定した高回路電流値の場合における高出力レベルおよ
び低出力レベルの特性曲線を示し、これらの曲線（イ）
および（ロ）と縦軸の一２ｖの点を起点とする終端抵抗
素子（−７）によるｔ圧降下直線ｅつとの交点（Ｈｌ）
および（Ｒ２）がそれぞれこの場合における高出力レベ
ル電圧２よび低出力レベル電圧に対応する動作点である
。一点鎖線で示す曲線に）および（ホ）はそれぞれ、第
３図（０）に示したように、エミッタ７オロア抵抗素子
（Ｒ２Ｏ）で出力端子（０，。）を終端した形態をとり
低回路電流値に設定した場合における高出力レベルおよ
び低出力レベルの特性曲線を示し、これらの曲線に）お
よび（ホ）と縦軸のエミッタ電源電圧（Ｖ□）を起点と
するエミッタフォロア抵抗素子（Ｒ２Ｏ）による電圧降
下直線（ハ）との交点（Ｌｌ）および（Ｒ２）がそれぞ
れこの場合における高出力レベル電圧および低出力レベ
ル電圧に対応する動作点である。

第４図に示すように１エミツタフオロアトランジスタ（
Ｑ５ｏ）の出力電圧のエミッタ７オロア電流依存性は回
路電流値に依存しており、この依存性は回路電流値が小
さい程大きくなるｏしかし、低回路電流値に設定した場
合には、高抵抗値のエミッタフォロア抵抗素子（Ｒ２Ｏ
）　？採用することＫよって、所望の出力電圧を得るこ
とがで酉る。また、オープンエミッタ出力形態をとり低
抵抗素子（馬、）で終端する場合には、高回路電流値に
設定することによって、所望の出力電圧を得ることがで
きる。

このように、この実施例では、出力端子（０，。）に付
加される負荷容量の大小に応じて出力バッファ回路の回
路構成を高回路電流値と低回路電流値とに切換えること
によって、所望の速度性能および出力レベル電圧を確保
するとともに出力バッファ回路での消費電力を低減する
ことができる。特に、高集積化を図りしかも出カバソフ
ァ回路の数が多い場合には、出力バッファ回路での消費
電力を大幅に低減することができるので、この消費電力
の低減分だけ、内部ゲート回路での消費電力を増加させ
ることが可能となり、速度性能を向上させることができ
る。

なお、この実施例では、出力端子に付加される負荷容量
が小さいときにはＬＳＩの半導体基体の主面部に形成さ
れた高抵抗値のエミッタフォロア抵抗素子で出力端子を
終端し、負荷容量が太きいときにはオープンエミッタ出
力形態をとり、外部において低抵抗値の終端抵抗素子で
終端する場合について述べたが、負荷容量の大小Ｋかか
わらずオープンエミッタ出力形態をとり、負荷の大小に
応じて終端抵抗線子の抵抗値を変化させた場合でも、こ
の実施例と同様の効果が得られる。また、この実施例で
は、エミッタフォロア回路を除（、電流切換え回路を構
成する各抵抗素子をそれぞれ２個ｒつ形成し、二通りの
回路＊流値に設定できる構成にしているが、この発明は
この構成に限らず、配線工程のみの変更によって二通り
以上の抵抗値に設定でき、各抵抗値に応じて二通り以上
の回路電流値に設定できる構成であればよく、この場合
でもこの実施例と同様の効果がある。更に、この実施例
では、１人カ形式の非反転出方形態の出力２フフフ 出力形態であっても、また多入力形式であってもよ（、
この実施例と同様の効果が得られる。

以上、説明したように、この発明のＬＳＩでは、ＫＯＬ
回路で構成されるゲートアレイ形マスタースライスＬ８
工において、出力７７７７回路の４流切換え回路および
エミツタ７オロア回路を配線工程のみの変更によつτ少
くとも二通りの回路構成に設定できるようにしたので、
負荷６董の大小に応じて、上記出力パフフッ回路を旨回
路４流値と低回路゛成流値とに切備えることによって、
所望の速度性能および出力レベル罐圧を礪保しな力ｆら
上記出力７７７７回路での消費電力を低減することが４
１能となり、この消費電力の低減分だけ、内部ゲート回
路での１１４　ｉｌｌ電力を増加させることができ、速
度性能を同上させることができる。

【図面の簡単な説明】

第１図はゲートアレイ形マスタースライスＬ８Ｍの一般
的な構成を示すブロック図、第２図はＦｉＯＬ回路構成
による従来のゲートアレイ形マスタースライスＬＳＩで
構成された内部ゲート回路および出力２フフフ この発明の一実施例のＬＳＩの出力２７７７回路を示す
回路構成図で、第３図体ンはマスターバク−７形成領域
にあらかじめ形成してお（上記出力７７７７回路を構成
する素子の構成図、第３図中）および（０）は非反転出
力形態の場合における上記出力２７７７回路の構成例を
示す図である。第４図は上記実施例において二つの回路
構成をとった場合のエミッタフォロアトランジスタのエ
ミッタ７オロア電流と出力電圧との関係の一例を示す図
である。 図において、（１００　）は半導体基体、（Ｑｌｏ）お
よび（Ｑ．４ｏ）はそれぞれ入力トランジスタおよびレ
ファレンストランジスタ（電流切換え回路の回路構成素
子）、（Ｑ５ｏ）はエミッタ７オロアトランジスタ、（
ＲＨ）、（Ｒ１２）＋　（Ｒ２１）　オよヒ（Ｒ２□）
は負荷抵抗素子（Ｗ流切換え回路の回路構成素子）、（
Ｒ３，）および（Ｒ３２）は抵抗素子（１流切換え回路
の回路構成素子）、（Ｒ４ｏ）はエミッタフォロア抵抗
素子、（０１０）は出力端子である。 なお、図中同一符号はそれぞれ同一もしくは相轟部分を
示す。 代理人　　葛　野　信　−（外１名） 手続補正書（自発） 特許庁１２官殿 １、事件の表示　　　　特願昭５６−１３２５６３号２
、発明の名称　　　大規模半導体集積回路装置３、補正
をする者 事件との関係　　　特許出願人 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 ＋１＋　　明細書の特許請求の範囲を全文別紙のとおり
に訂正する。 （２）明細書の第５頁第４行Ｋ「入力ＮＯＲ構成」とあ
るのを「３人力ＮＯＲ構成」と訂正する。 （３）同、第６頁第１３行〜第１４行に「コレクタ電源
電圧」とあるのを［コレクタ側電源電圧」と訂正する。 （４）同、第６頁第１４行〜第１５行に「エミッタ電源
電圧」とあるのを「エミッタ側電源電圧」と訂正する。 （５）　　同、第１０頁第１９行に「エミッタ電源電圧
」とあるのを「エミッタ側電源電圧」と訂正する。 （６）同、Ｗ＆１３頁第５行〜第６行Ｋ「エミッタ電源
電圧」とあるのを「エミッタ側電源電圧」と訂正する。 ７、添付書類の目録 訂正後の特許請求の範囲を示す書面　　　１通以上 特許請求の範囲 ｆｉｌ　　あらかじめトランジスタ、抵抗素子などの回
路構成素子を半導体基体の王面部に形成し、これらの回
路構成素子間を結ぶ配線工程のみを変更することによっ
て各種論理回路を構成するゲートアレイ形マスタースラ
イス半導体集積回路装置であって、エミッタ結合論理回
路で構成された電流切換え回路とエミッタフォロア回路
とを有する複数個の出力バッファ回路を備えたものにお
いて、上記電流切換え回路および上記エミッタフォロア
回路を配線工程のみの変更によって少くとも二連りの回
路構成に設定し上記出力バッファ回路の回路電流値を少
くとも二連りに変えることができるようにしたことを特
徴とする大規模半導体集積回路装置。 （２）電流切換え回路を構成する各抵抗素子をそれぞれ
あらかじめ少くとも２個ずつ形成しておき、上記各抵抗
素子の結線を配線工程のみの変更によって変化させて、
上記電流切換え回路の電流値を少なくとも二連りに変化
させるようにしたことを特徴とする特許請求の範囲第１
項記載の大規模半導体集積回路装置。 （３）　　出力バッファ回路の出力端子に付加される負
荷容量の大小に応じて、エミッタフォロア回路を構成す
るエミツタフオロアトランジスノのエミッタに接続され
るエミッタフォロア抵抗素子の抵抗値を変化させ、かつ
電流切換え回路の回路電流値を変化させるようにしたこ
とを特徴とする特許請求の範囲第１項または第２項記載
の大規模半導体集積回路装置。 （４）　　出カバソファ回路の出力端子に大きな負荷容
量が付加される場合には電流切換え回路の回路電流を高
電流値に設定するとともにオープンエミッタ出力形態を
とり外部において上記出力端子を低抵抗値の抵抗素子で
終端し、上記出力端子に小さな負荷容量が付加される場
合には電流切換え回路の回路電流を低電流値に設定する
とともに同一の半導体基板に形成された高抵抗値のエミ
ッタフォロア抵抗素子を上記出力端子に接続するように
したことを特徴とする特許請求の範囲第１項または第２
項記載の大規模半導体集積回路装置。

Claims (1)

1. 【特許請求の範囲】 は）　あらかじめトラノジスク、抵抗系子などの回路構
   成素子を半導体基体の主面部に形成し、これらの回路構
   成素子間を結ぶ配線工程のみを変更することによって各
   種論理回路を構成するゲートアレイ形マスタースライス
   半導体集積回路装置であって、エミツク結合論理回路で
   構成された電流切換え回路とエミツタ７オロア回路とを
   有する複数個の出力７７７７回路を備えたものにおいて
   、上記電流切換え回路および上記エミツタ７オロア回路
   を配線工程のみの変更によって少くとも二速りの回路構
   成に設定し上記出力バッファ回路の回路電流値を少くと
   も二速りに変えることができるようにしたことを特徴と
   する大規模半導体集積回路装置。 （２）　　電流切換え回路を構成する各抵抗系子をそれ
   ぞれあらかじめ少くとも２個づつ形成しておき、上記各
   抵抗素子の結線を配線工程のみの変更によって変化させ
   て、上記電流切換え回路の電流値を少なくとも二速りに
   変化させるようにしたことを特徴とする特許請求の範囲
   第１項記載の大規模半導体集積回路装置。 ｉ３３　　出カバソファ回路の出力端子に付ｙａすれる
   負荷容量の大小に応じて、エミッタフォロア回路を構成
   するエミッタ７オロアトランジスタのエミッタに接続さ
   れるエミッタ７オロア抵抗素子の抵抗値を変化させ、か
   つ電流切換え回路の回路電流値を変化させるようにした
   ことを特徴とする特許請求の範囲＃！１項または第２項
   記載の大規模半導体集積回路装置。 （４）　　出力７７７７回路の出力端子に大きな負荷容
   量が付加される場合には電流切換え回路の回路電流を高
   電流値に設定するとともにオープンエミッタ出力形態を
   とり外部において上記出力端子を低抵抗値の抵抗素子で
   終端し、上記出力端子に小さな負荷容量が付加される場
   合には′ｉ１流切換え回路の回路電流を低電流値に設定
   するとともに同一の半導体基板に形成された高抵抗値の
   エミッタ７オロア抵抗素子を上記出力端子に接続するよ
   うにしたことを特徴とする特許請求の範囲第１項または
   第２項記載の大規模半導体集積回路装置。