JPH0556023B2 - - Google Patents
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- JPH0556023B2 JPH0556023B2 JP57048635A JP4863582A JPH0556023B2 JP H0556023 B2 JPH0556023 B2 JP H0556023B2 JP 57048635 A JP57048635 A JP 57048635A JP 4863582 A JP4863582 A JP 4863582A JP H0556023 B2 JPH0556023 B2 JP H0556023B2
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- JP
- Japan
- Prior art keywords
- circuit
- gate
- reference circuit
- load
- gates
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Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ゲートアレー方式の半導体装置に関
し、特にリフアレンス回路の消費電力を最適化し
ようとするものである。
し、特にリフアレンス回路の消費電力を最適化し
ようとするものである。
技術の背景
半導体装置の集積度向上に伴なう１つの課題は
消費電力の節減である。従来の消費電力対策は、
例えばECL（エミツタ結合型ロジツク）回路であ
ればゲート側の消費電力を如何に低減するかに重
点が置かれている。しかし、同チツプ内には周辺
回路等もあり、これらの消費電力を節減すればそ
の効果は一層顕著となる。
消費電力の節減である。従来の消費電力対策は、
例えばECL（エミツタ結合型ロジツク）回路であ
ればゲート側の消費電力を如何に低減するかに重
点が置かれている。しかし、同チツプ内には周辺
回路等もあり、これらの消費電力を節減すればそ
の効果は一層顕著となる。
従来技術と問題点
ECL型またはCML（カレントモードロジツク）
型ゲートアレーには、電流容量、出力回路形成な
どが異なる種々のゲートが含まれる。第１図はこ
の一例で、(a)は外部出力用ゲート、ｂおよびｃは
出力回路形式の異なる内部ゲートである。Qa，
Qbはエミツタを結合したレベル比較用のトラン
ジスタ、Ra，Rbはそのコレクタ側の負荷抵抗、
Rcはエミツタ側の共通負荷抵抗、Qc、Qdは出力
段のトランジスタ、Rd.Reはそのエミツタ側の負
荷抵抗である。(a)の外部出力用ゲートには抵抗
Rd，Reはなく、且つ抵抗Rcを小さくして大量流
ILが流れるようにしてある。(b)の内部ゲートは抵
抗Rcが大で小電流ISに制限されている。(c)の内部
ゲートも小電流ISであるが、出力用のトランジス
タQc，Qdが省略され出力電位及び駆動能力など
が異なる。
型ゲートアレーには、電流容量、出力回路形成な
どが異なる種々のゲートが含まれる。第１図はこ
の一例で、(a)は外部出力用ゲート、ｂおよびｃは
出力回路形式の異なる内部ゲートである。Qa，
Qbはエミツタを結合したレベル比較用のトラン
ジスタ、Ra，Rbはそのコレクタ側の負荷抵抗、
Rcはエミツタ側の共通負荷抵抗、Qc、Qdは出力
段のトランジスタ、Rd.Reはそのエミツタ側の負
荷抵抗である。(a)の外部出力用ゲートには抵抗
Rd，Reはなく、且つ抵抗Rcを小さくして大量流
ILが流れるようにしてある。(b)の内部ゲートは抵
抗Rcが大で小電流ISに制限されている。(c)の内部
ゲートも小電流ISであるが、出力用のトランジス
タQc，Qdが省略され出力電位及び駆動能力など
が異なる。
いずれのゲートも入力INに対し逆相及び同相
の出力OUT1，OUT2が得られるが、この例の様
にECL型のCML型回路とにおいては基準電位Xa
〜Xcを与えるリフアレンス回路が必要である。
の出力OUT1，OUT2が得られるが、この例の様
にECL型のCML型回路とにおいては基準電位Xa
〜Xcを与えるリフアレンス回路が必要である。
ところでこのリフアレンス回路から見れば(a)の
ゲートは重い負荷であるのに対し、(b)および(c)の
ゲートは軽い負荷である。従つて(b)のゲートａと
同じ回路形式のリフアレンス回路で駆動すれば無
駄に電力を消費することになる。また負荷として
は同じ重さでも基準電位Xb，Xcが異なればそれ
らのゲートを同じリフアレンス回路で駆動するこ
とはできない。しかし配線マスタスライスのゲー
トアレイなどでは予め幾つかのゲート毎に一定の
リフアレンス回路が配置されており、使用ゲート
の種類とは無関係に該リフアレンス回路から基準
電位の供給を受けるので、小電力用ゲートなどで
はリフアレンス回路が過大容量のものとなり、低
電力化に副わない。
ゲートは重い負荷であるのに対し、(b)および(c)の
ゲートは軽い負荷である。従つて(b)のゲートａと
同じ回路形式のリフアレンス回路で駆動すれば無
駄に電力を消費することになる。また負荷として
は同じ重さでも基準電位Xb，Xcが異なればそれ
らのゲートを同じリフアレンス回路で駆動するこ
とはできない。しかし配線マスタスライスのゲー
トアレイなどでは予め幾つかのゲート毎に一定の
リフアレンス回路が配置されており、使用ゲート
の種類とは無関係に該リフアレンス回路から基準
電位の供給を受けるので、小電力用ゲートなどで
はリフアレンス回路が過大容量のものとなり、低
電力化に副わない。
発明の目的
本発明は、回路形式の設定の自由度が大きく、
且つ消費電力の最適化が図れるリフアレンス回路
を備えたゲートアレイ方式の半導体装置を提供す
るものである。
且つ消費電力の最適化が図れるリフアレンス回路
を備えたゲートアレイ方式の半導体装置を提供す
るものである。
発明の構成
本発明は、１もしくは複数のゲートと１つのリ
フアレンス回路を１セツトとし、該セツトを１チ
ツプ中に多数設けてなるゲートアレー方式の半導
体装置において、 リフアレンス回路は予め形成された複数の抵抗
および複数のトランジスタを含む同種の素子群を
備え、負荷駆動能力の小さい第１のリフアレンス
回路とこれより負荷駆動能力の大きい第２のリフ
アレンス回路とが形成可能であり、該リフアレン
ス回路は、、同一セツト内の第１のゲートの負荷
が小さい場合には上記第１のリフアレンス回路に
よりリフアレンス電位を供給し、また上記第１ゲ
ートより負荷が大きい第２のゲートの場合には上
記第２のリフアレンス回路によりリフアレンス電
位を供給することを特徴とするものであるが、以
下図示の実施例を参照しながらこれを詳細に説明
する。
フアレンス回路を１セツトとし、該セツトを１チ
ツプ中に多数設けてなるゲートアレー方式の半導
体装置において、 リフアレンス回路は予め形成された複数の抵抗
および複数のトランジスタを含む同種の素子群を
備え、負荷駆動能力の小さい第１のリフアレンス
回路とこれより負荷駆動能力の大きい第２のリフ
アレンス回路とが形成可能であり、該リフアレン
ス回路は、、同一セツト内の第１のゲートの負荷
が小さい場合には上記第１のリフアレンス回路に
よりリフアレンス電位を供給し、また上記第１ゲ
ートより負荷が大きい第２のゲートの場合には上
記第２のリフアレンス回路によりリフアレンス電
位を供給することを特徴とするものであるが、以
下図示の実施例を参照しながらこれを詳細に説明
する。
発明の実施例
第２図は本発明の実施例を示す要部構成図で、
リフアレンス回路１０の初期素子配置を示すもの
である。本例では４個のトランジスタQ1〜Q4と
６個の抵抗R1〜R6を予め半導体基板に形成して
おき、それらの間を選択的に接続して（配線マス
タスライス方式）第３図のような各種のリフアレ
ンス回路を構成しようとするものである。第３図
ａのリフアレンス回路はｂのリフアレンス回路を
２個重ね合わせた高速、重負荷のゲート用であ
る。ｂは同じく高速用であるが、軽負荷のゲート
用である。ｂの回路は抵抗R1の電圧降下、トラ
ンジスタQ1のVBE（ベース、エミツタ間電圧）、お
よび抵抗R3の電圧降下の３者で電源電圧VEEを分
割した値を出力（基準電位）X2とするので、例
えばゲート側の入力INが−0.8V〜1.6Vの振幅を
有するとすればX2を−1.2V程度に設定する。こ
のためにはVBE＝0.7Vとすれば抵抗R1の電圧降下
を0.5Vとし、残りの電圧（VEE＝−1.2）Ｖは抵抗
R3に負担させる。例えば高電位側電源がGND
で、低電位側VEEが−5Vであれば抵抗R3で3.8V
の電圧降下を生じさせる。この回路のトランジス
タQ3は出力X2を安定化する負帰還用であるから、
高速レスポンスを要求される場合に適している。
ａの回路はこれを併設したものであるから、出力
X1が大電流となり重負荷の駆動に適している。
ｃのリフアレンス回路はトランジスタQ1をダイ
オード接続して用いるものであるから、出力X3
はｂのX2と同じでもトランジスタQ3がないため
に安定性は悪く、低速レスポンス用として用い
る。回路形式は最も簡単であり、低消費電力であ
る。ｄの回路も低速レスポンスであるが、トラン
ジスタQ1に同じくダイオード接続されたトラン
ジスタQ3を併設しているので電流容量が大きく、
また出力X4の電位をX3より僅かに高く設定でき
る。ｅの回路はｂの回路の抵抗R3と電源VEEとの
間にダイオード接続されたトランジスタQ2を挿
入したので、電源VEEが多少変動しても出力X5を
安定化できる。
リフアレンス回路１０の初期素子配置を示すもの
である。本例では４個のトランジスタQ1〜Q4と
６個の抵抗R1〜R6を予め半導体基板に形成して
おき、それらの間を選択的に接続して（配線マス
タスライス方式）第３図のような各種のリフアレ
ンス回路を構成しようとするものである。第３図
ａのリフアレンス回路はｂのリフアレンス回路を
２個重ね合わせた高速、重負荷のゲート用であ
る。ｂは同じく高速用であるが、軽負荷のゲート
用である。ｂの回路は抵抗R1の電圧降下、トラ
ンジスタQ1のVBE（ベース、エミツタ間電圧）、お
よび抵抗R3の電圧降下の３者で電源電圧VEEを分
割した値を出力（基準電位）X2とするので、例
えばゲート側の入力INが−0.8V〜1.6Vの振幅を
有するとすればX2を−1.2V程度に設定する。こ
のためにはVBE＝0.7Vとすれば抵抗R1の電圧降下
を0.5Vとし、残りの電圧（VEE＝−1.2）Ｖは抵抗
R3に負担させる。例えば高電位側電源がGND
で、低電位側VEEが−5Vであれば抵抗R3で3.8V
の電圧降下を生じさせる。この回路のトランジス
タQ3は出力X2を安定化する負帰還用であるから、
高速レスポンスを要求される場合に適している。
ａの回路はこれを併設したものであるから、出力
X1が大電流となり重負荷の駆動に適している。
ｃのリフアレンス回路はトランジスタQ1をダイ
オード接続して用いるものであるから、出力X3
はｂのX2と同じでもトランジスタQ3がないため
に安定性は悪く、低速レスポンス用として用い
る。回路形式は最も簡単であり、低消費電力であ
る。ｄの回路も低速レスポンスであるが、トラン
ジスタQ1に同じくダイオード接続されたトラン
ジスタQ3を併設しているので電流容量が大きく、
また出力X4の電位をX3より僅かに高く設定でき
る。ｅの回路はｂの回路の抵抗R3と電源VEEとの
間にダイオード接続されたトランジスタQ2を挿
入したので、電源VEEが多少変動しても出力X5を
安定化できる。
第２図のリフアレンス回路１０は１もしくは複
数のゲートに１つの割合で設けられる。第４図は
同一種類の４個のゲート２１〜２４に１個のリフ
アレンス回路１０を割当てた例で、１チツプ内に
はこの様なセツト３０が多数配列される。そして
各セツト３０内ではゲート２１〜２４の形式に応
じてそのリフアレンス回路１０を所望とする回路
形式に結線し、配線に各ゲートへ基準電位を供給
する。回路形式の選択条件には前述したように
負荷の重さと基準電位の違いが挙げられるが、
この他にも電源電圧、要求される特性、消
費電力がある。の電源電圧はこれが変更された
とき、または同一チツプで２以上の電源を用いる
場合に選択する。は応答性或いは安定性等で、
レスポンスに関しては第３図ａ，ｂの高速型また
はｃ，ｄの低速型が選択される。また安定性につ
いては第３図ｅのダイオードQ2追加のものなど
を選択する。の消費電力は要求される特性を満
足する上で最も電力消費の少ない回路形式を選択
するということである。
数のゲートに１つの割合で設けられる。第４図は
同一種類の４個のゲート２１〜２４に１個のリフ
アレンス回路１０を割当てた例で、１チツプ内に
はこの様なセツト３０が多数配列される。そして
各セツト３０内ではゲート２１〜２４の形式に応
じてそのリフアレンス回路１０を所望とする回路
形式に結線し、配線に各ゲートへ基準電位を供給
する。回路形式の選択条件には前述したように
負荷の重さと基準電位の違いが挙げられるが、
この他にも電源電圧、要求される特性、消
費電力がある。の電源電圧はこれが変更された
とき、または同一チツプで２以上の電源を用いる
場合に選択する。は応答性或いは安定性等で、
レスポンスに関しては第３図ａ，ｂの高速型また
はｃ，ｄの低速型が選択される。また安定性につ
いては第３図ｅのダイオードQ2追加のものなど
を選択する。の消費電力は要求される特性を満
足する上で最も電力消費の少ない回路形式を選択
するということである。
発明の効果
以上述べたように本発明によれば、ゲートアレ
イ方式の半導体装置におけるリフアレンス回路の
設計の自由度を増し、且つ消費電力の最適化が図
れる利点がある。
イ方式の半導体装置におけるリフアレンス回路の
設計の自由度を増し、且つ消費電力の最適化が図
れる利点がある。
第１図はECL型ゲートの各例を示す回路図、
第２図〜第４図は本発明の一実施例を示す説明図
で、第２図はリフアレンス回路の初期素子配置を
示す説明図、第３図は各種のリフアレンス回路の
結線例を示す回路図、第４図はゲートアレーにお
ける１セツトのリフアレンス回路とゲートの説明
図である。 図中、１０はリフアレンス回路、Q1〜Q4，R1
〜R6はその構成素子、２１〜２４はゲート、３
０はセツトである。
第２図〜第４図は本発明の一実施例を示す説明図
で、第２図はリフアレンス回路の初期素子配置を
示す説明図、第３図は各種のリフアレンス回路の
結線例を示す回路図、第４図はゲートアレーにお
ける１セツトのリフアレンス回路とゲートの説明
図である。 図中、１０はリフアレンス回路、Q1〜Q4，R1
〜R6はその構成素子、２１〜２４はゲート、３
０はセツトである。
Claims (1)
- 【特許請求の範囲】 １ もしくは複数のゲートと１つのリフアレンス
回路を１セツトとし、該セツトを１チツプ中に多
数設けてなるゲートアレー方式の半導体装置にお
いて、 リフアレンス回路は予め形成された複数の抵抗
および複数のトランジスタを含む同種の素子群を
備え、負荷駆動能力の小さい第１のリフアレンス
回路とこれより負荷駆動能力の大きい第２のリフ
アレンス回路とが形成可能であり、該リフアレン
ス回路は、同一セツト内の第１のゲートの負荷が
小さい場合には上記第１のリフアレンス回路によ
りリフアレンス電位を供給し、また上記第１のゲ
ートより負荷が大きい第２のゲートの場合には上
記第２のリフアレンス回路によりリフアレンス電
位を供給することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4863582A JPS58165345A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4863582A JPS58165345A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58165345A JPS58165345A (ja) | 1983-09-30 |
| JPH0556023B2 true JPH0556023B2 (ja) | 1993-08-18 |
Family
ID=12808825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4863582A Granted JPS58165345A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58165345A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPS5833852A (ja) * | 1981-08-21 | 1983-02-28 | Mitsubishi Electric Corp | 大規模半導体集積回路装置 |
-
1982
- 1982-03-26 JP JP4863582A patent/JPS58165345A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPS5833852A (ja) * | 1981-08-21 | 1983-02-28 | Mitsubishi Electric Corp | 大規模半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58165345A (ja) | 1983-09-30 |
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