JPS58165345A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58165345A JPS58165345A JP4863582A JP4863582A JPS58165345A JP S58165345 A JPS58165345 A JP S58165345A JP 4863582 A JP4863582 A JP 4863582A JP 4863582 A JP4863582 A JP 4863582A JP S58165345 A JPS58165345 A JP S58165345A
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- JP
- Japan
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- circuit
- gate
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- gates
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
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- Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ゲートアレ一方式の半導体装置に関し、特に
リファレンス回路の消費電力を最適化しようとするもの
である。
リファレンス回路の消費電力を最適化しようとするもの
である。
技術の背景
半導体装置の集積度向上に伴なう1つの課題は消費電力
の節減である。従来の消費電力対策は、例えばECL
(エミッタ結合型ロジック)回路であればゲート側の消
費電力を如何に低減するかに重点が置かれている。しか
し、同チップ内には周辺回路等もあり、これらの消費電
力を節減すればその効果は一層蒙・著となる。
の節減である。従来の消費電力対策は、例えばECL
(エミッタ結合型ロジック)回路であればゲート側の消
費電力を如何に低減するかに重点が置かれている。しか
し、同チップ内には周辺回路等もあり、これらの消費電
力を節減すればその効果は一層蒙・著となる。
従来技術と問題点
ECL型またはCML (カレントモードロジック)型
ゲートアレーには、電流容量、出力回路形成などが興な
る種々のゲートが含まれる。第1図はこの一例で、(a
)は外部出力用ゲート、(b)および(C1は出力回路
形式の興なる内部ゲートである。Qa、Qbはエミッタ
を結合したレベル比較用のトランジスタ、Ra、Rbは
そのコレクタ側の負荷抵抗、Rcはエミッタ側の共通負
荷抵抗、Qc、Qdは出力段のトランジスタ、Rd、R
eはそのエミッタ側の負荷抵抗である。(a)の外部出
力用ゲートには抵抗Rd、Reはなく、且つ抵抗Rcを
小さくして大電流ILが流れるようにしである。伽)の
内部ゲートは抵抗Rcが大で小電流1pに制限されてい
る。(C)の内部ゲートも小電流Isであるが、出力用
のトランジスタQc、Qdが省略され出力電位及び駆動
能力などが異なる。
ゲートアレーには、電流容量、出力回路形成などが興な
る種々のゲートが含まれる。第1図はこの一例で、(a
)は外部出力用ゲート、(b)および(C1は出力回路
形式の興なる内部ゲートである。Qa、Qbはエミッタ
を結合したレベル比較用のトランジスタ、Ra、Rbは
そのコレクタ側の負荷抵抗、Rcはエミッタ側の共通負
荷抵抗、Qc、Qdは出力段のトランジスタ、Rd、R
eはそのエミッタ側の負荷抵抗である。(a)の外部出
力用ゲートには抵抗Rd、Reはなく、且つ抵抗Rcを
小さくして大電流ILが流れるようにしである。伽)の
内部ゲートは抵抗Rcが大で小電流1pに制限されてい
る。(C)の内部ゲートも小電流Isであるが、出力用
のトランジスタQc、Qdが省略され出力電位及び駆動
能力などが異なる。
いずれのゲートも入力INに対し逆相及び同相の出力0
UTI、0UT2が得られるが、この例の様にECL型
とCML型回路とにおいては基準電位X a w X
cを与えるリファレンス回路が必要である。
UTI、0UT2が得られるが、この例の様にECL型
とCML型回路とにおいては基準電位X a w X
cを与えるリファレンス回路が必要である。
ところでこのリファレンス回路から見れば(Jl)のゲ
ートは重い負荷であるのに対し、山)および(C)のゲ
ートは軽い負荷である。従って(blのゲート(a)と
同じ回路形式のリファレンス回路で駆動すれば無駄に電
力を消費することになる。また負荷としては同じ重さで
も基準電位Xb、Xcが異なればそれらのゲートを同じ
リファレンス回路で駆動することはできない。しかし配
線マスクスライスのゲートアレイなどでは予め幾つかの
ゲート毎に一定1、・・ のりファレンス回路が・配置されており、使用ゲーい トの種類とは無関係に竺リファレンス回路から基準電位
の供給を受けるので、小電力用ゲートな゛どではリファ
レンス回路が過大容量のものとなり、低電力化に副わな
い。
ートは重い負荷であるのに対し、山)および(C)のゲ
ートは軽い負荷である。従って(blのゲート(a)と
同じ回路形式のリファレンス回路で駆動すれば無駄に電
力を消費することになる。また負荷としては同じ重さで
も基準電位Xb、Xcが異なればそれらのゲートを同じ
リファレンス回路で駆動することはできない。しかし配
線マスクスライスのゲートアレイなどでは予め幾つかの
ゲート毎に一定1、・・ のりファレンス回路が・配置されており、使用ゲーい トの種類とは無関係に竺リファレンス回路から基準電位
の供給を受けるので、小電力用ゲートな゛どではリファ
レンス回路が過大容量のものとなり、低電力化に副わな
い。
発明の目的
本発明は、回路形式の設定の自由度が大きく、且つ消費
電力の最適化が図れるリファレンス回路を備えたゲート
アレイ方式の半導体装置を提供するものである。
電力の最適化が図れるリファレンス回路を備えたゲート
アレイ方式の半導体装置を提供するものである。
発明の構成
本発明は、1もしくは複数のゲートと1つのリファレン
ス回路を1セントとし、該セントを1チツプ中に多数段
けてなるゲートアレ一方式の半導体装置において、全て
のリファレンス回路は予め形成された複数の抵抗および
複数のトランジスタを含む同種の素子群を備え、そして
各リファレンス回路は同一セソ内のゲートの種類に応じ
て該複数の素子を選択的に採用しそれらを結線して形成
されてなること゛i特徹とするものであるが、以下図示
の実施例を、−照しながらこれを詳細に説明する。
′1〒 \ 発明の実施例 第2図は本発明の実施例を示す要部構成図で、リファレ
ンス回路10の初期素子配置を示すものである。本例で
は4個のトランジスタQ1〜Q4と6個の抵抗R1〜R
6を予め半導体基板に形成しておき、それらの間を選択
的に接続して(配線マスクスライス方式)第3図のよう
な各種のリファレンス回路を構成しようとするものであ
る。第3図(alのリファレンス回路は(blのリファ
レンス回路を2個重ね合わせた高速、重負荷のゲート用
である。(blは同じく高速用であるが、軽負荷のゲー
ト用である。(b)の回路は抵抗R+の電圧降下、トラ
ンジスタQ1のV[SE (ベース、エミッタ間電圧)
、および抵抗R3の電圧降下の3者で電源電圧■を分割
した値を出力(基準電位)X2とするので、例えばゲー
ト側の入力INが−0,8V〜−1゜6vの振幅を有す
るとすればX2を−1,2v程度に設定する。このため
にはVB! = 0. T Vとすれば抵抗R1の電圧
降下を0.5vとし、残りの電圧(VEE−1,2)V
は抵抗R3に負担させる0例えば高電位側電源がGND
で、低電位側VEEが一5vであれば抵抗R3で3.8
Vの電圧降下を生じさせる。この回路のトランジスタQ
3は出力X2を安定化する負帰還用であるから、高速レ
スポンスを要求される場合に適している。la)の回路
はこれを併設したものであるから、出力X+が大電流と
なり重負荷の駆動に適している。(C)のリファレンス
回路はトランジスタQ+をダイオード接続して用いるも
のであるから、出力X3は山)のX2と同じでもトラン
ジスタQ3がないために安定性は悪く、低速レスポンス
用として用いる。回路形式は最も簡単であり、低消費電
力である。(d)の回路も低速レスポンスであるが、ト
ランジスタQ+に同じくダイオード接続されたトランジ
スタQ3を併設しているので電流容量が大き(、また出
力X4の電位をX3より僅かに高く設定できる。(e)
の回路は山)の回路の抵抗R3と電源VFEとの間にダ
イオード接続されMyランジスタQ2を挿入したので、
電11VEEが多少変動しても出方X5を安定化できる
。
ス回路を1セントとし、該セントを1チツプ中に多数段
けてなるゲートアレ一方式の半導体装置において、全て
のリファレンス回路は予め形成された複数の抵抗および
複数のトランジスタを含む同種の素子群を備え、そして
各リファレンス回路は同一セソ内のゲートの種類に応じ
て該複数の素子を選択的に採用しそれらを結線して形成
されてなること゛i特徹とするものであるが、以下図示
の実施例を、−照しながらこれを詳細に説明する。
′1〒 \ 発明の実施例 第2図は本発明の実施例を示す要部構成図で、リファレ
ンス回路10の初期素子配置を示すものである。本例で
は4個のトランジスタQ1〜Q4と6個の抵抗R1〜R
6を予め半導体基板に形成しておき、それらの間を選択
的に接続して(配線マスクスライス方式)第3図のよう
な各種のリファレンス回路を構成しようとするものであ
る。第3図(alのリファレンス回路は(blのリファ
レンス回路を2個重ね合わせた高速、重負荷のゲート用
である。(blは同じく高速用であるが、軽負荷のゲー
ト用である。(b)の回路は抵抗R+の電圧降下、トラ
ンジスタQ1のV[SE (ベース、エミッタ間電圧)
、および抵抗R3の電圧降下の3者で電源電圧■を分割
した値を出力(基準電位)X2とするので、例えばゲー
ト側の入力INが−0,8V〜−1゜6vの振幅を有す
るとすればX2を−1,2v程度に設定する。このため
にはVB! = 0. T Vとすれば抵抗R1の電圧
降下を0.5vとし、残りの電圧(VEE−1,2)V
は抵抗R3に負担させる0例えば高電位側電源がGND
で、低電位側VEEが一5vであれば抵抗R3で3.8
Vの電圧降下を生じさせる。この回路のトランジスタQ
3は出力X2を安定化する負帰還用であるから、高速レ
スポンスを要求される場合に適している。la)の回路
はこれを併設したものであるから、出力X+が大電流と
なり重負荷の駆動に適している。(C)のリファレンス
回路はトランジスタQ+をダイオード接続して用いるも
のであるから、出力X3は山)のX2と同じでもトラン
ジスタQ3がないために安定性は悪く、低速レスポンス
用として用いる。回路形式は最も簡単であり、低消費電
力である。(d)の回路も低速レスポンスであるが、ト
ランジスタQ+に同じくダイオード接続されたトランジ
スタQ3を併設しているので電流容量が大き(、また出
力X4の電位をX3より僅かに高く設定できる。(e)
の回路は山)の回路の抵抗R3と電源VFEとの間にダ
イオード接続されMyランジスタQ2を挿入したので、
電11VEEが多少変動しても出方X5を安定化できる
。
第2図のリファレンス回−10は1もしくは複数のゲー
トに1つの割合いで設けられる。第4図は同一種類の4
個のゲート21〜24に1個のリファレンス回路10を
割当てた例で、1チツプ内にはこの様なセット30が多
数配列される。そして各セット30内ではゲー)21〜
24の形式に応じてそのリファレンス回路10を所望と
する回路形式に結線し、配線に各ゲートへ基準電位を供
給する。回路形式の選択条件には前述したように■負荷
の重さと■基準電位の違いが挙げられるが、この他にも
■電源電圧、■要求される特性、■消費電力がある。■
の電源電圧はこれが変更されたとき、または同一チップ
で2以上の電源を用いる場合に選択する。■は応答性或
いは安定性等で、レスポンスに関しては第3図(a)
(b)の高速型または(C1ldlの低速型が選択され
る。また安定性については第3図(111)のダイオー
ドQ2追加のものなどを選択する。■の消費電力ば要求
される特性を満足i″1゜ する上で最も電力消費の少、存い回路形式を選択すると
いう。と、あ、。 ′−:。
トに1つの割合いで設けられる。第4図は同一種類の4
個のゲート21〜24に1個のリファレンス回路10を
割当てた例で、1チツプ内にはこの様なセット30が多
数配列される。そして各セット30内ではゲー)21〜
24の形式に応じてそのリファレンス回路10を所望と
する回路形式に結線し、配線に各ゲートへ基準電位を供
給する。回路形式の選択条件には前述したように■負荷
の重さと■基準電位の違いが挙げられるが、この他にも
■電源電圧、■要求される特性、■消費電力がある。■
の電源電圧はこれが変更されたとき、または同一チップ
で2以上の電源を用いる場合に選択する。■は応答性或
いは安定性等で、レスポンスに関しては第3図(a)
(b)の高速型または(C1ldlの低速型が選択され
る。また安定性については第3図(111)のダイオー
ドQ2追加のものなどを選択する。■の消費電力ば要求
される特性を満足i″1゜ する上で最も電力消費の少、存い回路形式を選択すると
いう。と、あ、。 ′−:。
発明の効果
以上述べたように本発明によれば、ゲートアレイ方式の
半導体装置におけるリファレンス回路の段重の自由度を
増し、且つ消費電力の最適化が図れる利点がある。
半導体装置におけるリファレンス回路の段重の自由度を
増し、且つ消費電力の最適化が図れる利点がある。
第1図はEC,L型ゲートの各側を示す回路図、第2図
〜第4図は本発明の一実施例を示す説明図で、第2図は
リファレンス回路の初期素子配置を示す説明図、第3図
は各種のリファレンス回路の結線例を示す回路図、第4
図はゲートアレ〜における1セツトのリファレンス回路
とゲートの説明図である。 図中、10はリファレンス回路、Q+〜Q a 。 R1へR6はその構成素子、21〜24はゲート、30
はセットである。 、1.: 出願人:、:富士通株式会社 代理人弁理士 □青 柳 稔 第2図
〜第4図は本発明の一実施例を示す説明図で、第2図は
リファレンス回路の初期素子配置を示す説明図、第3図
は各種のリファレンス回路の結線例を示す回路図、第4
図はゲートアレ〜における1セツトのリファレンス回路
とゲートの説明図である。 図中、10はリファレンス回路、Q+〜Q a 。 R1へR6はその構成素子、21〜24はゲート、30
はセットである。 、1.: 出願人:、:富士通株式会社 代理人弁理士 □青 柳 稔 第2図
Claims (1)
- lもしくは複数のゲートと1つのリファレンス回路を1
セツトとし、該セントを1チツプ中に多数設けてなるゲ
ートアレ一方式の半導体装置において、全てのリファレ
ンス回路は予め形成された複数の抵抗および複数のトラ
ンジスタを含む同種の素子群を備え、そして各リファレ
ンス回路は同一セント内のゲートの種類に応じて該複数
の素子を選択的に採用しそれらを結線して形成されてな
ることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4863582A JPS58165345A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4863582A JPS58165345A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58165345A true JPS58165345A (ja) | 1983-09-30 |
JPH0556023B2 JPH0556023B2 (ja) | 1993-08-18 |
Family
ID=12808825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4863582A Granted JPS58165345A (ja) | 1982-03-26 | 1982-03-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58165345A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
JPS5833852A (ja) * | 1981-08-21 | 1983-02-28 | Mitsubishi Electric Corp | 大規模半導体集積回路装置 |
-
1982
- 1982-03-26 JP JP4863582A patent/JPS58165345A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
JPS5833852A (ja) * | 1981-08-21 | 1983-02-28 | Mitsubishi Electric Corp | 大規模半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0556023B2 (ja) | 1993-08-18 |
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