JPH0433410A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体菓積回路装置に関し、例えば、ＳＰ
Ｌ　（Ｓｕｐｅｒ　　Ｐｕ５ｈ−ｐｕｌｌ　　Ｌｏｇｉ
ｃ＞回路を基本構成とする高速論理集積回路装置等に利
用して特に有効な技術に関する。

〔従来の技術〕

入力信号を受ける位相分割回路と、位相分割回路の反転
出力信号を伝達する出カニｔ７タフオロア回路とを含む
ＮＴＬ　（Ｎｏｎ　　Ｔｈｒｅｓｈｏｌｄ　　Ｌｏｇｉ
ｃ＞回路がある。また、ＮＴＬ回路の出カニミッタフォ
ロア回路をアクティブプルダウン回路に置き換えたいわ
ゆるＳＰＬ回路がある。さらに、ＳＰＬ回路からなる複
数のセルユニットを搭載し、高速コンピュータ等を構成
するために供される高速論理集積回路装置がある。

ＳＰＬ回路については、例えば、特開平１−２６１０２
４号公報等に記載されている。

〔発明が解決しようとする課題〕

本願発明者等は、この発明に先立って、バイアス電圧発
生回路を備える第４図のようなＳＰＬ回路を開発した。

すなわち、第４図において、ＳＰＬ回路は、回路の接地
電位とアクティブプルダウン回路を構成する出力トラン
ジスタＴ４のベースとの間に設けられるバイアス用トラ
ンジスタＴ２を含む０回路の接地電位と上記トランジス
タＴ２のベースとの間には、抵抗Ｒ１１が設けられ、ト
ランジスタＴ２のベースと電源電圧ＶＥＥＩとの間には
、２個のダイオードＤ１及びＤ２が直列形態に設けられ
る。これらの抵抗及びダイオードは、バイアス電圧発生
回路を構成し、トランジスタＴ２に対して、 ＶＢ２−　ＶＥＥＩ　＋２　Ｘ　ＶＢＥなるバイアス電
圧ＶＢ２を与え、さらに、出力トランジスタＴ４に対し
て、 Ｖ　８４−　Ｖ　ｅＥ＋　＋　Ｖ　ＢＥなるバイアス電
圧ＶＢ４を与える。なお、ＶＢＦ、は、ＮＰＮ型バイポ
ーラトランジスタのベース・エミッタ電圧である。その
結果、出力トランジスタＴ４は、それがオン状態となる
直前の状態にバイアスされ、これによってＳＰＬ回路の
動作を安定化しつつその感度が高められる。

ところが、上記のようなＳＰＬ回路には次のような問題
点があることが、本願発明者等によって明らかとなった
。すなわち、第４図のＳＰＬ回路では、抵抗Ｒ１１なら
びにダイオードＤＩ及びＤ２からなるバイアス電圧発生
回路が個別に設けられるため、ＳＰＬ回路の回路素子数
が増大する。

その結果、高速論理集積回路装置等のチップ面積が増大
し、その低コスト化が妨げられる。これに対処するため
、上記バイアス電圧発生回路を複数のＳＰＬ回路で共有
化しようとすると、複数のＳＰＬ回路の出力信号のレベ
ル変化にともなってバイアス電圧が変動し、これによっ
てＳＰＬ回路の動作が不安定なものとなる。

この発明の目的は、バイアス電圧を安定化しつつバイア
ス電圧発生回路の共有化を図ったＳＰＬ回路を提供する
ことにある。この発明の他の目的は、ＳＰＬ回路を基本
構成とする高速論理集積回路装置等の安定動作を保持し
つつチップ面積を縮小し、その低コスト化を図ることに
ある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＳＰＬ回路を基本構成とする高速論理集積回
路装置等において、所定数のＳＰＬ回路に対応して共通
のバイアス電圧発生回路を設け、このバイアス電圧発生
回路を、対応する所定数のＳＰＬ回路の中央部に配置す
る。また、バイアス電圧発生回路の電位発生点と対応す
る所定数のｓｐＬ回路のバイアス用トランジスタのベー
スとの間に抵抗手段を設け、上記電位発生点と回路の電
源電圧との間に、上記抵抗手段とともに積分回路を構成
するキャパシタを設ける。

〔作　用〕

上記した手段によれば、ＳＰＬ回路の同時動作にともな
うカレントホギングを吸収しバイアス電圧の安定化を図
りつつ、バイアス電圧発生回路を複数のＳＰＬ回路で共
有し、ＳＰＬ回路の回路素子数を削減できる。その結果
、高速論理集積回路装置等の安定動作を保持しつつチッ
プ面積を縮小し、その低コスト化を図ることができる。

〔実施例〕

第１図には、この発明が通用された高速論理集積回路装
置の一実施例の部分的な回路図が示されている。また、
第２図には、第１図の高速論理集積回路装置の一実施例
の部分的な配置図が示されている。これらの図をもとに
、この実施例の高速論理集積回路装置の構成と動作の概
要ならびにその特徴について説明する。なお、第１図に
示される各回路素子ならびに第１図の各セルユニットを
構成する回路素子は、特に制限されないが、単結晶シリ
コンのような１個の半導体基板上において形成される。

以下の回路図において、図示されるトランジスタ（この
明細書では、バイポーラトランジスタのことを単にトラ
ンジスタと略称する）は、特に制限されないが、すべて
ＮＰＮ型トランジスタである。

第２図において、この実施例の高速論理集積回路装置は
、特に制限されないが、複数のセルユニットを備える。

これらのセルユニ７トは、特に制限されないが、第２図
に例示されるように、６個のＳＰＬ回路Ｇ１１−Ｇｌ６
ないしＧ３１〜０３６と、これらのＳＰＬ回路の中央部
に配置される１個のバイアス電圧発生回路ＶＧＩないし
ＶＯ２とをそれぞれ含む。

ここで、各セルユニットを構成するＳＰＬ回路のそれぞ
れは、特に制限されないが、第１図のＳＰＬ回路Ｇｌｌ
に代表して示されるように、入力信号５１を受ける入力
トランジスタＴ１を含む。

この入力トランジスタＴｌのコレクタは、抵抗Ｒ１を介
して回路の接地電位（第１の電源電圧）に結合され、そ
のエミッタは、抵抗Ｒ２を介して電源電圧ＶＥＥ＋　　
（第２の電源電圧）に結合される。

これにより、入力トランジスタＴＩと抵抗Ｒ１及びＲ２
は、ＳＰＬ回路Ｇｌｌの位相分割回路を構成する。なお
、この実施例において、電源電圧ＶＥＥＩは、特に制限
されないが、例えば−２，０■のような負の電源電圧と
される。

入力トランジスタＴ１のコレクタすなわち位相分割回路
の反転出力ノードは、出力トランジスタＴ３（第１の出
力トランジスタ）のベースに結合され、そのエミッタす
なわち位相分割回路の非反転出力ノードは、抵抗Ｒ３と
ともに微分回路を構成するキャパシタＣＩを介して、出
力トランジスタＴ４（第２の出力トランジスタ）のベー
スに結合される。これにより、出力トランジスタＴ３及
びＴ４は、いわゆるプッシュプル出力回路を構成し、出
力トランジスタＴ４とキャパシタＣ１及び抵抗Ｒ３から
なる微分回路は、いわゆるアクティブプルダウン回路と
して作用する。

回路の接地電位と上記出力トランジスタＴ４のベースと
の間には、バイアス用トランジスタＴ２が設けられる。

このトランジスタＴ２のベースには、対応するバイアス
電圧発生回路ＶＧＩから、所定のバイアス電圧ＶＢ２が
供給される。この実施例において、バイアス電圧ＶＢ２
は、特に制限されないが、電源電圧Ｖ　ＥＥ　！より２
Ｘ’／ＢＥだけ高い電圧とされる。したがって、出力ト
ランジスタＴ４のベースには、電源電圧Ｖ　ＥＥ　Ｉよ
りＶＢＥだけ高い所定のバイアス電圧ＶＢ４が与えられ
る。その結果、出力トランジスタＴ４は、オン状態とな
る直前の状態にバイアスされ、これによってＳＰＬ回路
の感度が高められる。

出力トランジスタＴ３及びＴ４の共通結合されたエミツ
タ及びコレクタは、回路の出力端子ＳＯに結合され、さ
らに図示されない次段論理回路の入力端子に結合される
。

入力信号ＳＩがハイレベルとされるとき、ＳＰＬ回路Ｇ
ｌｌでは、位相分割回路の反転出力信号が所定のロウレ
ベルとなり、非反転出力信号が所定のハイレベルとなる
０位相分割回路の反転出力信号のロウレベルは、出力ト
ランジスタＴ３のベースにそのまま伝達され、非反転出
力信号の立ち上がり変化は、キャパシタＣＩ及び抵抗Ｒ
３からなる微分回路を介して、出力トランジスタＴ４の
ベースに伝達される。このため、出力トランジスタＴ３
はオフ状態となり、出力トランジスタＴ４が一時的にオ
ン状態となる。これにより、ＳＰＬ回路Ｇｌｌの出力信
号ＳＯは、急速に電源電圧■ＥＥＩのようなロウレベル
とされる。

入力信号Ｓｌがロウレベルとされると、ＳＰＬ回路Ｇｌ
ｌでは、位相分割回路の反転出力信号がハイレベルとな
り、非反転出力信号がロウレベルとなる０位相分割回路
の反転出力信号のハイレベルは、同様に、そのまま出力
トランジスタＴ３のベースに伝達され、非反転出力信号
の立ち下がり変化は、微分回路を介して出力トランジス
タＴ４のベースに伝達される。このため、出力トランジ
スタＴ４は急速にオフ状態となり、代わって出力トラン
ジスタＴ３がオン状態となる。その結果、ＳＰＬ回路Ｇ
ｌｌの出力信号ＳＯは、はぼ−ＶＢＨのようなハイレベ
ルとされる。

つまり、出力信号ＳＯのレベルは、 ５ｏ−３Ｉ なる論理条件に基づいて選択的にハイレベルとされ、第
１図のＳＰＬ回路Ｇｌｌは、実質的にインバータ回路と
して機能する。

一方、各セルユニットを構成するバイアス電圧発生回路
のそれぞれは、特に制限されないが、第１図のバイアス
電圧発生回路ＶＧＩに代表して示されるように、回路の
接地電位とその電位発生点Ｖａとの間に設けられる抵抗
Ｒ４（第１の抵抗手段）と、上記電位発生点ｖｅと電源
電圧Ｖ　ＥＥ　Ｉとの間に直列形態に設けられる２個の
ダイオードＤ１及びＤ２とを含む、これにより、上記電
位発生点ＶＢにおける電位は、 Ｖｓ　−ＶＥＥＩ　＋２ＸＶＢＥ となる。

この実施例において、バイアス電圧発生回路■Ｇｌ〜Ｖ
Ｇ３は、さらに、上記電位発生点Ｖ、と対応する６（１
のＳＰＬ回路のバイアス用トランジスタＴ２のベースと
の間に設けられる６個の抵抗Ｒ５〜ＲＩＯ（第２の抵抗
手段）と、上記電位発生点ＶＢと電源電圧Ｖ　ｌ！Ｅ　
Ｉとの間に、言い換えるならばダイオードＤ１及びＤ２
と並列形態に設けられるキャパシタＣ２とを含む、これ
らの抵抗及びキャパシタはいわゆる積分回路を構成し、
各ＳＰＬ回路の動作にともなうカレントホギングを吸収
する。このため、バイアス電圧発生回路■Ｇｌ〜ＶＧ３
が６個のＳＰＬ回路によって共有されるにもかかわらず
、電位発生点ｖｅのレベル変動が抑制され、ＳＰＬ回路
の動作が安定化される。言うまでもなく、バイアス電圧
発生回路ＶＧＩ〜■Ｇ３が６個のＳＰＬ回路により共有
化されることで、各ＳＰＬ回路の所要回路素子数は大幅
に削減される。その結果、相応して高速論理集積回路装
置のチップ面積が縮小され、その低コスト化が図られる
ものとなる。

以上のように、この実り例の高速論理集積回路装置は、
複数のセルユニットを備え、各セルユニットは、６個の
ＳＰＬ回路とこれらのＳＰＬ回路に共通に設けられる１
個のバイアス電圧発生回路とを含む、これらのバイアス
電圧発生回路は、回路の接地電位とその電位発生点との
間に設けられる抵抗Ｒ４と、上記電位発生点と回路の電
源電圧との間に直列形態に設けられる２個のダイオード
Ｄ１及びＤ２とをそれぞれ含む、この実施例において、
バイアス電圧発生回路は、対応する６個のＳＰＬ回路の
中央部に配置される。また、バイアス電圧発生回路は、
上記電位発生点と対応する６個のＳＰＬ回路のバイアス
用トランジスタのベースとの間にそれぞれ設けられる６
個の抵抗Ｒ５〜ＲＩＧと、上記ダイオードＤ１及びＤ２
と並列形態に設けられるキャパシタＣ２とを含む、これ
らの抵抗及びキャパシタは、いわゆる積分回路を構成し
、ＳＰＬ回路が同時動作されることによるカレントホギ
ングを吸収する。これにより、バイアス電圧の変動を抑
制し、ＳＰＬ回路の安定動作を保持しつつ、その所要回
路素子数を削減することができる。その結果、相応して
高速論理集積回路装置のチップ面積を縮小し、その低コ
スト化を図ることができるものである。

以上の本実施例に示されるように、この発明を高速コン
ピュータを構成する高速論理集積回路装置等の半導体集
積回路装置に通用することで、次のような作用効果が得
られる。すなわち、（１）　Ｓ　Ｐ　Ｌ回路を基本構成
とする高速論理集積回路装置等において、所定数のＳＰ
Ｌ回路に対応して共通のバイアス電圧発生回路を設け、
このバイアス電圧発生回路を対応する所定数のＳＰＬ回
路の中央部に配置するとともに、バイアス電圧発生回路
の電位発生点と対応する所定数のＳＰＬ回路のバイアス
用トランジスタのベースとの間に抵抗手段を設け、上記
電位発生点と回路の電源電圧との間に上記抵抗手段とと
もに積分回路を構成するキャパシタを設けることで、カ
レントホギングを吸収しバイアス電圧を安定化しつつ、
バイアス電圧発生回路を複数のＳＰＬ回路で共有するこ
とができるという効果が得られる。

（２）上記（１１項により、ＳＰＬ回路の回路素子数を
削減し、相応して高速論理集積回路装置等のチップ面積
を削減できるという効果が得られる。

（３）上記１１１項及び（２）項により、高速論理集積
回路装置等の安定動作を保持しつつ、その低コスト化を
図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に［されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、第１図において
、ＳＰＬ回路は、位相分割回路を構成する入力トランジ
スタの数や接続形態を変えることで、任意の入力数や論
理機能を持つことができる。また、バイアス電圧発生回
路は、第３図に示されるように、抵抗Ｒ４に代えてダイ
オード形態とされるＰチャンネルＭＯ３ＦＥＴＱＩを用
いるものであってもよい。電位発生点Ｖａの電位を設定
するダイオードＤ１及びＤ２は、例えば直列形態とされ
るダイオード及び抵抗に置き換えることもよい。第２図
において、各セルユニットを構成するＳＰＬ回路及びバ
イアス電圧発生回路の数やその具体的な配置方法は、種
々の実施形態が考えられよう、さらに、ＳＰＬ回路及び
バイアス電圧発生回路の具体的な回路構成や電源電圧の
組み合わせ及びトランジスタの導電型等は、種々の実施
形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速論理集積回路装
置に適用した場合について説明したが、それに限定され
るものではなく、例えば、汎用のゲートアレイ集積回路
や各種の専用論理集積回路装置等にも通用できる０本発
明は、少なくともＳＰＬ回路とＳＰＬ回路に所定のバイ
アス電圧を与えるバイアス電圧発生回路とを備える半導
体集積回路装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ＳＰＬ回路を基本構成とする高速論理集
積回路装置等において、所定数のＳＰＬ回路に対応して
共通のバイアス電圧発生回路を設け、このバイアス電圧
発生回路を対応する所定数のＳＰＬ回路の中央部に配置
するとともに、バイアス電圧発生回路の電位発生点と対
応する所定数のＳＰＬ回路のバイアス用トランジスタの
ベースとの間に抵抗手段を設け、上記電位発生点と回路
の電源電圧との間に上記抵抗手段とともに積分回路を構
成するキャパシタを設けることで、カレントホギングを
吸収しバイアス電圧を安定化しつつ、バイアス電圧発生
回路を複数のＳＰＬ回路で共有し、ＳＰＬ回路の回路素
子数を削減することができる。その結果、高速論理集積
回路装置等の安定動作を保持しつつチップ面積を削減し
、その低コスト化を図ることができる。

【図面の簡単な説明】

第１図は、この発明が通用された高速論理集積回路装置
の一実施例を示す部分的な回路図、第２図は、第１図の
高速論理集積回路装置の一実施例を示す部分的な配置図
、 第３図は、第１図の高速論理集積回路装置に含まれるバ
イアス電圧発生回路のもう一つの実施例を示す回路図、 第４図は、この発明に先立って本願発明者等が開発した
ＳＰＬ回路の一例を示す回路図である。 Ｇ１１〜０１６ないし０３１〜Ｇ３６・・・ＳＰＬ回路
、ＶＧＩ〜ＶＧ３・・・バイアス電圧発主回路。 ＴＬ−７４・・・ＮＰＮ型バイポーラトランジスタ、Ｒ
１−Ｒ１１・・・抵抗、０１〜Ｃ２・・・キャパシタ、
Ｄｉ−Ｄ４・・・ダイオード、Ｑｌ・・・Ｐナヤンネル
ＭＯ５ＦＥＴ。

Claims (1)

1. 【特許請求の範囲】 １、入力信号を受ける位相分割回路と、第１の電源電圧
   と回路の出力端子との間に設けられそのベースに上記位
   相分割回路の反転出力信号を受ける第１の出力トランジ
   スタと、回路の出力端子と第２の電源電圧との間に設け
   られる第２の出力トランジスタと、上記位相分割回路の
   非反転出力ノードと上記第２の出力トランジスタのベー
   スとの間に設けられる微分回路と、第１の電源電圧と上
   記第２の出力トランジスタのベースとの間に設けられる
   バイアス用トランジスタとをそれぞれ含む複数のＳＰＬ
   回路と、所定数の上記ＳＰＬ回路に対応して設けられ上
   記バイアス用トランジスタに所定のバイアス電圧を与え
   るバイアス電圧発生回路とを具備することを特徴とする
   半導体集積回路装置。 ２、上記バイアス電圧発生回路は、第１の電源電圧と電
   位発生点との間に設けられる第１の抵抗手段と、上記電
   位発生点と第２の電源電圧との間に直列形態に設けられ
   る２個のダイオードとを含むものであることを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記バイアス電圧発生回路は、対応する所定数の上
   記ＳＰＬ回路の中央部に配置されるものであることを特
   徴とする特許請求の範囲第１項又は第２項記載の半導体
   集積回路装置。 ４、上記バイアス電圧発生回路は、さらに、上記電位発
   生点と対応する所定数の上記ＳＰＬ回路のバイアス用ト
   ランジスタのベースとの間にそれぞれ設けられる複数の
   第２の抵抗手段と、上記電位発生点と第２の電源電圧と
   の間に設けられるキャパシタとを含むものであることを
   特徴とする特許請求の範囲第１項、第２項又は第３項記
   載の半導体集積回路装置。 ５、上記半導体集積回路装置は、高速論理集積回路装置
   であることを特徴とする特許請求の範囲第１項、第２項
   、第３項又は第４項記載の半導体集積回路装置。