JPH0451611A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えば、ゲー
トアレイ形態とされかつ高速コンピュータ等を構成する
高速論理集積回路装置等に利用して特に有効な技術に関
する。

〔従来の技術〕

入力信号を受ける位相分割回路と、位相分割回路の反転
出力信号を伝達する出カニミッタフォロア回路とを含む
ＮＴＬ　（Ｎｏｎ　　Ｔｈｒｅｓｈｏｌｄ　　Ｌｏｇｉ
ｃ）回路がある。また、ＮＴＬ回路の出カニミッタフォ
ロア回路をアクティブプルダウン回路に置き撓えたＳ　
Ｐ　Ｌ　（Ｓｕｐｅｒ　　Ｐｕ５ｈ−ｐｕｌｌ　　Ｌｏ
ｇｉｃ）回路がある。さらに、ＮＴＬ、回路又はＳＰＬ
回路からなる多数の単位セルを搭載してゲートアレイ形
態とされ、かつ高速コンピュータ等に供される高速論理
集積回路装置がある。

ＳＰＬ回路については、例えば、特開平１−２６１０２
４号公報等に記載されている。

〔発明が解決しようとする課題〕

＠４図には、従来のＮＴＬ回路の回路図の一例が示され
、＠５図には、この発明に先立って本願発明者等が開発
したＳＰＬ＠路の回路図の一例が示されている。これら
の図から明らかなように、ＳＰＬ回路は、アクティブプ
ルダウン回路を含むことによって高速動作を特長とする
反面、ＮＴＬ回路に比べて約２倍の回路素子数を必要と
する。

このため、高速コンピュータ等の高速性のみを重視して
高速論理菓４ｉ！１１回路装置に搭載される単位セルを
すべてＳＰＬ回路で構成した場合、高速論理集積回路装
置のチップ面積が増大し、その低コスト化が妨げられる
結果となる。

この発明の目的は、高速動作を保持しつつチップ面積を
削減しその低コスト化を図った高速論理集積回路装置等
の半導体集積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ゲートアレイ形態とされる高速論理集積回路
装置等に、マスタースライスによりＮＴＬ回路又はＳＰ
Ｌ回路を選択的に構成しうる単位セルを搭載し、出力負
荷が比較的小さいときあるいは次段論理回路までの距離
が比較的短いとき、上記単位セルを２個のＮＴＬ回路と
して用い、出方負荷が比較的大きいときあるいは次段論
理回路までの距離が比較的長いとき、上記単位セルを１
個のＳＰＬ回路として用いる。

〔作　用〕

上記した手段によれば、共通の単位セルをもとにＮＴＬ
回路又はＳＰＬ回路を選択的に構成し、高速論理集積回
路装置等のｉｋ通構成化を図ることができる。その結果
、高速論理集積回路装置等の高速動作を保持しつつチッ
プ面積を削減し、その低コスト化を図ることができる。

〔実施例〕

第１図には、この発明が通用された高速論理集積回路装
置の一実施例の基板配置図が示されている。また、第２
図及び第３図には、第１図の高速論理集積回路装置の単
位セルをもとに構成されるＳＰＬ回路及びＮＴＬ回路の
一実施例の回路図がそれぞれ示されている。これらの図
をもとに、この実施例の高速論理集積回路装置の構成と
動作の概要ならびにその特徴について説明する。なお、
第２図及び第３図に示される各回路素子ならびに第１図
の各単位セルを構成する回路素子は、特に制限されない
が、単結晶シリコンのような１個の半導体基板上におい
て形成される。以下の回路図において、図示されるトラ
ンジスタ（この明細書では、バイポーラトランジスタの
ことを単にトランジスタと略称する〉は、特に制限され
ないが、すべてＮＰＮ型）ランジスタである。

第１図において、この実施例の高速論理集積回路装置は
、特に制限されないが、いわゆるゲートアレイ形態とさ
れ、半導体基板ＳＵＢ上に格子状に配置された単位セル
ＵＣＩＩ−ＵＣ１５ないしＵＣ５１−ＵＣ５５を搭載す
る。これらの単位セルは、特に制限されないが、７個の
トランジスタＴｌ−７７と６個の抵抗Ｒ１−Ｒ６ならび
に２個のキャパシタＣ１−Ｃ２とを含む合計１５（ｉｆ
の回路素子からなり、その出力端子に結合される負荷量
や次段論理回路までの距離に応じて所定の金属配線層が
選択的に形成されることで、ＮＴＬ回路又はＳＰＬ回路
を選択的に構成する。

すなわち、その出力端子に結合される負荷が比較的大き
くあるいは次段論理回路までの距離が比較的長いとき、
各単位セルの回路素子は、＠１図（７）単位セルＵＣＩ
Ｉに例示されるように、１個のＳＰＬ回路ＧＳＩを構成
すべく結合される。このとき、トランジスタＴＩ及びＴ
２は、例えば第５図のＳＰＬ回路の入力トランジスタＴ
ｌｌ及びＴ■２に対応され、コレクタ抵抗Ｒ１及びエミ
、り抵抗Ｒ２とともに、ＳＰＬ回路ＳＧＩの位相分割回
路を構成する。

入力トランジスタＴｌ及びＴ２の共通結合されたコレク
タすなわち位相分割回路の反転出力ノードは、第５図の
ＳＰＬ回路の出力トランジスタＴＯ１に対応するトラン
ジスタＴ６のベースに結合される。また、その共通結合
されたエミッタすなわち位相分割回路の非反転出力ノー
ドは、特に制限されないが、抵抗Ｒ４とともに微分回路
を構成するキャパシタＣ１を介して、出力トランジスタ
ＴＯ２に対応するトランジスタＴ７のエミッタに結合さ
れる。これにより、出力トランジスタＴ６及びＴ７は、
いわゆるプッシュプル出力回路を構成し、出力トランジ
スタＴ６とキャパシタｃ１及び抵抗Ｒ４からなる微分回
路は、いわゆるアクティブプルダウン回路として作用す
る。

回路の接地電位と上記出力トランジスタＴ７のベースと
の間には、８５図のＳＰＬ回路のバイアス用トランジス
タＴＢに対応するトランジスタＴ５が設けられる。バイ
アス用トランジスタＴ５のベースは、特に制限されない
が、抵抗Ｒ３を介して回路の接地電位に結合され、さら
にダイオード形態とされる２個のトランジスタＴ３及び
Ｔ４を介して回路の電源電圧に結合される。言うまでも
なく、トランジスタＴ３及びＴ４は、第５図のＳＰＬ回
路のダイオードＤ１及びＤ２にそれぞれ対応される・な
お、この実施例において、回路の電源電圧は、特に制限
されないが、−２，ＯＶのような負の電源電圧とされる
。

これにより、抵抗Ｒ３ならびにトランジスタＴ３及びＴ
４は、バイアス用トランジスタＴ５に対して、回路の電
源電圧より２ＸＶＢＥ（ＶＢＥは、ＮＰＮ型バイポーラ
トランジスタのベース・エミッタ電圧）分だけ高い所定
のバイアス電圧を与えるバイアス電圧発生回路を構成す
る。そして、上記トランジスタＴ５及び抵抗Ｒ４ととも
に、出力トランジスタＴ７に対して、回路の電源電圧よ
りＶＢＥだけ高い所定のバイアス電圧を与えるいわゆる
電流ミラー型のバイアス回路を構成する。その結果、出
力トランジスタＴ７は、オン状態となる直前の状態にバ
イアスされ、これによってＳＰＬ回路の感度が高められ
る。

出力トランジスタＴ６及びＴ７の共通結合されたエミツ
タ及びコレクタは、回路の出力端子Ｏ８に結合され、さ
らに次段論理回路すなわちＮＴＬ回路ＧＮ３の第１の入
力端子に結合される。上記出力端子Ｏ３と回路の電源電
圧との間には、２価の抵抗Ｒ５及びＲ６が直列形態に設
けられる。これらの抵抗は、第５図のＳＰＬ回路のレヘ
ル保持抵抗ＲＨに対応し、出力信号Ｏ８のロウレベルを
安定化する作用を持つ。

入力信号ＩＳＩ又はＩＳ２のいずれかがハイレベルとさ
れるとき、位相分割回路では、その反転出力信号が所定
のロウレベルとなり、非反転出力信号が所定のハイレベ
ルとなる。位相分割回路の反転出力信号のロウレベルは
、出力トランジスタＴ６のベースにそのまま伝達され、
非反転出力信号の立ち上がり変化は、キャパシタＣ１及
び抵抗Ｒ４からなる微分回路を介して、出力トランジス
タＴ７のベースに伝達される。このため、出力トランジ
スタＴ６はオフ状態となり、出力トランジスタＴ７が一
時的にオン状態となる。ぞの結果、ＳＰＬ回路ＧＳ１の
出力信号Ｏ５は、急速に回路の電源電圧のようなロウレ
ベルとされる。

入力信号ＩＳＩ及びＩＳ２がともにロウＩ／ベルとされ
ると、位相分割回路では、その反転出力信号がハイレベ
ルとなり、非反転出力信号がロウレベルとなる。位相分
割回路の反転出力信号のハイレベルは、同様に、そのま
ま出力トランジスタＴ６のベースに伝達され、非反転出
力信号の立ち下がり変化は、微分回路を介して出力トラ
ンジスタＴ７のベースに伝達される。このため、出力ト
ランジスタＴ７は急速にオフ状態となり、代わって山刃
トランジスタＴ６がオン状態となる。その結果、ＳＰＬ
回路ＧＳＩの出力信号Ｏ８は、はぼＶＩＥのようなハイ
レベルとされる。

つまり、出力信号Ｏ８のレベルは、 ０３＝ＩＳＬ＋ＩＳ２ なる論理条件に基づいて選択的にノ＼イレヘルとされ、
第２図のＳＰＬ回路ＧＳＩは、実質的に２人カッアゲー
ト回路として機能する。このとき、ＳＰＬ回路ＧＳＩは
、アクティブプルダウン回路が設けられることでその駆
動能力が大きくされ、出力信号Ｏ８のレベル変化は高速
化される。これにより、ＳＰＬ回路ＧＳＩの実質的な伝
達遅延時間が縮小され、高速論理集積回路装置の関連す
る論理回路の動作が高速化される。

一方、出力端子に結合される負荷が比較的小さくあるい
は次段論理回路までの距離が比較的短いとき、各単位セ
ルの回路素子は、第１図の単位セルＵＣ４２に例示され
るように、２個のＮＴＬ回路ＧＮＩ及びＧＮ２を構成す
べく結合される。このとき、トランジスタＴＩ及びＴ２
ならびにＴ７は、入力トランジスタとして用いられ、コ
レクタ抵抗Ｒ１及びエミッタ抵抗Ｒ２とともに、ＮＴＬ
　−回路ＧＮＩの位相分割回路を構成する。同様に、ト
ランジスタＴ３及びＴ４は、入力トランジスタとして用
いられ、コレクタ抵抗Ｒ３及びエミッタ抵抗Ｒ６ととも
に、ＮＴＬ回路ＧＮ２の位相分割回路を構成する。この
実施例のＮＴＬ回路ＧＮＩ及びＧＮ２において、エミッ
タ抵抗Ｒ２及びＲ６には、−特に制限されないが、スピ
ードアンプ用のキャパシタＣ１及びＣ２がそれぞれ並列
形態に付加され、動作の高速化が図られる。

入力トランジスタＴｌ及びＴ２ならびにＴ７の共通結合
されたコレクタすなわちＮＴＬ回路ＧＮ１の位相分割回
路の反転出力ノードは、抵抗Ｒ５とともに出カニミッタ
フォロア回路を構成する出力トランジスタＴ６のベース
に結合される。同様に、入力トランジスタＴ３及びＴ４
の共通結合されたコレクタすなわちＮＴＬ回路ＧＮ２の
位相分割回路の反転出力ノードは、抵抗Ｒ４とともに出
力エミッタフォロア回路を構成する出力トランジスタＴ
５のベースに結合される。上記出力トランジスタＴ６の
エミッタは、ＮＴＬ回路ＧＮＩの出力端子ＯＮＩに結合
され、さらに次段論理回路すなわちＮＴＬ回路ＧＮ２の
入力端子ｌＮ２１に結合される。同様に、出力トランジ
スタＴ５のエミッタは、ＮＴＬ回路ＧＮ２の出力端子Ｏ
Ｎ２に結合され、さらに次段論理回路すなわちＳＰＬ回
路ＧＳ２の入力端子に結合される。

これらのことから、出力信号ＯＮＩ及びＯＮ２は、それ
ぞれ、 なる論理条件に基づいて選択的にハイレベルとされ、第
３図のＮＴＬ回路ＧＮＩ及びＧＮ２は、それぞれ３人力
又は２人力のノアゲート回路として機能する。このとき
、ＮＴＬ回路ＧＮＩ及びＧＮ２は、動作速度が比較的遅
いものの、その回路素子数は第２図のＳＰＬ回路ＧＳ１
の半分で済む。

その結果、高速論理集積回路装置のチップ面積が削減さ
れ、その低コスト化が図られる。

ところで、ＳＰＬ回路を用いることによる伝達遅延時間
の短縮効果は、単位ゲートあたりの消費電力を同じとす
ると、負荷量が小さい場合には約２０％程度しか改善さ
れず、負荷量が大きい場合には約２００％も改善される
。また、ＳＰＬ回路を用いることによるチップ面積の増
大は、ＮＴＬ回路に比較して２倍となるが、高速論理集
積回路装置等においてＳＰＬ回路を必要とするほど負荷
量の大きい個所は、その１０％程度に過ぎない。

したがって、この実施例のように、共通の単位セルをも
とに、その出力端子に結合される負荷量あるいは次段論
理回路までの距離に応じてＮＴＬ回路又はＳＰＬ回路を
選択的に構成することで、高速論理集積回路装置の最適
構成化を図ることができる。その結果、高速論理集積回
路装置の高速動作を保持しつつチップ面積を削減し、そ
の低コスト化を図ることができるものである。

以上の本実施例に示されるように、この発明を高速コン
ピュータ等を構成するゲートアレイ形態の高速論理集積
回路装置に適用することで、次のような作用効果が得ら
れる。すなわち、（１）ゲートアレイ形態とされる高速
論理集積回路装置等に、マスタースライスによりＮＴＬ
回路又はＳＰＬ回路を選択的に構成しうる単位セルを搭
載し、出力負荷が比較的小さいときあるいは次段論理回
路までの距離が比較的短いとき、上記単位セルを２個の
ＮＴＬ回路として用い、逆に出力負荷が比較的大きいと
きあるいは次段論理回路までの距離が比較的長いとき、
上記単位セルを１個のＳＰＬ回路として用いることで、
共通の単位セルをもとにＮＴＬ回路又はＳＰＬ回路を選
択的に構成できるという効果が得られる。

（２）上記１１１項により、ゲートアレイ形態とされる
高速論理集積回路装置等の最′Ａ構成化を図ることがで
きるという効果が得られる。

（３）上記１１１項及び（２）項により、高速論理集積
回路装置等の高速動作を保持しつつ、チップ面積を削減
し、その低コスト化を図ることができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、高速論理集積回路装置を構成する単位セルの数やそ
の具体的な配置方法は、任意である。また、各単位セル
を構成するトランジスタや抵抗及びキャパシタ等の数な
らびに組み合わせも、種々の実施形態が考えられよう。

第２図及び第３図において、ＳＰＬ回路及びＮＴＬ回路
は、位相分割回路を構成する入力トランジスタの数や接
続形態を変えることで、任意の入力数や論理機能を持つ
ことができるし、各回路素子の組み合わせも任意である
。さらに、ＮＴＬ回路及びＳＰＬ回路の具体的回路構成
や電ｆＭ電圧の組み合わせ及びトランジスタの４亀型等
は、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速論理集積回路装
置に通用した場合について説明したが、それに限定され
るものではなく、例えば、汎用のゲートアレイ集積回路
や各種の専用論理集積回路装置等にも通用できる０本発
明は、少なくともＮＴＬ＠路及びＳＰＬ回路を混載する
半導体集積回路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ゲートアレイ形態とされる高速論理集積
回路装置等に、マスタースライスによりＮＴＬ回路又は
ＳＰＬ回路を選択的に構成しうる単位セルを搭載し、出
力負荷が比較的小さいときあるいは次段論理回路までの
距離が比較的短いとき、上記単位セルを２個のＮＴＬ回
路として用い、出力負荷が比較的大きいときあるいは次
段論理回路までの距離が比較的長いとき、上記単位セル
を１１ｉｌ！のＳ　Ｐ　Ｌ回路として用いることで、共
通の単位セルをもとにＮＴＬ回路又はＳＰＬ回路を選択
的に構成できるため、高速論理某８１１回路装置等の最
適構成化を図ることができる。

その結果、高速論理集積回路装置等の高速動作を保持し
つつチップ面積を削減し、その低コスト化を図ることが
できる。

【図面の簡単な説明】

！＠１図は、この発明が通用された高速論理集積回路装
置の−実り例を示す基板配置図、第２図は、１８１図の
高速論理集積回路装置の単位セルをもとに構成されるＳ
ＰＬ回路の一実施例を示す回路図、 第３図は、第１図の高速論理集積回路装置の単位セルを
もとに構成されるＮＴＬ回路の一実施例を示す回路図、 第４図は、従来のＮＴＬ回路の一例を示す回路図、 第５図は、この発明に先立って本Ｗｓ発明者等が開発し
たＳＰＬ回路の一例を示す回路図である。 ＬＳＩ・−・高速論理集積回路装置、ＳＵＢ・・・半導
体基板、ＵＣＩＩ〜ＵＣ５５・・・単位セル、ＧＳｆ、
ＧＳ２・・・ＳＰＬ、回路、ＧＮＩ〜ＯＮ４・・・ＮＴ
Ｌ回路。 Ｔｌ〜Ｔ７．Ｔｌｌ〜ＴＩ２．Ｔｏ、ＴＯＩ〜ＴＯ２，
ＴＢ・・・ＮＰＮ型バイポーラトランジスタ、Ｒ１−Ｒ
６，ＲＣ，ＲＥ、ＲＯ，ＲＢ、ＲＤ、ＲＨ・・・抵抗、
ＣＩ　ＮＣ２，ＣＤ、ＣＥ・・・キャパシタ、Ｄ１〜Ｄ
２・・ダイオード。

Claims (1)

1. 【特許請求の範囲】 １、共通の回路素子をもとにＮＴＬ回路又はＳＰＬ回路
   を選択的に構成しうることを特徴とする半導体集積回路
   装置。 ２、上記半導体集積回路装置は、ゲートアレイ形態とさ
   れる高速論理集積回路装置であって、上記回路素子は、
   上記高速論理集積回路装置の単位セルとして搭載される
   ものであることを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置。 ３、上記単位セルは、対応する金属配線層が選択的に形
   成されることにより、上記ＮＴＬ回路又はＳＰＬ回路を
   選択的に構成しうるものであることを特徴とする特許請
   求の範囲第１項又は第２項記載の半導体集積回路装置。 ４、上記単位セルは、１個のＳＰＬ回路又は２個のＮＴ
   Ｌ回路を選択的に構成しうるものであることを特徴とす
   る特許請求の範囲第１項、第２項又は第３項記載の半導
   体集積回路装置。 ５、上記単位セルは、その出力端子に結合される負荷が
   比較的小さいときあるいはその出力端子から次段論理回
   路の入力端子までの距離が比較的短いとき、ＮＴＬ回路
   として用いられ、その出力端子に結合される負荷が比較
   的大きいときあるいはその出力端子から次段論理回路の
   入力端子までの距離が比較的長いとき、ＳＰＬ回路とし
   て用いられるものであることを特徴とする特許請求の範
   囲第１項、第２項、第３項又は第４項記載の半導体集積
   回路装置。