JPH05268032A

JPH05268032A - 半導体集積回路装置

Info

Publication number: JPH05268032A
Application number: JP4062602A
Authority: JP
Inventors: Yasuo Kaminaga; 保男神長; Yoji Nishio; 洋二西尾
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-03-18
Filing date: 1992-03-18
Publication date: 1993-10-15

Abstract

(57)【要約】【目的】過渡飽和動作により電源電圧一杯に振幅した
信号を出力すること。【構成】ＰＮＰバイポーラトランジスタ１０と、ＮＭ
ＯＳトランジスタ１２と、微分回路１４とを備え、入力
端子１８にハイレベルのパルスが入力されたときにトラ
ンジスタ１２がオンとなり、出力端子２０のレベルがロ
ーレベルに維持される。一方、入力端子１８にローレベ
ルのパルス信号が入力されたときには、微分回路１４か
ら負パルスが出力されトランジスタ１０がオンとなって
出力端子２０のレベルがローレベルからハイレベルに反
転する。そしてトランジスタ１０は負パルスによって一
旦飽和状態となり出力端子２０のレベルが電源端子１６
のレベルまで高くなる。その後負パルスの消滅によって
トランジスタ１０は飽和状態から脱することになる。こ
のためトランジスタ１０の過渡飽和動作によって出力端
子２０からフル振幅した信号が出力されることになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置に係
り、特に、バイポーラトランジスタを主要素として、低
電源電圧動作に対応した論理回路を構成するに好適な半
導体集積回路装置に関する。

【０００２】

【従来の技術】従来、論理回路のうちインバータ回路と
して、バイポーラトランジスタとＭＯＳトランジスタを
組み合わせたＢｉＣＭＯＳ回路が知られている。この回
路によれば、バイパーラトランジスタによって高速化を
図ることができ、ＭＯＳトランジスタによって低消費電
力化を図ることができる。従来のこの種のインバータ回
路としては、例えば特開昭５７−２１２８２７号公報が
挙げられる。

【０００３】一方、近年半導体集積回路素子の微細化に
より集積回路へ供給する電源電圧を低下することが要求
されている。低電源電圧で回路を動作させるには、Ｂｉ
ＣＭＯＳ回路では駆動電圧を有効に次段論理回路に印加
するために、出力信号をフル振幅させること、すなわ
ち、電源電圧一杯に信号を振幅させることが重要であ
る。これは、次段の論理回路へ信号を出力する場合、次
段の論理回路がＭＯＳトランジスタで構成されていると
きには、ゲート・ソース間電圧以上、またバイポーラト
ランジスタで構成されているときにはベース・エミッタ
間電圧以上の電圧を印加しなければ、次段の論理回路が
動作できないためである。このため、バイポーラトラン
ジスタを単にオンオフ動作させたのでは、ベース・エミ
ッタ間電圧だけ出力電圧が低下し、フル振幅させた信号
を出力することができない。このためトランジスタを過
渡飽和動作させて信号をフル振幅させることが必要とな
る。

【０００４】

【発明が解決しようとする課題】上記従来技術では、イ
ンバータ回路として、バイポーラトランジスタとＭＯＳ
トランジスタを組み合わせたものを用い、高速化及び低
消費電力化を図っているが、バイポーラトランジスタを
過渡飽和動作させていないため、バイポーラトランジス
タの特性を充分に用いることができず、充分に高速化を
図ることができない。しかも信号をフル振幅させるに
は、バイポーラトランジスタと並列にＰＭＯＳトランジ
スタを接続しなければならず、回路構成が複雑となる。

【０００５】本発明の目的は、過渡飽和動作により電源
電圧一杯に振幅した信号を出力することができる半導体
集積回路装置を提供することにある。

【０００６】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、第１の装置として、ＰＮＰバイポーラト
ランジスタと、ＮＭＯＳトランジスタと、電流供給手段
とを備え、前記ＰＮＰバイポーラトランジスタはエミッ
タが電源端子に接続され、コレクタが出力端子に接続さ
れ、ベースが電流供給手段を介して入力端子に接続され
ており、前記ＮＭＯＳトランジスタはドレインが出力端
子に接続され、ソースが前記電源端子より低電位の固定
電源端子に接続されており、前記電流供給手段は、前記
ＮＭＯＳトランジスタがオフとなるパルス信号に応答し
て、ＰＮＰバイポーラトランジスタのベース・エミッタ
間が順バイアス状態になるベース電流をベースに供給
し、ＰＮＰバイポーラトランジスタのベース・コレクタ
間が逆バイアス状態から順バイアス状態となるまでベー
ス電流の供給を継続し、その後ベース電流の供給を停止
する回路素子を備えている半導体集積回路装置を構成し
たものである。

【０００７】第２の装置として、ＰＮＰバイポーラトラ
ンジスタと、ＮＭＯＳトランジスタと、微分回路とを備
え、前記ＰＮＰバイポーラトランジスタはエミッタが電
源端子に接続され、コレクタが出力端子に接続され、ベ
ースが微分回路を介して入力端子に接続されており、前
記ＮＭＯＳトランジスタはドレインが出力端子に接続さ
れ、ソースが前記電源端子より低電位の固定電源端子に
接続されており、前記微分回路は、前記ＮＭＯＳトラン
ジスタがオフとなるパルス信号に応答して、ＰＮＰバイ
ポーラトランジスタのベース・エミッタ間が順バイアス
状態になるベース電流をベースに供給し、ＰＮＰバイポ
ーラトランジスタのベース・コレクタ間が逆バイアス状
態から順バイアス状態となるまでベース電流の供給を継
続し、その後ベース電流の供給を停止する回路素子を備
えている半導体集積回路装置を構成したものである。

【０００８】第３の装置として、ＰＮＰバイポーラトラ
ンジスタと、ＮＭＯＳトランジスタと、微分回路とを備
え、前記ＰＮＰバイポーラトランジスタはエミッタが電
源端子に接続され、コレクタが出力端子に接続され、ベ
ースが微分回路を介して入力端子に接続されており、前
記ＮＭＯＳトランジスタはドレインが出力端子に接続さ
れ、ソースが前記電源端子より低電位の固定電源端子に
接続されており、前記微分回路は、前記ＮＭＯＳトラン
ジスタがオフとなるパルス信号に応答して、ＰＮＰバイ
ポーラトランジスタのベース・エミッタ間が順バイアス
状態になる負パルス信号をベースに印加し、ＰＮＰバイ
ポーラトランジスタのベース・コレクタ間が逆バイアス
状態から順バイアス状態となるまで負パルス信号の印加
を継続し、その後負パルス信号の印加を停止する回路素
子を備えている半導体集積回路装置を構成したものであ
る。

【０００９】第４の装置として、ＰＮＰバイポーラトラ
ンジスタと、ＮＰＮバイポーラトランジスタと、正パル
ス応答電流供給手段と、負パルス応答電流供給手段とを
備え、前記ＰＮＰバイポーラトランジスタはエミッタが
電源端子に接続され、コレクタが出力端子に接続され、
ベースが負パルス応答電流供給手段を介して入力端子に
接続されており、前記ＮＰＮバイポーラトランジスタは
コレクタが出力端子に接続され、エミッタが前記電源端
子より低電位の固定電源端子に接続され、ベースが正パ
ルス応答電流供給手段を介して入力端子に接続されてお
り、前記負パルス応答電流供給手段は、負パルス入力信
号に応答して、ＰＮＰバイポーラトランジスタのベース
・エミッタ間が順バイアス状態になるベース電流をベー
スに供給し、ＰＮＰバイポーラトランジスタのベース・
コレクタ間が逆バイアス状態から順バイアス状態となる
までベース電流の供給を継続し、その後ベース電流の供
給を停止する回路素子を備え、前記正パルス応答電流供
給手段は、正パルス入力信号に応答して、ＮＰＮバイポ
ーラトランジスタのベース・エミッタ間が順バイアス状
態になるベース電流をベースに供給し、ＮＰＮバイポー
ラトランジスタのベース・コレクタ間が逆バイアス状態
から順バイアス状態となるまでベース電流の供給を継続
し、その後ベース電流の供給を停止する回路素子を備え
ている半導体集積回路装置を構成したものである。

【００１０】第５の装置として、ＰＮＰバイポーラトラ
ンジスタと、ＮＰＮバイポーラトランジスタと、正パル
ス応答微分回路と、負パルス応答微分回路とを備え、前
記ＰＮＰバイポーラトランジスタはエミッタが電源端子
に接続され、コレクタが出力端子に接続され、ベースが
負パルス応答微分回路を介して入力端子に接続されてお
り、前記ＮＰＮバイポーラトランジスタはコレクタが出
力端子に接続され、エミッタが前記電源端子より低電位
の固定電源端子に接続され、ベースが正パルス応答微分
回路を介して入力端子に接続されており、前記負パルス
応答微分回路は、負パルス入力信号に応答して、ＰＮＰ
バイポーラトランジスタのベース・エミッタ間が順バイ
アス状態になるベース電流をベースに供給し、ＰＮＰバ
イポーラトランジスタのベース・コレクタ間が逆バイア
ス状態から順バイアス状態となるまでベース電流の供給
を継続し、その後ベース電流の供給を停止する回路素子
を備え、前記正パルス応答微分回路は、正パルス入力信
号に応答して、ＮＰＮバイポーラトランジスタのベース
・エミッタ間が順バイアス状態になるベース電流をベー
スに供給し、ＮＰＮバイポーラトランジスタのベース・
コレクタ間が逆バイアス状態から順バイアス状態となる
までベース電流の供給を継続し、その後ベース電流の供
給を停止する回路素子を備えている半導体集積回路装置
を構成したものである。

【００１１】第６の装置として、ＰＮＰバイポーラトラ
ンジスタと、ＮＰＮバイポーラトランジスタと、正パル
ス応答微分回路と、負パルス応答微分回路とを備え、前
記ＰＮＰバイポーラトランジスタはエミッタが電源端子
に接続され、コレクタが出力端子に接続され、ベースが
負パルス応答微分回路を介して入力端子に接続されてお
り、前記ＮＰＮバイポーラトランジスタはコレクタが出
力端子に接続され、エミッタが前記電源端子より低電位
の固定電源端子に接続され、ベースが正パルス応答微分
回路を介して入力端子に接続されており、前記負パルス
応答微分回路は、負パルス入力信号に応答して、ＰＮＰ
バイポーラトランジスタのベース・エミッタ間が順バイ
アス状態になる負パルス信号をベースに印加し、ＰＮＰ
バイポーラトランジスタのベース・コレクタ間が逆バイ
アス状態から順バイアス状態となるまで負パルス信号の
印加を継続し、その後負パルス信号の印加を停止する回
路素子を備え、前記正パルス応答微分回路は、正パルス
入力信号に応答して、ＮＰＮバイポーラトランジスタの
ベース・エミッタ間が順バイアス状態になる正パルス信
号をベースに印加し、ＮＰＮバイポーラトランジスタの
ベース・コレクタ間が逆バイアス状態から順バイアス状
態となるまで正パルス信号の印加を継続し、その後正パ
ルス信号の印加を停止する回路素子を備えている半導体
集積回路装置を構成したものである。

【００１２】第７の装置として、ＰＮＰバイポーラトラ
ンジスタと、ＮＰＮバイポーラトランジスタと、負パル
ス応答電流供給手段と、ＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタを含む一対のインバータ回路と、互いに
直列接続された一対のＰＭＯＳトランジスタと、フィー
ドバック用ＮＭＯＳトランジスタとを備え、前記ＰＮＰ
バイポーラトランジスタはエミッタが電源端子に接続さ
れ、コレクタが出力端子に接続され、ベースが負パルス
応答電流供給手段を介して入力端子に接続されており、
前記ＮＰＮバイポーラトランジスタはコレクタが出力端
子に接続され、エミッタが前記電源端子より低電位の固
定電源端子に接続され、ベースが一対のＰＭＯＳトラン
ジスタのうち低電位側ＰＭＯＳトランジスタのソースに
接続されており、前記一対のインバータ回路のうち一方
のインバータ回路は入力側が前記入力端子に接続され、
出力側が低電位側ＰＭＯＳトランジスタのゲートに接続
されており、他方のインバータ回路は入力側が前記出力
端子に接続され、出力側が高電位側ＰＭＯＳトランジス
タのゲートと前記フィードバック用ＮＭＯＳトランジス
タのゲートに接続されており、前記高電位側ＰＭＯＳト
ランジスタはドレインが前記電源端子に接続されてお
り、前記フィードバック用ＮＭＯＳトランジスタはドレ
インが前記ＮＰＮバイポーラトランジスタのベースに接
続され、ソースが前記ＮＰＮバイポーラトランジスタの
エミッタに接続されており、前記負パルス応答電流供給
手段は、負パルス入力信号に応答して、ＰＮＰバイポー
ラトランジスタのベース・エミッタ間が順バイアス状態
になるベース電流をベースに供給し、ＰＮＰバイポーラ
トランジスタのベース・コレクタ間が逆バイアス状態か
ら順バイアス状態となるまでベース電流の供給を継続
し、その後ベース電流の供給を停止する回路素子を備え
ている半導体集積回路装置を構成したものである。

【００１３】第８の装置として、ＰＮＰバイポーラトラ
ンジスタと、ＮＰＮバイポーラトランジスタと、負パル
ス応答微分回路と、ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタを含む一対のインバータ回路と、互いに直列
接続された一対のＰＭＯＳトランジスタと、フィードバ
ック用ＮＭＯＳトランジスタとを備え、前記ＰＮＰバイ
ポーラトランジスタはエミッタが電源端子に接続され、
コレクタが出力端子に接続され、ベースが負パルス応答
電流供給手段を介して入力端子に接続されており、前記
ＮＰＮバイポーラトランジスタはコレクタが出力端子に
接続され、エミッタが前記電源端子より低電位の固定電
源端子に接続され、ベースが一対のＰＭＯＳトランジス
タのうち低電位側ＰＭＯＳトランジスタのソースに接続
されており、前記一対のインバータ回路のうち一方のイ
ンバータ回路は入力側が前記入力端子に接続され、出力
側が低電位側ＰＭＯＳトランジスタのゲートに接続され
ており、他方のインバータ回路は入力側が前記出力端子
に接続され、出力側が高電位側ＰＭＯＳトランジスタの
ゲートと前記フィードバック用ＮＭＯＳトランジスタの
ゲートに接続されており、前記高電位側ＰＭＯＳトラン
ジスタはドレインが前記電源端子に接続されており、前
記フィードバック用ＮＭＯＳトランジスタはドレインが
前記ＮＰＮバイポーラトランジスタのベースに接続さ
れ、ソースが前記ＮＰＮバイポーラトランジスタのエミ
ッタに接続されており、前記負パルス応答微分回路は、
負パルス入力信号に応答して、ＰＮＰバイポーラトラン
ジスタのベース・エミッタ間が順バイアス状態になるベ
ース電流をベースに供給し、ＰＮＰバイポーラトランジ
スタのベース・コレクタ間が逆バイアス状態から順バイ
アス状態となるまでベース電流の供給を継続し、その後
ベース電流の供給を停止する回路素子を備えている半導
体集積回路装置を構成したものである。

【００１４】第９の装置として、ＰＮＰバイポーラトラ
ンジスタと、ＮＰＮバイポーラトランジスタと、負パル
ス応答微分回路と、ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタを含む一対のインバータ回路と、互いに直列
接続された一対のＰＭＯＳトランジスタと、フィードバ
ック用ＮＭＯＳトランジスタとを備え、前記ＰＮＰバイ
ポーラトランジスタはエミッタが電源端子に接続され、
コレクタが出力端子に接続され、ベースが負パルス応答
電流供給手段を介して入力端子に接続されており、前記
ＮＰＮバイポーラトランジスタはコレクタが出力端子に
接続され、エミッタが前記電源端子より低電位の固定電
源端子に接続され、ベースが一対のＰＭＯＳトランジス
タのうち低電位側ＰＭＯＳトランジスタのソースに接続
されており、前記一対のインバータ回路のうち一方のイ
ンバータ回路は入力側が前記入力端子に接続され、出力
側が低電位側ＰＭＯＳトランジスタのゲートに接続され
ており、他方のインバータ回路は入力側が前記出力端子
に接続され、出力側が高電位側ＰＭＯＳトランジスタの
ゲートと前記フィードバック用ＮＭＯＳトランジスタの
ゲートに接続されており、前記高電位側ＰＭＯＳトラン
ジスタはドレインが前記電源端子に接続されており、前
記フィードバック用ＮＭＯＳトランジスタはドレインが
前記ＮＰＮバイポーラトランジスタのベースに接続さ
れ、ソースが前記ＮＰＮバイポーラトランジスタのエミ
ッタに接続されており、前記負パルス応答微分回路は、
負パルス入力信号に応答して、ＰＮＰバイポーラトラン
ジスタのベース・エミッタ間が順バイアス状態になる負
パルス信号をベースに印加し、ＰＮＰバイポーラトラン
ジスタのベース・コレクタ間が逆バイアス状態から順バ
イアス状態となるまで負パルス信号の印加を継続し、そ
の後負パルス信号の印加を停止する回路素子を備えてい
る半導体集積回路装置を構成したものである。

【００１５】第１０の装置として、ＰＮＰバイポーラト
ランジスタと、負パルス応答電流供給手段と、ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタを含む一対のイン
バータ回路と、互いに縦続接続された一対の入力用ＮＭ
ＯＳトランジスタと、互いに縦続接続された一対の出力
用ＮＭＯＳトランジスタと、一対の入力用ＰＭＯＳトラ
ンジスタとを備え、前記ＰＮＰバイポーラトランジスタ
はエミッタが電源端子に接続され、コレクタが出力端子
に接続され、ベースが負パルス応答電流供給手段を介し
てインバータ回路の出力側に接続されており、インバー
タ回路は入力側が各ＰＭＯＳトランジスタのソースに接
続されており、各ＰＭＯＳトランジスタはドレインが前
記電源端子に接続され、各ゲートが一対の入力端子の一
方にそれぞれ接続されており、前記一対の入力用ＮＭＯ
Ｓトランジスタは一方のドレインが前記インバータ回路
の入力側に接続され、一方のゲートが一方の入力端子に
接続され、他方のソースが前記固定電源端子に接続さ
れ、他方のゲートが他方の入力端子に接続されており、
前記一対の出力用ＮＭＯＳトランジスタは一方のドレイ
ンが前記出力端子に接続され、一方のゲートが前記一方
の入力端子に接続され、他方のソースが前記固定電源端
子に接続され、他方のゲートが前記他方の入力端子に接
続されており、前記負パルス応答電流供給手段は、負パ
ルス入力信号に応答して、ＰＮＰバイポーラトランジス
タのベース・エミッタ間が順バイアス状態になるベース
電流をベースに供給し、ＰＮＰバイポーラトランジスタ
のベース・コレクタ間が逆バイアス状態から順バイアス
状態となるまでベース電流の供給を継続し、その後ベー
ス電流の供給を停止する回路素子を備えている半導体集
積回路装置を構成したものである。

【００１６】第１１の装置として、ＰＮＰバイポーラト
ランジスタと、負パルス応答微分回路と、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタを含む一対のインバー
タ回路と、互いに縦続接続された一対の入力用ＮＭＯＳ
トランジスタと、互いに縦続接続された一対の出力用Ｎ
ＭＯＳトランジスタと、一対の入力用ＰＭＯＳトランジ
スタとを備え、前記ＰＮＰバイポーラトランジスタはエ
ミッタが電源端子に接続され、コレクタが出力端子に接
続され、ベースが負パルス応答電流供給手段を介してイ
ンバータ回路の出力側に接続されており、インバータ回
路は入力側が各ＰＭＯＳトランジスタのソースに接続さ
れており、各ＰＭＯＳトランジスタはドレインが前記電
源端子に接続され、各ゲートが一対の入力端子の一方に
それぞれ接続されており、前記一対の入力用ＮＭＯＳト
ランジスタは一方のドレインが前記インバータ回路の入
力側に接続され、一方のゲートが一方の入力端子に接続
され、他方のソースが前記固定電源端子に接続され、他
方のゲートが他方の入力端子に接続されており、前記一
対の出力用ＮＭＯＳトランジスタは一方のドレインが前
記出力端子に接続され、一方のゲートが前記一方の入力
端子に接続され、他方のソースが前記固定電源端子に接
続され、他方のゲートが前記他方の入力端子に接続され
ており、前記負パルス応答微分回路は、負パルス入力信
号に応答して、ＰＮＰバイポーラトランジスタのベース
・エミッタ間が順バイアス状態になるベース電流をベー
スに供給し、ＰＮＰバイポーラトランジスタのベース・
コレクタ間が逆バイアス状態から順バイアス状態となる
までベース電流の供給を継続し、その後ベース電流の供
給を停止する回路素子を備えている半導体集積回路装置
を構成したものである。

【００１７】第１２の装置として、ＰＮＰバイポーラト
ランジスタと、負パルス応答微分回路と、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタを含む一対のインバー
タ回路と、互いに縦続接続された一対の入力用ＮＭＯＳ
トランジスタと、互いに縦続接続された一対の出力用Ｎ
ＭＯＳトランジスタと、一対の入力用ＰＭＯＳトランジ
スタとを備え、前記ＰＮＰバイポーラトランジスタはエ
ミッタが電源端子に接続され、コレクタが出力端子に接
続され、ベースが負パルス応答電流供給手段を介してイ
ンバータ回路の出力側に接続されており、インバータ回
路は入力側が各ＰＭＯＳトランジスタのソースに接続さ
れており、各ＰＭＯＳトランジスタはドレインが前記電
源端子に接続され、各ゲートが一対の入力端子の一方に
それぞれ接続されており、前記一対の入力用ＮＭＯＳト
ランジスタは一方のドレインが前記インバータ回路の入
力側に接続され、一方のゲートが一方の入力端子に接続
され、他方のソースが前記固定電源端子に接続され、他
方のゲートが他方の入力端子に接続されており、前記一
対の出力用ＮＭＯＳトランジスタは一方のドレインが前
記出力端子に接続され、一方のゲートが前記一方の入力
端子に接続され、他方のソースが前記固定電源端子に接
続され、他方のゲートが前記他方の入力端子に接続され
ており、前記負パルス応答微分回路は、負パルス入力信
号に応答して、ＰＮＰバイポーラトランジスタのベース
・エミッタ間が順バイアス状態になる負パルス信号をベ
ースに印加し、ＰＮＰバイポーラトランジスタのベース
・コレクタ間が逆バイアス状態から順バイアス状態とな
るまで負パルス信号の印加を継続し、その後負パルス信
号の印加を停止する回路素子を備えている半導体集積回
路装置を構成したものである。

【００１８】第２，第３，第５，第６，第８，第９，第
１１，第１２のうちいずれか一つの装置を含む第１３の
装置として、微分回路は抵抗素子とコンデンサ素子とか
ら構成されている半導体集積回路装置を構成したもので
ある。

【００１９】第１３の装置を含む第１４の装置として、
微分回路の抵抗素子はＭＯＳトランジタで構成され、前
記抵抗素子の抵抗値がＭＯＳトタンジスタのオン抵抗で
決定されている半導体集積回路装置を構成したものであ
る。

【００２０】

【作用】前記した手段によれば、出力段にＰＮＰバイポ
ーラトランジスタとＮＭＯＳトランジスタを用いた場
合、入力端子にハイレベルのパルス信号が入力されたと
きにはＮＭＯＳトランジスタがオンとなり、出力端子が
固定電源端子のレベルに維持される。一方、入力端子に
ローレベルのパルス信号が入力されると、このパルス信
号に応答して、電流供給手段（微分回路）からＰＮＰバ
イポーラトランジスタにベース・エミッタ間が順バイア
ス状態になるベース電流が供給される。これによりＰＮ
Ｐバイポーラトランジスタがオンとなり出力端子は電源
端子のレベルに上昇する。このときＰＮＰバイポーラト
ランジスタのベースにはベース・コレクタ間が逆バイア
ス状態から順バイアス状態となるまでベース電流が供給
されている。このような状態となると、コレクタの電圧
はベースの電圧よりも高くなり、ＰＮＰバイポーラトラ
ンジスタは過渡飽和状態となる。このため出力端子は電
源端子のレベルまで上昇しフル振幅の信号が出力される
ことになる。ＰＮＰバイポーラトランジスタが飽和状態
になったあとベース電流の供給が停止されるため、ＰＮ
Ｐバイポーラトランジスタは飽和状態から脱し、遷移時
における飽和回復時間を無くし高速性を確保することが
できる。

【００２１】また出力段にＰＮＰバイポーラトランジス
タとＮＰＮバイポーラトランジスタを用いた場合、各ト
ランジスタは電流供給手段（微分回路）からの電流によ
って過渡飽和動作を行なうため、出力端子からフル振幅
された信号を出力することができる。

【００２２】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１には、インバータ回路としてＢｉＣＭＯＳ
回路を用いたときの実施例が示されている。図１におい
て、インバータ回路はＰＮＰバイポーラトランジスタ１
０と、ＮＭＯＳトランジスタ１２と、微分回路１４とを
備えて構成されている。ＰＮＰバイポーラトランジスタ
１０はエミッタが電源端子１６に接続され、ベースが微
分回路１４を介して入力端子１８に接続され、コレクタ
が出力端子２０に接続されている。ＮＭＯＳトランジス
タ１２はゲートが入力端子１８に接続され、ドレインが
出力端子２０に接続され、ソースが固定電源端子として
のアースに接続されている。そして電源端子１６とアー
ス間には１．５Ｖの電圧が印加されている。

【００２３】微分回路１４はコンデンサ２２と抵抗２４
を備えて構成されており、コンデンサ２２の一端が入力
端子１８に接続され、抵抗２４の一端が電源端子１６に
接続され、コンデンサ２２と抵抗２４との結合点がトラ
ンジスタ１０のベースに接続されている。この微分回路
１４は、入力端子１８にローレベルのパルス信号が入力
されたときに、このパルス信号に応答して、電源端子１
６の電位により低いレベルの負パルスを生成し、この負
パルス信号をトランジスタ１０のベースへ印加する電流
供給手段として構成されている。すなわち、微分回路１
４は、ローレベルのパルス信号が入力されたときに、ト
ランジスタ１０のベース・エミッタ間が順バイアス状態
になるベース電流をべースに供給し、トランジスタ１０
のベース・コレクタ間が逆バイアス状態から順バイアス
状態となるまでベース電流の供給を継続し、トランジス
タ１０が飽和状態になったあとベース電流の供給を停止
するようになっている。

【００２４】以上の構成において、入力端子１８にハイ
レベルのパルス信号が入力されると、このパルス信号に
応答してＮＭＯＳトランジスタ１２がオンとなり、出力
端子２０がローレベルに維持される。

【００２５】次に、入力端子１８のパルス信号のレベル
がハイレベルからローレベルに反転すると、このパルス
信号に応答して微分回路１４から負パルス信号が出力さ
れ、ＰＮＰバイポーラトランジスタ１０のベース電位が
低下し、トランジスタ１０がオンとなる。これにより出
力端子２０のレベルはローレベルからハイレベル側に移
行する。このような状態でトランジスタ１０のベース電
位が低下すると、トランジスタ１０のベース・コレクタ
間が逆バイアス状態から順バイアス状態に変化する。す
なわちトランジスタ１０のコレクタの電位がベースの電
位よりも高くなり、トランジスタ１０が飽和状態とな
る。そしてトランジスタ１０が飽和状態になると共にト
ランジスタ１０のベース電位が電源端子１６のレベルま
で戻されるため、トランジスタ１０は飽和状態から脱
し、遷移時における飽和回復時間を無くし、高速性を確
保している。すなわち、トランジスタ１０は微分回路１
６からの負パルス信号に応答して過渡的に飽和状態とな
る過渡飽和動作するようになっている。そしてトランジ
スタ１０が過渡飽和動作すると、コレクタの電位がベー
スよりも高くなると共に、コレクタとエミッタの電位が
等しくなり、出力端子２０のレベルを電源端子１６のレ
ベルまで高めることができる。すなわち出力端子２０か
らは電源電圧一杯に振幅した信号を出力することができ
る。

【００２６】このように、本実施例によれば、バイポー
ラトランジスタ１０を過渡飽和動作させるようにしたた
め、低電源電圧（１．５Ｖ）で動作可能なインバータ回
路をシンプルな回路構成で実現することができる。

【００２７】次に、本発明の第２実施例を図２に基づい
て説明する。本実施例はトランジスタとしてバイポーラ
トランジスタのみを用い、図１に示されるＮＭＯＳトラ
ンジスタ１２の換わりにＮＰＮバイポーラトランジスタ
２６を用い、トランジスタ２６のベースと入力端子１８
との間に微分回路２８を挿入したものであり、他の構成
は図１のものと同様であるので、同一のものには同一符
号を付してそれらの説明は省略する。

【００２８】微分回路２８はコンデンサ３０と抵抗３２
を備えて構成されており、入力端子１８に印加されたハ
イレベルのパルス信号（正パルス信号）に応答して固定
電位（固定電源端子のレベル）よりも電位が高くなる正
パルス信号を生成し、この正パルス信号をトランジスタ
２６のベースに印加する電流供給手段として構成されて
いる。すなわち、微分回路２８は、入力端子１８にハイ
レベルのパルス信号が入力されたときに、トランジスタ
２６のベース・エミッタ間が順バイアス状態となるベー
ス電流をトランジスタ２６のベースに供給し、トランジ
スタ２６のベース・コレクタ間が逆バイアス状態から順
バイアス状態となるまでベース電流の供給を継続するよ
うになっている。そしてトランジスタ２６が飽和状態と
なったあとベース電流の供給を停止するようになってい
る。これによりトランジスタ２６は微分回路２８からの
信号によって過渡飽和動作が可能となっている。

【００２９】以上の構成において、入力端子１８にハイ
レベルのパルス信号が入力されると、このパルス信号に
応答して微分回路２８から正パルスが出力されトランジ
スタ２６がオンとなる。これにより出力端子２０のレベ
ルはローレベルに移行する。この過程で、トランジスタ
２６のベース電位がコレクタの電位よりも高くなるとト
ランジスタ２６が飽和状態となる。これによりトランジ
スタ２６のコレクタはエミッタと同電位となり出力端子
２０の電位は固定電位に維持される。そしてトランジス
タ２６が飽和状態になったあと正パルスのレベルが低下
するとトランジスタ２６は飽和状態から脱し、遷移時に
おける飽和回復時間を無くして高速性を確保するように
している。

【００３０】次に、入力端子１８に入力されたパルス信
号のレベルがハイレベルからローレベルに反転すると、
微分回路１６から負パルスが出力されトランジスタ１０
がオンとなる。これにより出力端子２０のレベルはロー
レベルからハイレベルへ移行する。そして負パルスによ
りトランジスタ１０のコレクタの電位がベースの電位よ
りも高くなるとトランジスタ１０が飽和状態になると共
に、トランジスタ１０のエミッタとコレクタが同電位と
なり、出力端子２０のレベルがハイレベルに維持され
る。そしてトランジスタ１０が飽和状態となったあと負
パルスが電源端子１６のレベルまで戻され、トランジス
タ１０が飽和状態から脱し、遷移時における飽和回復時
間を無くし高速性を確保するようになっている。

【００３１】本実施例によれば、バイポーラトランジス
タ１０，２６を共に過渡飽和動作させるようにしたた
め、能動素子をバイポーラトランジスタのみで構成した
インバータ回路を低電源電圧で動作させることができる
と共に、インバータ回路をシンプルな構成で実現するこ
とができる。

【００３２】次に、本発明の第３実施例を図３に従って
説明する。本実施例は、インバータ動作するトランジス
タとしてＰＮＰバイポーラトランジスタ１０とＮＰＮバ
イポーラトランジスタ２６を用い、トランジスタ１０と
入力端子１８との間に負パルス応答微分回路１４を設
け、トランジスタ２６を制御するための回路素子とし
て、ＰＭＯＳトランジスタ３４、ＮＭＯＳトランジスタ
３６、ＰＭＯＳトランジスタ３８，４０、ＰＭＯＳトラ
ンジスタ４２、ＮＭＯＳトランジスタ４４、フィードバ
ック用ＮＭＯＳトランジスタ４６を備えて構成されてい
る。ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ
３６はインバータ回路４８として構成されており、入力
側が入力端子１８に接続され、出力側がＰＭＯＳトラン
ジスタ４０のゲートに接続されている。ＰＭＯＳトラン
ジスタ４０はソースがトランジスタ２６のベースに接続
されており、ＰＭＯＳトランジスタ３８はドレインが電
源端子１６に接続され、ゲートがＮＭＯＳトランジスタ
４６のゲートとＰＭＯＳトランジスタ４２のソースとＮ
ＭＯＳトランジスタ４４のドレインに接続されている。
ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４４
はインバータ回路５０として構成されており、入力側が
出力端子２０に接続されている。

【００３３】上記構成において、入力端子１８にハイレ
ベルのパルス信号が入力されると、ＮＭＯＳトランジス
タ４６がオンに、ＰＭＯＳトランジスタ４０がオンとな
る。ＰＭＯＳトランジスタ４０がオンとなった時点で
は、出力端子２０のレベルがハイレベルにあり、インバ
ータ回路５０の出力側がローレベルでＰＭＯＳトランジ
スタ３８がオンとなっているため、トランジスタ２６の
ベースには電源端子１６の電圧が印加されてトランジス
タ２６がオンとなる。これにより出力端子２０のレベル
はハイレベルからローレベルに反転する。そしてトラン
ジスタ２６のベース電位がコレクタの電位よりも高くな
るとトランジスタ２６が飽和状態となり、出力端子２０
のレベルが固定電位に維持される。そして出力端子２０
のレベルがローレベルに維持されると、インバータ回路
５０のレベルがローレベルからハイレベルに反転しＮＭ
ＯＳトランジスタ４６がオンとなり、トランジスタ２６
のベース・エミッタ間はトランジスタ４６によって短絡
される。これによりトランジスタ２６のベース電位が低
下し、トランジスタ２６は飽和状態から脱し、遷移時に
おける飽和回復時間を無くし高速性が確保されることに
なる。

【００３４】次に、入力端子１８に印加されたパルス信
号のレベルがハイレベルからローレベルに反転すると、
微分回路１４が負パルスに応答して負パルス信号を出力
しトランジスタ１０がオンとなる。トランジスタ１０が
オンになると、出力端子２０のレベルがローレベルから
ハイレベルに反転する。そしてベース電位の低下に伴な
ってトランジスタ１０が飽和状態となると、トランジス
タ１０のエミッタとコレクタが同電位となり出力端子２
０のレベルが電源端子１６のレベルに維持される。そし
てベース電位が電源端子１６のレベルまで戻るとトラン
ジスタ１０は飽和状態から脱することになる。

【００３５】このように、本実施例によれば、バイポー
ラトランジスタ１０，２６を過渡飽和動作させるように
したため、低電源電圧によっても動作可能なインバータ
回路を構成することができると共に、このインバータ回
路をシンプルな構成で実現することができる。

【００３６】次に、本発明の第４実施例を図４に従って
説明する。本実施例はＢｉＣＭＯＳ回路によって２入力
ＮＡＮＤ回路を構成したものであり、インバータ動作す
るトランジスタとしてＰＮＰトランジスタ１０とＮＭＯ
Ｓトランジスタ６４，６６が設けられている。そしてこ
れらトランジスタの動作を制御するために、ＰＭＯＳト
ランジスタ５２，５４、ＮＭＯＳトランジスタ５６，５
８、ＰＭＯＳトランジスタ６０、ＮＭＯＳトランジスタ
６２、負パルス応答の微分回路１４が設けられている。

【００３７】ＰＭＯＳトランジスタ５２，５４は各ゲー
トがそれぞれ入力端子１８Ａ，１８Ｂに接続されてお
り、ドレインがそれぞれ電源端子１６に接続され、ソー
スが、インバータ回路を構成するＰＭＯＳトランジスタ
６０とＮＭＯＳトランジスタ６２の入力側に接続されて
いる。ＮＭＯＳトランジスタ５６，５８は各ゲートがそ
れぞれ入力端子１８Ａ，１８Ｂに接続されており、ＮＭ
ＯＳトランジスタ５６のドレインがインバータ回路６８
の入力側に接続され、ＮＭＯＳトランジスタ５８のソー
スが固定電源端子に接続されている。またＮＭＯＳトラ
ンジスタ６４，６６は互いに直列接続され、各ゲートが
それぞれ入力端子１８Ａ，１８Ｂに接続され、トランジ
スタ６４のドレインが出力端子２０に接続され、トラン
ジスタ６６のソースが固定電源端子に接続されている。

【００３８】本実施例における２入力ＮＡＮＤ回路は、
入力端子１８Ａ，１８Ｂに共にハイレベルのパルス信号
が入力されたときに、ＮＭＯＳトランジスタ６４，６６
がオンになると共に、出力端子２０のレベルがローレベ
ルになる。そして入力端子１８Ａ，１８Ｂのうち一方に
ローレベルのパルスが入力し、他方にハイレベルのパル
ス信号が入力するか、あるいは各入力端子１８Ａ，１８
Ｂにローレベルのパルス信号が入力されたときにＰＭＯ
Ｓトランジスタ５２，５４のうち少なくとも一方がオン
となってインバータ回路６８の入力側がハイレベルとな
る。インバータ回路６８の入力側がハイレベルとなると
出力側はローレベルとなり、微分回路１４から負パルス
が出力されてトランジスタ１０がオンとなり、出力端子
２０のレベルがハイレベルに反転する。このときトラン
ジスタ１０は、前記実施例と同様に、過渡飽和動作を行
ない、出力端子２０のレベルは固定端子のレベルに維持
される。

【００３９】このように、本実施例によれば、トランジ
スタ１０を過渡飽和動作させるようにしたため、低電源
電圧によっても２入力ＮＡＮＤ回路を構成することがで
きると共にこの回路をシンプルな回路構成によって実現
することができる。

【００４０】次に、本発明の応用例を図５に従って説明
する。本実施例は、ＣＰＵ７０、メモリコントローラ７
２、Ｉ／Ｏプロセッサ７４、メモリ７６を備えた計算機
システムであり、各部がバスライン７８を介して接続さ
れている。そして各部に用いられている論理回路は前記
実施例に用いられたインバータ回路や２入力ＮＡＮＤ回
路が用いられている。

【００４１】計算機システムにおいて、高速性が要求さ
れるＣＰＵ７０を複数のＬＳＩチップに分割した場合に
は、ＬＳＩ間での信号の伝搬遅延時間が大きくなり、シ
ステムの性能が低下することになる。しかもＬＳＩが大
規模化すると、消費電力が増大するので、低消費電力化
が要求される。そこで、ＣＰＵ７０など各部の論理回路
に前記実施例におけるインバータ回路や２入力ＮＡＮＤ
回路を用いると、低電源電圧動作が可能となり、高速化
及び低消費電力化を図ることができ、高性能なシステム
を構築することができる。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
論理回路の主要素としてバイポーラトランジスタを用
い、このバイポーラトランジスタを過渡飽和動作させる
ようにしたため、低電源電圧で動作可能な論理回路を構
成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】本発明の第２実施例を示す構成図である。

【図３】本発明の第３実施例を示す構成図である。

【図４】本発明の第４実施例を示す構成図である。

【図５】本発明の応用例を示す計算機システムの構成図
である。

【符号の説明】

１０ＰＮＰバイポーラトランジスタ１２ＮＭＯＳトランジスタ１４微分回路１６電源端子１８入力端子２０出力端子２２コンデンサ２４抵抗２６ＮＰＮバイポーラトランジスタ２８微分回路３４，３８，４０，４２，５２，５４，６０ＰＭＯＳ
トランジスタ３６，４４，４６，５６，５８，６２，６４，６６Ｎ
ＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】ＰＮＰバイポーラトランジスタと、ＮＭ
ＯＳトランジスタと、電流供給手段とを備え、前記ＰＮ
Ｐバイポーラトランジスタはエミッタが電源端子に接続
され、コレクタが出力端子に接続され、ベースが電流供
給手段を介して入力端子に接続されており、前記ＮＭＯ
Ｓトランジスタはドレインが出力端子に接続され、ソー
スが前記電源端子より低電位の固定電源端子に接続され
ており、前記電流供給手段は、前記ＮＭＯＳトランジス
タがオフとなるパルス信号に応答して、ＰＮＰバイポー
ラトランジスタのベース・エミッタ間が順バイアス状態
になるベース電流をベースに供給し、ＰＮＰバイポーラ
トランジスタのベース・コレクタ間が逆バイアス状態か
ら順バイアス状態となるまでベース電流の供給を継続
し、その後ベース電流の供給を停止する回路素子を備え
ている半導体集積回路装置。
【請求項２】ＰＮＰバイポーラトランジスタと、ＮＭ
ＯＳトランジスタと、微分回路とを備え、前記ＰＮＰバ
イポーラトランジスタはエミッタが電源端子に接続さ
れ、コレクタが出力端子に接続され、ベースが微分回路
を介して入力端子に接続されており、前記ＮＭＯＳトラ
ンジスタはドレインが出力端子に接続され、ソースが前
記電源端子より低電位の固定電源端子に接続されてお
り、前記微分回路は、前記ＮＭＯＳトランジスタがオフ
となるパルス信号に応答して、ＰＮＰバイポーラトラン
ジスタのベース・エミッタ間が順バイアス状態になるベ
ース電流をベースに供給し、ＰＮＰバイポーラトランジ
スタのベース・コレクタ間が逆バイアス状態から順バイ
アス状態となるまでベース電流の供給を継続し、その後
ベース電流の供給を停止する回路素子を備えている半導
体集積回路装置。
【請求項３】ＰＮＰバイポーラトランジスタと、ＮＭ
ＯＳトランジスタと、微分回路とを備え、前記ＰＮＰバ
イポーラトランジスタはエミッタが電源端子に接続さ
れ、コレクタが出力端子に接続され、ベースが微分回路
を介して入力端子に接続されており、前記ＮＭＯＳトラ
ンジスタはドレインが出力端子に接続され、ソースが前
記電源端子より低電位の固定電源端子に接続されてお
り、前記微分回路は、前記ＮＭＯＳトランジスタがオフ
となるパルス信号に応答して、ＰＮＰバイポーラトラン
ジスタのベース・エミッタ間が順バイアス状態になる負
パルス信号をベースに印加し、ＰＮＰバイポーラトラン
ジスタのベース・コレクタ間が逆バイアス状態から順バ
イアス状態となるまで負パルス信号の印加を継続し、そ
の後負パルス信号の印加を停止する回路素子を備えてい
る半導体集積回路装置。
【請求項４】ＰＮＰバイポーラトランジスタと、ＮＰ
Ｎバイポーラトランジスタと、正パルス応答電流供給手
段と、負パルス応答電流供給手段とを備え、前記ＰＮＰ
バイポーラトランジスタはエミッタが電源端子に接続さ
れ、コレクタが出力端子に接続され、ベースが負パルス
応答電流供給手段を介して入力端子に接続されており、
前記ＮＰＮバイポーラトランジスタはコレクタが出力端
子に接続され、エミッタが前記電源端子より低電位の固
定電源端子に接続され、ベースが正パルス応答電流供給
手段を介して入力端子に接続されており、前記負パルス
応答電流供給手段は、負パルス入力信号に応答して、Ｐ
ＮＰバイポーラトランジスタのベース・エミッタ間が順
バイアス状態になるベース電流をベースに供給し、ＰＮ
Ｐバイポーラトランジスタのベース・コレクタ間が逆バ
イアス状態から順バイアス状態となるまでベース電流の
供給を継続し、その後ベース電流の供給を停止する回路
素子を備え、前記正パルス応答電流供給手段は、正パル
ス入力信号に応答して、ＮＰＮバイポーラトランジスタ
のベース・エミッタ間が順バイアス状態になるベース電
流をベースに供給し、ＮＰＮバイポーラトランジスタの
ベース・コレクタ間が逆バイアス状態から順バイアス状
態となるまでベース電流の供給を継続し、その後ベース
電流の供給を停止する回路素子を備えている半導体集積
回路装置。
【請求項５】ＰＮＰバイポーラトランジスタと、ＮＰ
Ｎバイポーラトランジスタと、正パルス応答微分回路
と、負パルス応答微分回路とを備え、前記ＰＮＰバイポ
ーラトランジスタはエミッタが電源端子に接続され、コ
レクタが出力端子に接続され、ベースが負パルス応答微
分回路を介して入力端子に接続されており、前記ＮＰＮ
バイポーラトランジスタはコレクタが出力端子に接続さ
れ、エミッタが前記電源端子より低電位の固定電源端子
に接続され、ベースが正パルス応答微分回路を介して入
力端子に接続されており、前記負パルス応答微分回路
は、負パルス入力信号に応答して、ＰＮＰバイポーラト
ランジスタのベース・エミッタ間が順バイアス状態にな
るベース電流をベースに供給し、ＰＮＰバイポーラトラ
ンジスタのベース・コレクタ間が逆バイアス状態から順
バイアス状態となるまでベース電流の供給を継続し、そ
の後ベース電流の供給を停止する回路素子を備え、前記
正パルス応答微分回路は、正パルス入力信号に応答し
て、ＮＰＮバイポーラトランジスタのベース・エミッタ
間が順バイアス状態になるベース電流をベースに供給
し、ＮＰＮバイポーラトランジスタのベース・コレクタ
間が逆バイアス状態から順バイアス状態となるまでベー
ス電流の供給を継続し、その後ベース電流の供給を停止
する回路素子を備えている半導体集積回路装置。
【請求項６】ＰＮＰバイポーラトランジスタと、ＮＰ
Ｎバイポーラトランジスタと、正パルス応答微分回路
と、負パルス応答微分回路とを備え、前記ＰＮＰバイポ
ーラトランジスタはエミッタが電源端子に接続され、コ
レクタが出力端子に接続され、ベースが負パルス応答微
分回路を介して入力端子に接続されており、前記ＮＰＮ
バイポーラトランジスタはコレクタが出力端子に接続さ
れ、エミッタが前記電源端子より低電位の固定電源端子
に接続され、ベースが正パルス応答微分回路を介して入
力端子に接続されており、前記負パルス応答微分回路
は、負パルス入力信号に応答して、ＰＮＰバイポーラト
ランジスタのベース・エミッタ間が順バイアス状態にな
る負パルス信号をベースに印加し、ＰＮＰバイポーラト
ランジスタのベース・コレクタ間が逆バイアス状態から
順バイアス状態となるまで負パルス信号の印加を継続
し、その後負パルス信号の印加を停止する回路素子を備
え、前記正パルス応答微分回路は、正パルス入力信号に
応答して、ＮＰＮバイポーラトランジスタのベース・エ
ミッタ間が順バイアス状態になる正パルス信号をベース
に印加し、ＮＰＮバイポーラトランジスタのベース・コ
レクタ間が逆バイアス状態から順バイアス状態となるま
で正パルス信号の印加を継続し、その後正パルス信号の
印加を停止する回路素子を備えている半導体集積回路装
置。
【請求項７】ＰＮＰバイポーラトランジスタと、ＮＰ
Ｎバイポーラトランジスタと、負パルス応答電流供給手
段と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを
含む一対のインバータ回路と、互いに直列接続された一
対のＰＭＯＳトランジスタと、フィードバック用ＮＭＯ
Ｓトランジスタとを備え、前記ＰＮＰバイポーラトラン
ジスタはエミッタが電源端子に接続され、コレクタが出
力端子に接続され、ベースが負パルス応答電流供給手段
を介して入力端子に接続されており、前記ＮＰＮバイポ
ーラトランジスタはコレクタが出力端子に接続され、エ
ミッタが前記電源端子より低電位の固定電源端子に接続
され、ベースが一対のＰＭＯＳトランジスタのうち低電
位側ＰＭＯＳトランジスタのソースに接続されており、
前記一対のインバータ回路のうち一方のインバータ回路
は入力側が前記入力端子に接続され、出力側が低電位側
ＰＭＯＳトランジスタのゲートに接続されており、他方
のインバータ回路は入力側が前記出力端子に接続され、
出力側が高電位側ＰＭＯＳトランジスタのゲートと前記
フィードバック用ＮＭＯＳトランジスタのゲートに接続
されており、前記高電位側ＰＭＯＳトランジスタはドレ
インが前記電源端子に接続されており、前記フィードバ
ック用ＮＭＯＳトランジスタはドレインが前記ＮＰＮバ
イポーラトランジスタのベースに接続され、ソースが前
記ＮＰＮバイポーラトランジスタのエミッタに接続され
ており、前記負パルス応答電流供給手段は、負パルス入
力信号に応答して、ＰＮＰバイポーラトランジスタのベ
ース・エミッタ間が順バイアス状態になるベース電流を
ベースに供給し、ＰＮＰバイポーラトランジスタのベー
ス・コレクタ間が逆バイアス状態から順バイアス状態と
なるまでベース電流の供給を継続し、その後ベース電流
の供給を停止する回路素子を備えている半導体集積回路
装置。
【請求項８】ＰＮＰバイポーラトランジスタと、ＮＰ
Ｎバイポーラトランジスタと、負パルス応答微分回路
と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを含
む一対のインバータ回路と、互いに直列接続された一対
のＰＭＯＳトランジスタと、フィードバック用ＮＭＯＳ
トランジスタとを備え、前記ＰＮＰバイポーラトランジ
スタはエミッタが電源端子に接続され、コレクタが出力
端子に接続され、ベースが負パルス応答電流供給手段を
介して入力端子に接続されており、前記ＮＰＮバイポー
ラトランジスタはコレクタが出力端子に接続され、エミ
ッタが前記電源端子より低電位の固定電源端子に接続さ
れ、ベースが一対のＰＭＯＳトランジスタのうち低電位
側ＰＭＯＳトランジスタのソースに接続されており、前
記一対のインバータ回路のうち一方のインバータ回路は
入力側が前記入力端子に接続され、出力側が低電位側Ｐ
ＭＯＳトランジスタのゲートに接続されており、他方の
インバータ回路は入力側が前記出力端子に接続され、出
力側が高電位側ＰＭＯＳトランジスタのゲートと前記フ
ィードバック用ＮＭＯＳトランジスタのゲートに接続さ
れており、前記高電位側ＰＭＯＳトランジスタはドレイ
ンが前記電源端子に接続されており、前記フィードバッ
ク用ＮＭＯＳトランジスタはドレインが前記ＮＰＮバイ
ポーラトランジスタのベースに接続され、ソースが前記
ＮＰＮバイポーラトランジスタのエミッタに接続されて
おり、前記負パルス応答微分回路は、負パルス入力信号
に応答して、ＰＮＰバイポーラトランジスタのベース・
エミッタ間が順バイアス状態になるベース電流をベース
に供給し、ＰＮＰバイポーラトランジスタのベース・コ
レクタ間が逆バイアス状態から順バイアス状態となるま
でベース電流の供給を継続し、その後ベース電流の供給
を停止する回路素子を備えている半導体集積回路装置。
【請求項９】ＰＮＰバイポーラトランジスタと、ＮＰ
Ｎバイポーラトランジスタと、負パルス応答微分回路
と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを含
む一対のインバータ回路と、互いに直列接続された一対
のＰＭＯＳトランジスタと、フィードバック用ＮＭＯＳ
トランジスタとを備え、前記ＰＮＰバイポーラトランジ
スタはエミッタが電源端子に接続され、コレクタが出力
端子に接続され、ベースが負パルス応答電流供給手段を
介して入力端子に接続されており、前記ＮＰＮバイポー
ラトランジスタはコレクタが出力端子に接続され、エミ
ッタが前記電源端子より低電位の固定電源端子に接続さ
れ、ベースが一対のＰＭＯＳトランジスタのうち低電位
側ＰＭＯＳトランジスタのソースに接続されており、前
記一対のインバータ回路のうち一方のインバータ回路は
入力側が前記入力端子に接続され、出力側が低電位側Ｐ
ＭＯＳトランジスタのゲートに接続されており、他方の
インバータ回路は入力側が前記出力端子に接続され、出
力側が高電位側ＰＭＯＳトランジスタのゲートと前記フ
ィードバック用ＮＭＯＳトランジスタのゲートに接続さ
れており、前記高電位側ＰＭＯＳトランジスタはドレイ
ンが前記電源端子に接続されており、前記フィードバッ
ク用ＮＭＯＳトランジスタはドレインが前記ＮＰＮバイ
ポーラトランジスタのベースに接続され、ソースが前記
ＮＰＮバイポーラトランジスタのエミッタに接続されて
おり、前記負パルス応答微分回路は、負パルス入力信号
に応答して、ＰＮＰバイポーラトランジスタのベース・
エミッタ間が順バイアス状態になる負パルス信号をベー
スに印加し、ＰＮＰバイポーラトランジスタのベース・
コレクタ間が逆バイアス状態から順バイアス状態となる
まで負パルス信号の印加を継続し、その後負パルス信号
の印加を停止する回路素子を備えている半導体集積回路
装置。
【請求項１０】ＰＮＰバイポーラトランジスタと、負
パルス応答電流供給手段と、ＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタを含む一対のインバータ回路と、互
いに縦続接続された一対の入力用ＮＭＯＳトランジスタ
と、互いに縦続接続された一対の出力用ＮＭＯＳトラン
ジスタと、一対の入力用ＰＭＯＳトランジスタとを備
え、前記ＰＮＰバイポーラトランジスタはエミッタが電
源端子に接続され、コレクタが出力端子に接続され、ベ
ースが負パルス応答電流供給手段を介してインバータ回
路の出力側に接続されており、インバータ回路は入力側
が各ＰＭＯＳトランジスタのソースに接続されており、
各ＰＭＯＳトランジスタはドレインが前記電源端子に接
続され、各ゲートが一対の入力端子の一方にそれぞれ接
続されており、前記一対の入力用ＮＭＯＳトランジスタ
は一方のドレインが前記インバータ回路の入力側に接続
され、一方のゲートが一方の入力端子に接続され、他方
のソースが前記固定電源端子に接続され、他方のゲート
が他方の入力端子に接続されており、前記一対の出力用
ＮＭＯＳトランジスタは一方のドレインが前記出力端子
に接続され、一方のゲートが前記一方の入力端子に接続
され、他方のソースが前記固定電源端子に接続され、他
方のゲートが前記他方の入力端子に接続されており、前
記負パルス応答電流供給手段は、負パルス入力信号に応
答して、ＰＮＰバイポーラトランジスタのベース・エミ
ッタ間が順バイアス状態になるベース電流をベースに供
給し、ＰＮＰバイポーラトランジスタのベース・コレク
タ間が逆バイアス状態から順バイアス状態となるまでベ
ース電流の供給を継続し、その後ベース電流の供給を停
止する回路素子を備えている半導体集積回路装置。
【請求項１１】ＰＮＰバイポーラトランジスタと、負
パルス応答微分回路と、ＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタを含む一対のインバータ回路と、互いに
縦続接続された一対の入力用ＮＭＯＳトランジスタと、
互いに縦続接続された一対の出力用ＮＭＯＳトランジス
タと、一対の入力用ＰＭＯＳトランジスタとを備え、前
記ＰＮＰバイポーラトランジスタはエミッタが電源端子
に接続され、コレクタが出力端子に接続され、ベースが
負パルス応答電流供給手段を介してインバータ回路の出
力側に接続されており、インバータ回路は入力側が各Ｐ
ＭＯＳトランジスタのソースに接続されており、各ＰＭ
ＯＳトランジスタはドレインが前記電源端子に接続さ
れ、各ゲートが一対の入力端子の一方にそれぞれ接続さ
れており、前記一対の入力用ＮＭＯＳトランジスタは一
方のドレインが前記インバータ回路の入力側に接続さ
れ、一方のゲートが一方の入力端子に接続され、他方の
ソースが前記固定電源端子に接続され、他方のゲートが
他方の入力端子に接続されており、前記一対の出力用Ｎ
ＭＯＳトランジスタは一方のドレインが前記出力端子に
接続され、一方のゲートが前記一方の入力端子に接続さ
れ、他方のソースが前記固定電源端子に接続され、他方
のゲートが前記他方の入力端子に接続されており、前記
負パルス応答微分回路は、負パルス入力信号に応答し
て、ＰＮＰバイポーラトランジスタのベース・エミッタ
間が順バイアス状態になるベース電流をベースに供給
し、ＰＮＰバイポーラトランジスタのベース・コレクタ
間が逆バイアス状態から順バイアス状態となるまでベー
ス電流の供給を継続し、その後ベース電流の供給を停止
する回路素子を備えている半導体集積回路装置。
【請求項１２】ＰＮＰバイポーラトランジスタと、負
パルス応答微分回路と、ＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタを含む一対のインバータ回路と、互いに
縦続接続された一対の入力用ＮＭＯＳトランジスタと、
互いに縦続接続された一対の出力用ＮＭＯＳトランジス
タと、一対の入力用ＰＭＯＳトランジスタとを備え、前
記ＰＮＰバイポーラトランジスタはエミッタが電源端子
に接続され、コレクタが出力端子に接続され、ベースが
負パルス応答電流供給手段を介してインバータ回路の出
力側に接続されており、インバータ回路は入力側が各Ｐ
ＭＯＳトランジスタのソースに接続されており、各ＰＭ
ＯＳトランジスタはドレインが前記電源端子に接続さ
れ、各ゲートが一対の入力端子の一方にそれぞれ接続さ
れており、前記一対の入力用ＮＭＯＳトランジスタは一
方のドレインが前記インバータ回路の入力側に接続さ
れ、一方のゲートが一方の入力端子に接続され、他方の
ソースが前記固定電源端子に接続され、他方のゲートが
他方の入力端子に接続されており、前記一対の出力用Ｎ
ＭＯＳトランジスタは一方のドレインが前記出力端子に
接続され、一方のゲートが前記一方の入力端子に接続さ
れ、他方のソースが前記固定電源端子に接続され、他方
のゲートが前記他方の入力端子に接続されており、前記
負パルス応答微分回路は、負パルス入力信号に応答し
て、ＰＮＰバイポーラトランジスタのベース・エミッタ
間が順バイアス状態になる負パルス信号をベースに印加
し、ＰＮＰバイポーラトランジスタのベース・コレクタ
間が逆バイアス状態から順バイアス状態となるまで負パ
ルス信号の印加を継続し、その後負パルス信号の印加を
停止する回路素子を備えている半導体集積回路装置。
【請求項１３】微分回路は抵抗素子とコンデンサ素子
とから構成されている請求項２、３、５、６、８、９、
１１または１２記載の半導体集積回路装置。
【請求項１４】微分回路の抵抗素子はＭＯＳトランジ
タで構成され、前記抵抗素子の抵抗値がＭＯＳトタンジ
スタのオン抵抗で決定されている請求項１３記載の半導
体集積回路装置。