JPH0774594A - ラッチ回路 - Google Patents

Abstract

(57)【要約】 【目的】高速で安定的なセットアップ時間と高い負荷駆
動能力を備えつつ、より高速に動作するラッチ回路を提
供する。 【構成】入力信号線１０１より入力したデータを記憶す
る正帰還回路１１０の記憶ノードをバイポーラトランジ
スタ１０２のベースに接続し、正帰還回路１１０で直接
バイポーラトランジスタ１０２を制御し、ラッチ回路の
出力信号線１０３をバイポーラトランジスタ１０２によ
って充電する。また、出力信号線１０３を放電するため
に、引き抜き回路１２０を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＢｉＣＭＯＳタイプの
ラッチ回路に関し、特に、その高速化の技術に関するも
のである。

【０００２】

【従来の技術】従来の、ＢｉＣＭＯＳタイプのラッチ回
路としては、たとえば、特開平２−１０５６１１号公報
記載の回路が知られている。

【０００３】図１５に、このラッチ回路の構成を示す。

【０００４】図中、入力信号１０１はラッチ回路の入力
データであり、クロックドインバータ５０１へ入力され
ている。クロックドインバータ５０１は、クロック信号
５０３がハイレベル電位のときに入力信号を反転した信
号を出力し、クロック信号５０３がロウレベル電位のと
きに出力をハイインピ−ダンスとする。

【０００５】クロックドインバータ５０１の出力信号５
０２は、インバータ４１１とクロックドインバータ５１
１より成る正帰還回路５１０に接続されている。クロッ
クドインバータ５１１は、クロック信号５０３の反転信
号であるクロック信号５０４がハイレベル電位のときに
入力信号を反転した信号を出力し、クロック信号５０３
がロウレベル電位のときに出力をハイインピ−ダンスと
する。

【０００６】ＢｉＣＭＯＳインバータ回路で構成された
出力回路１３１０は、信号５０２を入力し出力信号１０
３を出力する。

【０００７】ＢｉＣＭＯＳインバータ回路１３１０は、
ＰＭＯＳＦＥＴ１３１１とＮＭＯＳＦＥＴ１３１２と、
２つのＮＰＮトランジスタ１３１３、１３１４および２
つの抵抗１３１５、１３１６から構成されている。な
お、１０４は電源電位、１０５は接地電位を表してい
る。

【０００８】さて、このラッチ回路では、データを記憶
するための正帰還回路５１０を出力回路１３１０によ
り、ラッチ回路の出力負荷から分離している。このため
出力負荷に影響されずに、高速で安定的なセットアップ
時間を得ることができる。また、この回路では、出力負
荷の駆動力を上げるため、出力回路をＢｉＣＭＯＳ回路
で構成している。そして、このような構成により、高負
荷駆動力を得ている。

【０００９】

【発明が解決しようとする課題】しかし、近年では、１
００ＭＨｚ以上で動作する高速論理ＬＳＩの出現など、
半導体集積回路が高速化するに従い、データパス中での
ラッチ回路の遅延時間の、さらなる短縮化が望まれてい
る。

【００１０】一方、図１５に示した従来のラッチ回路に
よれば、出力回路１３１０が、ＰＭＯＳＦＥＴ１３１１
とＮＭＯＳＦＥＴ１３１２と２つの抵抗１３１５、１３
１６よりなる入力部と、２つのＮＰＮトランジスタ１３
１３、１３１４よりなる出力部とより構成されているの
で、出力回路１３１０の、遅延時間が入力部と出力部の
２段分となる。そして、このために、ラッチ回路以外の
論理回路に比較して相対的に遅延時間が大きくなってし
まう。

【００１１】そこで、本発明は、出力負荷に影響されな
い高速で安定的なセットアップ時間と高い出力負荷駆動
能力を維持しながら、出力回路の遅延時間を短縮するこ
とを目的とする。

【００１２】

【課題を解決するための手段】前記目的達成のために、
本発明は、入力信号線より入力されたデータを記憶する
正帰還回路と、正帰還回路が記憶したデータに応じて出
力信号線を駆動する出力回路とを備え、前記正帰還回路
は、記憶した値を維持する第１のノ−ドと、記憶した値
を反転した値を維持する第２のノ−ドとを有し、前記出
力回路は、前記正帰還回路の第１のノードにベ−スが接
続され、前記出力信号線にエミッタもしくはコレクタが
接続されたバイポーラトランジスタとを含んで構成され
ることを特徴とするラッチ回路を提供する。

【００１３】

【作用】本発明に係るラッチ回路によれば、ラッチ回路
内のデータを記憶する正帰還回路の記憶ノードを出力回
路のバイポーラトランジスタのベースに接続し、前記バ
イポーラトランジスタでラッチ回路の出力負荷を充電す
る。このようにすることにより、データを記憶する正帰
還回路をバイポーラトランジスタによりラッチ回路の出
力負荷と分離できるため、高速で安定したセットアップ
時間を得ることができる。また、出力負荷をバイポーラ
トランジスタで直接駆動するためラッチ回路の論理段数
を少なくでき、高速で高い負荷駆動能力のラッチ回路を
実現することができる。

【００１４】

【実施例】以下、本発明に係るラッチ回路の実施例につ
いて説明する。

【００１５】まず、本発明に第１の実施例について説明
する。

【００１６】図１に、本第１実施例に係るラッチ回路の
構成を示す。

【００１７】図中、１０１は入力信号線であり、１０４
は電源電位、１０５は接地電位である。入力信号線１０
１は、ＮＰＮトランジスタ１０２のベースとデータを記
憶するための正帰還回路１１０に接続されている。出力
信号線１０３は、ＮＰＮトランジスタ１０２のエミッタ
と引き抜き回路１２０の接続点に接続されている。

【００１８】正帰還回路１１０は、入力信号線１０１上
に入力された信号電位を記憶し、記憶した信号電位を入
力信号線１０１上に出力する。入力信号線１０１の電位
がハイレベルの場合に、ＮＰＮトランジスタ１０２はオ
ンし、電源１０４よりの電流で出力信号線１０３の電位
をハイレベルとする。また、入力信号線１０１の電位が
ロウレベルの場合に、ＮＰＮトランジスタ１０２はオフ
し、引き抜き回路１２０は出力信号線１０３の電流を引
き抜き、出力信号線１０３の電位をロウレベルとする。

【００１９】本第１実施例に係るラッチ回路によれば、
正帰還回路１１０が出力負荷から、ＮＰＮトランジスタ
１０２により分離されているため、出力負荷に影響を受
けず高速で安定したセットアップ時間のラッチ回路を得
ることができる。また、入力信号線１０１から出力信号
線１０３までの論理段数がＮＰＮトランジスタ１段と論
理段数の少ないラッチ回路を実現できる。また、出力負
荷をＭＯＳＦＥＴに比べ駆動力の高いＮＰＮトランジス
タで駆動するため高速に出力負荷を駆動することができ
る。

【００２０】以下、本発明の第２の実施例について説明
する。

【００２１】図２に、本第２実施例に係るラッチ回路の
構成を示す。

【００２２】本第２実施例は、前記第１実施例に係るラ
ッチ回路の引き抜き回路１２０を、ＰＮＰトランジスタ
２０１で構成したものである。ＰＮＰトランジスタ２０
１のベ−スは入力信号線１０１に、ＮＰＮトランジスタ
１０２のベースと共に、正帰還回路１１０に共通接続さ
れている。また、ＰＮＰトランジスタ２０１のコレクタ
は接地電圧に、エミッタは出力信号線１０３に接続して
いる。

【００２３】入力信号線１０１の電位がハイレベルの場
合に、ＮＰＮトランジスタ１０２はオンし、ＰＮＰトラ
ンジスタ２０１はオフし、電源１０４よりの電流で出力
信号線１０３の電位をハイレベルとする。また、入力信
号線１０１の電位がロウレベルの場合に、ＮＰＮトラン
ジスタ１０２はオフし、ＰＮＰトランジスタ２０１はオ
ンし、出力信号線１０３の電流を引き抜き、出力信号線
１０３の電位をロウレベルとする。

【００２４】図２に示したラッチ回路によると、高速で
安定したセットアップ時間を実現できると共に、ＮＰＮ
トランジスタ１０２とＰＮＰトランジスタ２０１で出力
負荷を高速に充放電できるため高速で動作するラッチ回
路を実現できる。

【００２５】以下、本発明の第３の実施例について説明
する。

【００２６】図３に、本第３実施例に係るラッチ回路の
構成を示す。

【００２７】本第３実施例は、前記第１実施例に係るラ
ッチ回路の引き抜き回路１２０を、ＮＭＯＳＦＥＴ３０
１で構成した実施例である。

【００２８】ＮＭＯＳＦＥＴ３０１のゲ−トは、入力信
号線１０１の反転極性の信号を出力する正帰還回路１１
０の第２のノード３０２に接続している。また、ＮＭＯ
ＳＦＥＴ３０１のソ−スは接地電圧に、ドレインは出力
信号線１０３とＮＰＮトランジスタ１０２のエミッタに
接続されている。

【００２９】入力信号線１０１の電位がハイレベルの場
合に、ＮＰＮトランジスタ１０２はオンし、正帰還回路
１１０の第２のノード３０２はロ−レベルとなるのでＮ
ＭＯＳＦＥＴ３０１はオフし、電源１０４よりの電流で
出力信号線１０３の電位をハイレベルとする。また、入
力信号線１０１の電位がロウレベルの場合に、ＮＰＮト
ランジスタ１０２はオフし、正帰還回路１１０の第２の
ノード３０２はハイレベルとなるのでＮＭＯＳＦＥＴ３
０１はオンし、出力信号線１０３の電流を引き抜き、出
力信号線１０３の電位をロウレベルとする。

【００３０】図３に示したラッチ回路にによると、高速
で安定したセットアップ時間を実現できると共に入力信
号線１０１から出力信号線１０３までの動作を高速化で
きる。また、出力負荷の充放電をＮＰＮトランジスタと
ＮＭＯＳＦＥＴで行っているため低電源電圧時において
も高速に動作するラッチ回路を実現することができる。

【００３１】以下、本発明の第４の実施例について説明
する。

【００３２】図４に、本第４実施例に係るラッチ回路の
構成を示す。

【００３３】図中、１０１は入力信号線であり、１０２
はＮＰＮトランジスタ、３０１はＮＭＯＳＦＥＴ、１０
４は電源電位、１０５は接地電位であり、３０１は、バ
イアス電位４０１により常にゲートバイアスされている
状態にあるＮＭＯＳＦＥＴである。４１０は正帰還回路
であり、ループ上に接続したインバータ回路４１１と４
１２より構成される。インバータ回路４１２は、入力信
号線１０１と記憶データの衝突を避けるため、駆動力が
弱くなるよう設計している。

【００３４】入力信号線１０１は、ＮＰＮトランジスタ
１０２のベースと、正帰還回路４１０に接続されてい
る。出力信号線１０３は、ＮＰＮトランジスタ１０２の
エミッタとＮＭＯＳＦＥＴ３０１のドレインの接続点に
接続されている。ＮＭＯＳＦＥＴ３０１のソ−スは接地
電圧に接続されている。

【００３５】正帰還回路４１０は、入力信号線１０１上
に外部より入力された信号電位を、異なる信号電位が入
力されるまで正帰還し、正帰還した信号電位を入力信号
線１０１上に出力する。したがい、入力信号線１０１上
への外部よりの入力状態がハイインピ−ダンス状態とな
った場合でも、正帰還回路１１０は、それ以前の入力信
号線１０１上の信号電位を維持する。

【００３６】入力信号線１０１の電位がハイレベルの場
合に、ＮＰＮトランジスタ１０２はオンし、電源１０４
よりの電流で出力信号線１０３の電位をハイレベルとす
る。また、入力信号線１０１の電位がロウレベルの場合
に、ＮＰＮトランジスタ１０２はオフし、ゲートバイア
スされている状態にあるＮＭＯＳＦＥＴ３０１によって
出力信号線１０３の電流は引き抜かれ、出力信号線１０
３の電位はロウレベルとなる。なお、本第４実施例で
は、入力信号線１０１の電位がハイレベルの場合にも、
ＮＰＮトランジスタ１０２によって出力信号線１０３上
に流れた電流の一部はＮＭＯＳＦＥＴ３０１によって引
き抜かれることになる。

【００３７】したがい、図４に示したラッチ回路による
と、出力負荷の充電電流はＮＭＯＳＦＥＴ３０１のトラ
ンジスタサイズとゲートバイアス電位４０１により制御
される。

【００３８】なお、図４に示したラッチ回路によれば、
図５に示すように複数のラッチ回路５０１について、１
つの引き抜き回路５０２を共通に用いることができる。
図５に示した回路の出力５００は、論理和出力となる。
すなわち、ラッチ回路の出力が一つでもハイレベルとな
ったときに出力５００は、ハイレベルとなる。

【００３９】以下、本発明の第５の実施例を説明する。

【００４０】図６に、本第５実施例に係るラッチ回路の
構成を示す。

【００４１】図示するように、入力信号線１０１はクロ
ック信号５０３で制御されるクロックドインバータ５０
１に入力される。クロックドインバータ５０１の出力信
号線５０２はＮＰＮトランジスタ１０２のベースと正帰
還回路５１０の第１のノードに接続される。正帰還回路
５１０はインバータ回路４１１とクロック信号５０４で
制御されるクロックドインバータ５１１をループ上に接
続して構成される。インバータ回路４１１はＮＭＯＳＦ
ＥＴ３０１を高速に動作させる必要から駆動力を強く設
計してあり、クロックドインバータ５１１は記憶データ
がノイズやアルファ線により破壊されない程度の弱い駆
動力に設計されている。クロック信号５０３と５０４は
反転極性であり、正帰還回路５１０で記憶しているデー
タと入力データとが衝突しないようにクロック信号５０
３と５０４で制御されている。出力信号線１０３の引き
抜き用ＮＭＯＳＦＥＴ３０１のゲートは正帰還回路５１
０の第２のノード３０２により制御される。

【００４２】クロックドインバ−タは、例えば図７に示
すように、２つのＰＭＯＳＦＥＴ６０１、６０２と、２
つのＮＭＯＳＦＥＴ６０３、６０４で構成することがで
きる。

【００４３】それぞれ１つのＰＭＯＳＦＥＴ６０２とＮ
ＭＯＳＦＥＴ６０３のゲ−トには入力信号が接続し、残
りのＮＭＯＳＦＥＴ６０４のゲ−トにはクロック信号
が、残りのＰＭＯＳＦＥＴ６０１のゲ−トにはクロック
信号の反転信号が入力される。このような構成によっ
て、クロック信号がハイレベルのときに、ＮＭＯＳＦＥ
Ｔ６０４とＰＭＯＳＦＥＴ６０１はオンし、通常のイン
バ−タとして、ＰＭＯＳＦＥＴ６０２とＮＭＯＳＦＥＴ
６０３は動作する。

【００４４】さて、正帰還回路５１０は、反転したクロ
ック信号５０４の立上り、すなわち、クロック信号５０
３の立ち下がりで、信号線５０２の電位を記憶し、次に
反転したクロック信号５０４がロ−レベルになるまでの
期間、信号線５０２の電位を、その値に維持する。一
方、正帰還回路５１０のインバ−タ４１１は信号線５０
２の電位を反転した電位を出力する。

【００４５】信号線５０２の電位がハイレベルの場合
に、ＮＰＮトランジスタ１０２はオンし、インバ−タ４
１１の出力はロ−レベルとなるのでＮＭＯＳＦＥＴ３０
１はオフし、電源１０４よりの電流で出力信号線１０３
の電位をハイレベルとする。また、信号線５０２の電位
がロウレベルの場合に、ＮＰＮトランジスタ１０２はオ
フし、インバ−タ４１１の出力ははハイレベルとなるの
でＮＭＯＳＦＥＴ３０１はオンし、出力信号線１０３の
電流を引き抜き、出力信号線１０３の電位をロウレベル
とする。

【００４６】図６に示したラッチ回路によると、クロッ
ク信号５０３と５０４で制御されるクロックドインバー
タ５０１と５１１により、入力データと記憶データの衝
突を防止することができ、尚一層のセットアップ時間と
動作時間を高速化したラッチ回路を得ることができる。

【００４７】以下、本発明の第６の実施例について説明
する。

【００４８】図８に、本第６実施例に係るラッチ回路の
構成を示す。

【００４９】図中、６０１、６０２は入力信号線であ
る。６０３はクロック信号５０３がハイレベルのときに
出力を行う、ロウレベルのときに出力をハイインピ−ダ
ンス状態とする２入力ＮＯＲ回路である。正帰還回路６
１０はインバータ回路４１１と６１１と、トランスファ
ーＭＯＳＦＥＴをループ上に接続して構成される。トラ
ンスファーＭＯＳＦＥＴは、クロック信号５０３がロウ
レベルのときにオンするＰＭＯＳＦＥＴ６１２と、反転
したクロック信号５０４がハイレベルのときにオンする
ＮＭＯＳＦＥＴ６１３から構成される。したがい、トラ
ンスファーＭＯＳＦＥＴは、クロック信号５０３がロウ
レベルのときにインバ−タ６１１よりの入力を信号線６
０４に出力し、クロック信号５０３がハイレベルのとき
に信号線６０４への出力をハイインピ−ダンス状態とす
る。したがい、２入力ＮＯＲ回路６０３と、正帰還回路
６１０の出力は衝突しない。ＮＰＮトランジスタ１０２
とＮＭＯＳＦＥＴ３０１の動作は、前記第５実施例と同
様である。

【００５０】図８に示したラッチ回路によると、ラッチ
回路の入力段に多入力論理ゲート回路を備えることで論
理演算後の結果データをラッチできると共に、高速に動
作可能なラッチ回路を得ることができる。

【００５１】以下、本発明の第７の実施例について説明
する。

【００５２】図９に、本第７実施例に係るラッチ回路の
構成を示す。

【００５３】図示するように、入力信号線１０１はＮＭ
ＯＳＦＥＴ７０１とＰＭＯＳＦＥＴ７０２よりなるトラ
ンスファーＭＯＳＦＥＴを介してＮＰＮトランジスタ１
０２及び正帰還回路４１０に接続される。トランスファ
ーＭＯＳＦＥＴは、クロック信号５０３がハイレベルの
ときに入力を信号線７０３に出力し、クロック信号５０
３がロウレベルのときに信号線７０３への出力をハイイ
ンピ−ダンス状態とする。４１０は正帰還回路であり、
ループ上に接続したインバータ回路４１１と４１２より
構成される。インバータ回路４１２は、入力信号線１０
１と記憶データの衝突を避けるため、駆動力が弱くなる
よう設計している。

【００５４】ＮＰＮトランジスタ１０２とＮＭＯＳＦＥ
Ｔ３０１の動作は、前記第５実施例と同様である。

【００５５】図７に示したラッチ回路によると、入力段
に備えられているゲート回路がトランスファーＭＯＳＦ
ＥＴであるため、入力信号線１０１から出力信号線１０
３までをさらに高速化したラッチ回路を得ることができ
る。

【００５６】以下、本発明の第８の実施例について説明
する。

【００５７】図１０に、本第８実施例に係るラッチ回路
の構成を示す。

【００５８】さて、前述した第５実施例（図６参照）に
よれば、出力信号線１０３の信号振幅は、ハイレベルが
ＮＰＮトランジスタ１０２のベース電位よりＶｂｅ分下
がった電位となり、ローレベルが接地電位となる。

【００５９】そこで、本第８実施例では、出力信号線１
０３のハイレベルの電位を電源電位まで引き上げるＰＭ
ＯＳＦＥＴ８０１を付加している。ＰＭＯＳＦＥＴ８０
１のゲート電位は正帰還回路５１０の、インバ−タ４１
１の出力で制御される。

【００６０】また、前述した前記第５実施例では、出力
信号線１０３をローレベルへ下げるための動作を、入力
信号線１０１からクロックドインバータ５０１、正帰還
回路５１０内のインバータ回路４１１を介しＮＭＯＳＦ
ＥＴ３０１のゲートを制御して行っているため、出力信
号線１０３の立ち下がり動作が遅いという欠点があっ
た。

【００６１】そこで、本第８実施例では、これを高速化
するために、ゲートをクロック信号５０３で制御するＮ
ＭＯＳＦＥＴ８０２と、ゲートを入力信号線１０１で制
御するＮＭＯＳＦＥＴ８０３を設けた。クロック信号５
０３がハイレベルの期間、すなわち、クロックドインバ
−タ５０１が出力を行う期間であって入力信号線１０１
の電位がハイレベルのときに、ＮＭＯＳＦＥＴ８０２、
８０３は共にオンし、ＮＭＯＳＦＥＴ３０１がオンとな
るのに先立って出力信号線１０３の電流を引き抜く。

【００６２】なお、ここで、出力信号線１０３の立ち下
がり動作を高速化するためのＮＭＯＳＦＥＴ２段の直列
回路は、入力段に設けられたクロックドインバータ５０
１の回路構成に対応したものであり、入力段に設けられ
た論理ゲート回路が変われば前記立ち下がり動作を高速
化するための回路も同様に変わることになる。

【００６３】すなわち、上記出力信号線１０３の立ち下
がり高速回路は、入力信号線１０１とＮＰＮトランジス
タ１０２のベース間に設けられた論理ゲート回路を、Ｃ
ＭＯＳ回路で構成した場合の接地側の回路構成と同等の
構成となる。

【００６４】図８に示したラッチ回路よれば、出力信号
線１０３の信号振幅を電源電位から接地電位まで振幅さ
せることができると共に、出力信号線１０３の立ち下が
り動作を高速化することができる。

【００６５】以下、本発明の第９の実施例について説明
する。

【００６６】図１１に本第９実施例に係るラッチ回路の
構成を示す。

【００６７】本第９実施例では、正帰還回路９１０を２
つのＮＡＮＤ９１１、９１２で構成した。

【００６８】正帰還回路９１０には、入力信号線１０１
とクロック信号５０３を入力とするＮＡＮＤ９２０の出
力と、ＮＡＮＤ９２０の出力とクロック信号５０３を入
力とするＮＡＮＤ９２１の出力が入力される。ＮＡＮＤ
９２０の出力は、クロック信号５０３がロウレベルのと
きはハイレベルとなり、クロック信号５０３がハイレベ
ルのときは入力信号線１０１のレベルを反転したレベル
となる。また、ＮＡＮＤ９２１の出力は、クロック信号
５０３がロウレベルのときはハイレベルとなり、クロッ
ク信号５０３がハイレベルのときは入力信号線１０１の
レベルと同じレベルとなる。

【００６９】正帰還回路９１０は２入力ＮＡＮＤ回路９
１１と９１２のそれぞれの出力をお互いの入力に帰還し
て構成されており、クロック信号５０３がロウレベルの
とき、すなわち正帰還回路９１０への入力９２２、９２
３が共にハイレベルのときに、各ＮＡＮＤ回路の入力９
２４、９２５のレベルが正帰還され、第１のノード９０
２、第２のノ−ド９０３のレベルをクロック信号５０３
がロウレベルになる直前の入力信号線１０１のレベルに
応じて維持する。すなわち、正帰還回色９１０は、クロ
ック信号５０３の立ち下がりで入力信号を記憶し、クロ
ック信号５０３のロウレベルの期間、これを維持する。
第１のノード９０２と、第２のノ−ド９０３に出力され
るレベルは相補的であり、第１のノード９０２には入力
信号線１０１上を入力されたレベルが、第２のノード９
０３には入力信号線１０１上を入力されたレベルを反転
したレベルが出力される。

【００７０】正帰還回路９１０の第１のノード９０２
は、ＮＰＮトランジスタ１０２のベースへ接続され、正
帰還回路９１０の第２のノード９０３はＮＭＯＳＦＥＴ
３０１のゲートに接続されており、前記第５実施例（図
６）の場合と同様に動作する。

【００７１】このように、相補の信号をもつ正帰還回路
であれば多種類の正帰還回路を組み合わせて高速なラッ
チ回路を得ることができる。

【００７２】以下、本発明の第１０の実施例を説明す
る。

【００７３】図１２に、本第１０実施例に係るラッチ回
路の構成を示す。

【００７４】本第１０実施例に係るラッチ回路によれ
ば、第９実施例（図１１参照）で説明した正帰還回路９
１０の第１のノード９０２はＮＰＮトランジスタ１００
１のベースとＮＭＯＳＦＥＴ１００４のゲートに接続さ
れている。また、正帰還回路９１０の第２のノード９０
３はＮＭＯＳＦＥＴ１００２のゲートとＮＰＮトランジ
スタ１００３のベースに接続されている。

【００７５】出力信号線１００５はＮＰＮトランジスタ
１００１のエミッタとＮＭＯＳＦＥＴ１００２のドレイ
ンの接続点から出力される。また、出力信号線１００６
はＮＰＮトランジスタ１００３のエミッタとＮＭＯＳＦ
ＥＴ１００４のドレインの接続点から出力される。

【００７６】ここで、ＮＰＮトランジスタ１００１ＮＭ
ＯＳＦＥＴ１００２は相補的な信号で制御され、ＮＰＮ
トランジスタ１００１と１００３とは相補的な信号で制
御され、ＮＭＯＳＦＥＴ１００２とＮＭＯＳＦＥＴ１０
０４とは相補的な信号で制御されるので、出力信号線１
００５と１００６は相補の出力信号を出力する。

【００７７】このように、出力トランジスタを１対加
え、正帰還回路の第１のノードと第２のノードで前記ト
ランジスタを制御することで記憶データの相補の信号を
出力することができる。

【００７８】以下、本発明の第１１の実施例について説
明する。

【００７９】図１３に本第１１実施例に係るラッチ回路
の構成を示す。

【００８０】本第１１実施例は、マスタースレーブタイ
プのラッチ回路についてのものである。

【００８１】本ラッチ回路は、大きくマスターラッチ１
１２０とスレーブラッチ１１３０から構成されている。

【００８２】入力信号線１１０１はマスターラッチ内の
クロックドインバータ１１０２に入力される。クロック
ドインバータ１１０２の出力信号線１１０３はマスター
ラッチ１１２０内の正帰還回路１１１０の第１のノード
に接続され、さらにスレーブラッチ１１３０内の入力信
号線となっている。

【００８３】正帰還回路１１１０は、クロック信号５０
３の立上りで、信号線１１０３電位を記憶し、クロック
信号５０３がロ−レベルになるまでの期間、信号線１１
０３の電位を、その値に維持する。一方、正帰還回路５
１０のインバ−タ４１１は信号線１１０３の電位を反転
した電位を出力する。

【００８４】一方、正帰還回路５１０は、反転したクロ
ック信号５０４の立上りで、信号線７０３の電位を記憶
し、クロック信号５０４がロ−レベルになるまでの期
間、信号線７０３の電位を、その値に維持する。一方、
正帰還回路５１０のインバ−タ４１１は信号線１１０３
の電位を反転した電位を出力する。

【００８５】まとめると、正帰還回路１１１０は、クロ
ック信号５０３の立上りで入力する信号を記憶し、クロ
ック信号５０３がハイレベルの期間、これを信号線７０
３に出力する。出力された信号は、クロック信号５０３
の立ち下がりで正帰還回路５１０に記憶され、クロック
信号５０３がロ−レベルの期間、信号線７０３に出力さ
れる。結果、信号線７０３上には、クロック信号５０３
の立上りで記憶された入力信号が、これに続くクロック
信号５０３がハイレベルの期間はマスタの正帰還回路１
１１０から、その次のクロック信号５０３がロ−レベル
の期間はスレ−ブの正帰還回路５１０から出力される。
よって、本第１１実施例に係るラッチ回路は、入力信号
をクロック信号５０３の立上りでラッチするエッジトリ
ガラッチとして機能する。

【００８６】さて、このような構成において、クロック
５０３がハイレベルの期間中、出力信号線１０３の電流
の引き抜きは、スレ−ブラッチ１１３０のトランスファ
ＭＯＳＦＥＴ７０１、７０２と正帰還回路５１０インバ
−タ４１０を介さずに、ＮＭＯＳＦＥＴ８０３のゲート
電位を正帰還回路１１１０の第２のノードで直接制御す
ることによっても行われる。このように、出力信号線１
０３の立ち下がり動作を、マスタ１１１０側のインバ−
タ４０１に出力を用いて制御することにより、その動作
を高速化することができる。

【００８７】このように、図１３に示すラッチ回路によ
ると、高速で動作するマスタースレーブタイプのラッチ
回路を得ることができる。

【００８８】以下、本発明の第１２の実施例について説
明する。

【００８９】図１４に、本第１２実施例に係るラッチ回
路の構成を示す。

【００９０】図中、１２０１〜１２０ｎは入力信号線、
１２１０は入力信号線に応じて相補の信号を出力する相
補信号出力の論理回路である。相補信号出力の論理回路
１２１０の出力信号線１２２１は正帰還回路１１０の第
１のノードとＮＰＮトランジスタ１０２のベースに接続
されている。また、出力信号線１２２１と相補の出力信
号線である１２２２は正帰還回路１１０の第２のノード
とＮＭＯＳＦＥＴ３０１のゲートに接続されている。

【００９１】図１４に示す実施例によれば、ラッチの入
力段に相補の出力信号線を生成する論理回路を備えるこ
とで、出力信号線１０３の立ち上がり時間と立ち下がり
時間のバランスを取りながら、高速で動作するラッチ回
路を得ることができる。

【００９２】以上のように、本実施例によれば、データ
を記憶する正帰還回路をバイポーラトランジスタにより
出力負荷と分離できるため、高速で安定したセットアッ
プ時間を得ることができる。また、出力負荷をバイポー
ラトランジスタで直接駆動するためラッチの論理段数を
少なくでき、高い負荷駆動能力の高速ラッチ回路を実現
することができる。

【００９３】

【発明の効果】以上のように、本発明によれば、出力負
荷に影響されない高速で安定的なセットアップ時間と高
い出力負荷駆動能力を維持しながら、出力回路の遅延時
間を短縮することのできるラッチ回路を提供することが
できる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るラッチ回路の構成を
示すブロック図である。

【図２】本発明の第２実施例に係るラッチ回路の構成を
示すブロック図である。

【図３】本発明の第３実施例に係るラッチ回路の構成を
示すブロック図である。

【図４】本発明の第４実施例に係るラッチ回路の基本構
成を示す回路図である。

【図５】本発明の第４実施例に係るラッチ回路の応用構
成例を示す回路図である。

【図６】本発明の第５実施例に係るラッチ回路の構成を
示す回路図である。

【図７】クロックドインバ−タの構成を示す回路図であ
る。

【図８】本発明の第６実施例に係るラッチ回路の構成を
示す回路図である。

【図９】本発明の第７実施例に係るラッチ回路の構成を
示す回路図である。

【図１０】本発明の第８実施例に係るラッチ回路の構成
を示す回路図である。

【図１１】本発明の第９実施例に係るラッチ回路の構成
を示す回路図である。

【図１２】本発明の第１０実施例に係るラッチ回路の構
成を示す回路図である。

【図１３】本発明の第１１実施例に係るラッチ回路の構
成を示す回路図である。

【図１４】本発明の第１２実施例に係るラッチ回路の構
成を示すブロック図である。

【図１５】従来のラッチ回路の構成を示す回路図であ
る。

【符号の説明】

１０１ 入力信号線 １０２ ＮＰＮトランジスタ １０３ 出力信号線 １０４ 電源電位 １０５ 接地電位 １１０ 正帰還回路 １２０ 引き抜き回路 ２０１ ＰＮＰトランジスタ ３０１ ＮＭＯＳＦＥＴ ３０２ 正帰還回路の第２のノード

Claims (14)

【特許請求の範囲】
1. 【請求項１】入力されたデータを記憶する正帰還回路
   と、正帰還回路が記憶したデータに応じて出力信号線を
   駆動する出力回路とを備え、 前記正帰還回路は、記憶した値を維持する第１のノ−ド
   と、記憶した値を反転した値を維持する第２のノ−ドと
   を有し、 前記出力回路は、前記正帰還回路の第１のノードにベ−
   スが接続された、ベ−ス電位に応じて出力信号線を充電
   するバイポーラトランジスタを有することを特徴とする
   ラッチ回路。
2. 【請求項２】請求項１記載のラッチ回路であって、 前記出力回路のバイポーラトランジスタは、コレクタが
   電源電位にエミッタが出力信号線に接続されたＮＰＮト
   ランジスタであって、 前記出力回路は、さらに、コレクタを接地電位に接続
   し、エミッタを出力信号線に接続し、ベ−スを前記第１
   のバイポーラトランジスタのベ−スに接続したＰＮＰト
   ランジスタを有することを特徴とするラッチ回路。
3. 【請求項３】請求項１記載のラッチ回路であって、 前記出力回路のバイポーラトランジスタは、コレクタが
   電源電位にエミッタが出力信号線に接続されたＮＰＮト
   ランジスタであって、 前記出力回路は、さらに、ソ−スを接地電位に接続し、
   ドレインを前記出力信号線に接続し、ゲ−トを前記正帰
   還回路の第２のノ−ドに接続したＮチャネルＭＯＳ Ｆ
   ＥＴを有することを特徴とするラッチ回路。
4. 【請求項４】請求項３記載のラッチ回路であって、 前記出力回路は、さらに、前記正帰還回路の第２のノ−
   ドにゲ−トが接続され、ソ−スを電源電位に接続し、ド
   レインを前記出力信号線に接続したＰチャネルＭＯＳ
   ＦＥＴを有していることを特徴とするラッチ回路。
5. 【請求項５】請求項１記載のラッチ回路であって、 前記出力回路の第１のバイポーラトランジスタは、コレ
   クタが電源電位に接続し、エミッタが出力信号線に接続
   されたＮＰＮトランジスタであって、 前記出力回路は、さらに、ソ−スを接地電位に接続し、
   ドレインを前記出力信号線に接続し、ゲ−トを所定のバ
   イアス電位に接続したＮチャネルＭＯＳ ＦＥＴを有す
   ることを特徴とするラッチ回路。
6. 【請求項６】請求項１、２、３、４または５記載のラッ
   チ回路であって、 前記正帰還回路は、入力を前記第１のノ−ドに接続し出
   力を前記第２のノ−ドに接続した第１のインバ−タと、
   入力を第２のノ−ドに接続し出力を前記第１のノ−ドに
   接続した第２のインバ−タとを有し、 前記ラッチ回路は、さらに、ハイレベルもしくはロウレ
   ベルのうちの所定の一方を有意とした場合において、ク
   ロック信号が有意を示す有意期間に、前記正帰還回路の
   第１のノ−ドへのデータの出力を行う入力ゲート回路を
   有していることを特徴とするラッチ回路。
7. 【請求項７】請求項６記載のラッチ回路であって、 前記入力ゲート回路は、前記クロック信号の有意期間に
   出力を行うクロックドインバータであって、前記正帰還
   回路の第２のインバ−タは前記クロック信号の無意期間
   に出力を行うクロックドインバータであることを特徴と
   するラッチ回路。
8. 【請求項８】請求項６記載のラッチ回路であって、 前記入力ゲート回路は、前記クロック信号の有意期間に
   出力を行う、多入力の論理ゲート回路であることを特徴
   とするラッチ回路。
9. 【請求項９】請求項６記載のラッチ回路であって、 前記入力ゲート回路は、前記クロック信号の有意期間に
   出力を行うトランスファ−ＭＯＳ ＦＥＴであることを
   特徴とするラッチ回路。
10. 【請求項１０】請求項６、７、８または９記載のラッチ
    回路であって、 さらに、前記クロック信号の有意期間に、前記正帰還回
    路に記憶するデータの値に応じて、前記出力信号線の電
    位を接地電位に引き込む制御回路を有することを特徴と
    するラッチ回路。
11. 【請求項１１】請求項１、２、３、４または５記載のラ
    ッチ回路であって、 前記正帰還回路は、それぞれの出力を、それぞれ他方の
    入力に帰還している２つの論理ゲート回路から構成され
    ていることを特徴とするラッチ回路。
12. 【請求項１２】請求項３記載のラッチ回路であって、 前記出力回路は、さらに、ベ−スを前記正帰還回路の第
    ２のノ−ドに接続し、コレクタを電源電位に接続し、エ
    ミッタを出力信号線に接続されたＮＰＮトランジスタ
    と、ソ−スを接地電位に接続し、ドレインを前記出力信
    号線に接続し、ゲ−トを前記正帰還回路の第１のノ−ド
    に接続したＮチャネルＭＯＳ ＦＥＴとを有することを
    特徴とするラッチ回路。
13. 【請求項１３】請求項３記載のラッチ回路であって、 前記ラッチ回路は、さらに、前記正帰還回路の第１のノ
    −ドへのデータの出力と、第１のノ−ドへ出力したデー
    タを反転した反転データの前記正帰還回路の第２のノ−
    ドへの出力を行う相補型論理回路を有することを特徴と
    するラッチ回路。
14. 【請求項１４】請求項１、２、３、４、５、６、７、
    ８、９、１０、１１、１２または１３記載のラッチ回路
    と、当該ラッチ回路の入力側もしくは出力側に直列に接
    続された他のラッチ回路とを有することを特徴とするマ
    スタ−スレ−ブ型ラッチ回路。