JPH0290809A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＣＭ　Ｌ　（ＣＵＲＲＥＮＴ　ＭＯＤＥ　ＬＯＧＩＣ：
　電流モードロジック）およびＥ　ＣＬ　（ＥＭＩＴＴ
ＥＲＣ０ＵＰＬＥＤ　ＬＯＧＩＣ：エミッタ結合ロジッ
ク）回路を有する半導体集積回路に関し、 電源電圧を小さくでき、しかも、安定動作を可能とする
ＣＭＬ　（ＥＣＬ）回路を有する半導体集積回路を提供
することを目的とし、 ＣＭＬ回路（もしくはＥＣＬ回路）における定電流源と
して用いられる抵抗を削除し、該定電流源としては１つ
のトランジスタのみで構成して当該トランジスタを直接
電源端子ＶＥＨに接続し、その際に、このトランジスタ
を安定な定電流源として作用させるために、その基準電
圧供給回路とカレントミラー回路を形成するようにＣＭ
Ｌ回路（ＥＣＬ回路）を構成すると共に各レベルの電源
電圧補償、ノイズマージンに対する温度補償の対策を講
するように構成する。

〔産業上の利用分野〕

本発明はＣＭ　Ｌ　（ＣＩＩＲＲＥＮＴ　ＭＯＤＥ　Ｌ
ＯＧＩＣ：電流モードロジック）およびＥ　ＣＬ　（Ｅ
ＭＩＴＴＥＲＣ０ＵＰＬＥ口ＬＯＧ４Ｃ：エミッタ結合
ロジック）回路を有する半導体集積回路に関する。

〔従来の技術〕

ＣＭＬ回路を有する従来の半導体集積回路は第９図に示
される。第９図において、１１はＣＭＬ回路であって、
ＧＮＤ端子に抵抗ＲＣを介して接続された２つのトラン
ジスタＱＲＥＦ　、定電流電源としてのトランジスタＱ
１および１氏抗ＲＣ’により構成されている。基準電圧
供給回路１２はＣＭＬ回路１１の一方のトランジスタＱ
ＲＥＦのベースに基準電圧ＶＲＥＦを供給すると共に、
トランジスタＱ１のベースにも基準電圧■。、を供給す
る。さらに、基準電圧供給回路１２には、各レベルに対
する電源電圧補償、ノイズマージンに対する温度補償等
を行うために、バイアス回路１３が接続されている。

〔発明が解決しようとする課題〕

上述のＣＭＬ回路は、ＥＣＬ回路に比較して負荷駆動用
のエミッタホロワがない分、消費電力の点で有利であり
、従って、高集積度を達成し易い。

しかし、高集積度化は必然的に消費電力の増大を招き、
逆に、低消費電力のために回路電流を小さくすると高速
性を損なうために、電源電圧（第９図のＶＥＲ）を小さ
くすることによって低消費電力化を図る必要があるが、
第９図においては、定電流源の調整抵抗ＲＣ’の存在の
ために、さらに、電源端子間の基準電圧供給回路１２お
よびバイアス回路１３の素子数も多く、この結果、電源
電圧ＶＥＲを小さくたとえば−３，０■より小さくする
ことが困難であり、無理に小さ（すると、各レベルに対
する電源電圧補償、ノイズマージンに対する温度補償等
が確保できず、動作が不安定となるという課題があった
。

なお、上述の課題は、同様な構成を有するＥＣＬ回路を
有する半導体集積回路についても同様である。

従って、本発明の目的は、電源電圧を小さくでき、しか
も、安定動作を可能とするＣＭＬ　（ＥＣＬ）回路を有
する半導体集積回路を提供することにある。

〔課題を解決するための手段〕

上述の課題を解決するための手段は、ＣＭＬ回路（もし
くはＥＣ，Ｌ回路）における定電流源として用いられる
抵抗を削除し、該定電流源としては１つのトランジスタ
のみで構成して当該トランジスタを直接電源端子ＶＥＥ
に接続する。その際に、このトランジスタを安定な定電
流源として作用させるために、その基準電圧供給回路と
カレントミラー回路を形成するようにＣＭＬ回路（ＥＣ
Ｌ回路）を構成する。さらに、各レベルの電源電圧補償
、ノイズマージンに対する温度補償の対策を講する。

〔作　用〕

定電流源としてのトランジスタを電′ａ、端子に直接接
続したために、電源電圧端子間の素子数を少なくでき、
従って、電源電圧を小さくできる。

〔実施例〕

第１図は本発明に係る半導体集積回路の第１の実施例を
示す回路図であって、ＣＭＬ回路を有する場合を示す。

第１図において、ＣＭＬ回路１は、抵抗ＲＣを介してＧ
ＮＤ端子に接続される２つのＮＰＮ　ｌ−ランジスタＱ
ＲＥＦおよび定電流源としてＮＰＮ　ｌ−ランジスタＱ
１を有する。この場合、ＮＰＮ　）ランジスタＱ１のエ
ミッタはＶＥＥ端子に直接接続されている。

基準電圧供給回路２は抵抗Ｒ１およびＮＰＮ　トランジ
スタＱ２より構成され、ＣＭＬ回路回路−方のトランジ
スタＱＲＥＦをベースに印加される基準電圧ＶＲｆ！Ｆ
を供給する。

バイアス回路３は抵抗Ｒ２、ＰＮＰ　トランジスタＱ４
、ＮＰＮ　トランジスタＱ３で構成される定電流源より
構成され、ＣＭＬ回路ＩのトランジスタＱｌおよび基準
電圧供給回路２のトランジスタＱ２を制御する。

なお、ＣＭＬ回路１のトランジスタＱ１、基準電圧供給
回路２のトランジスタＱ２、およびバイアス回路３のト
ランジスタＱ３はカレントミラー回路を形成している。

基準バイアス回路４は、抵抗Ｒ３、ＰＮＰ　）ランジス
タＱ５．Ｑ６、抵抗Ｒ４、およびＮＰＮトランジスタＱ
７．ＱＢにより構成されており、この場合、トランジス
タＱ７．Ｑ８はカレントミラー回路を形成している。

第１図においては、ＧＮＤ　、ＶＥＥ間では、１つのト
ランジスタおよび１つのダイオードを有しているものと
同等である。

ここで、以後説明を簡単にするために、トランジスタＱ
ｌ、Ｑ２．Ｑ３．Ｑ７．ＱＢのエミッタ面積は等しいと
する。

始めに、基準バイアス回路４の出力ＶＲが電源電圧ＶＥ
Ｒに関係しないことについて説明する。

トランジスタＱ７．Ｑ８はカレントミラー回路を形成し
ているので、各トランジスタＱ？、Ｑ８に流れる電流は
ほぼ等しく、従って、ベース電流を無視すれば、コレク
タ電流＝エミッタ電流＝１゜と表せる。この場合、トラ
ンジスタＱ５のベース電位は、そのペースエミッタ間電
圧をＶ　ＢＥＳとすれば、−１，・Ｒ３ＶＩＥＳであり
、他方、トランジスタＱ６のベース電位は、そのペース
エミッタ間電圧をＶ　ＩＩＥ＆とすれば、　ＶＢＥＩＩ
である。従って、 １＋−Ｒ３−Ｖ、ｉｓ＝　　ＶＩＥ＆ 、’、　　ｌ　＋＝　（ＶＩＥ＆　　Ｖ＋＋ｔｓ）／　
Ｒ３（１）従って、ＶＲは次のようになる。

ＶＲ＝　　ＶＢＥ６　　ＩＩ・Ｒ４ ＝　−ＶｌｌＥ＆　　（Ｒ４／　Ｒ３）（ＶＩＥ＆　　
Ｖｌ！ＥＳ）つまり、電圧ＶＲは、抵抗Ｒ３，Ｒ４、ト
ランジスタＱ５．Ｑ６によって決定され、電源電圧ＶＥ
Ｒに関係しない。

次に、回路の温度依存性について説明する。ここでは、
各トランジスタのＶ［ｌ［の温度係数ａＶｌｌ！／ａＴ
は一定であるとする。トランジスタＱｌ。

Ｑ２　、Ｑ３はカレントミラー回路を形成するので、各
トランジスタＱｌ、Ｑ２．Ｑ３を流れる電流はほぼ等し
く、従って、ベース電流を無視すれば、コレクタ電流＝
エミッタ電流＝Ｉｚと表すことができる。この場合、バ
イアス回路３において、トランジスタＱ４のベース電位
（＝ＶＲ）は、Ｉ２・Ｒ２−Ｖ。４ただし、■□４はト
ランジスタＱ４のペースエミッタ間電圧、で表され、従
って、 Ｌ　＝　（−ｖＲ−ｖ、ｔ）／Ｒ２（３）また、基準電
圧ＶＲＥＦは、 ＶＲＥＦ＝−ｒｚ・Ｒ１ ＝（Ｒ１／Ｒ２）（ＶＲ＋Ｖｍｔｔ）　　　（４）とな
る。ＣＭＬ回路回路比力ＯＵＴ　１　、０ＩＩＴ　２の
ハイレベル出力Ｖ。Ｈは、 ＶＯＨ＝Ｏ（５） であり、また、ローレベル出力■。Ｌは、■ｏＬ＝＝Ｉ
２・ＲＣ ＝（ＲＣ／　Ｒ２）（Ｖ　Ｒ＋　ＶｌｌＥ４）　　　（
６）である。そこで、温度によるノイズマージンの変化
をみるため、Ｖ　ｏｎ　　ＶＲＥＦ　、　ＶＲＥＦ　　
Ｖ　ｏｔの温度係数を求める。ただし、抵抗の温度係数
は一定であるものとし、従って、抵抗比は温度に依存し
ないものとする。また、上述のごとく、トランジスタに
依存することなく、ａＶｉ＋ｔ／ａＴは等しいとすれば
、式（２）より、 ａｖＲ／ａＴ＝−ａＶＩｌｔ６／ａＴ”　　　　　（７
）従って、 ａ　（ＶＯＨＶＲＥＦ）／　ａ’ｒ ＝−ａＶＢｙ／ａＴ ＝　（Ｒ１／Ｒ２）（ａＶＲ／ａＴ＋ａＶｇｔｓ／ａＴ
）＝Ｏ ａ　（ＶＲＥＦ　　ＶＯＬ）　／　ａ’ｒ＝　（Ｒ１−
ＲＣ）／Ｒ２（ａＶＲ／ａＴ＋ａＶｍｔａ／ａＴ）＝Ｑ つまり、ノイズマージンは温度に依存しないことを意味
する。

第１図に示す第１の実施例では、実際にＶＥＥ＝−２，
ＯＶ　（ＶＣＥ＝１．ＯＶ、振幅５００ｍＶ）とするこ
とができ、ＣＭＬ回路１の消費電力は２．０・■６．（
ただし、ｒｃｓは定電流源の電流）とすることができる
。なお、第９図の従来回路では、ＶＥＥ　＝　−３，２
Ｖで実用化されており、従って、ＣＭＬ回路の消費電力
は３．２・ＩＣ！であり、第１の実施例の場合が３７％
程度消費電力を減少できる。

第９図の従来回路でこの３７％の低消費電力化を図るた
め、回路電流を３７％減少させると、２０％以上の遅延
を招く。また、第１図の基準電圧供給回路も同程度消費
電力を低減できる。

第２図は本発明に係る半導体集積回路の第２の実施例を
示す回路図であって、ＥＣＬ回路を有する場合を示す。

すなわち、ＥＣＬ回路１′においては、第１図のＣＭＬ
回路１の構成要素に対して、負荷駆動用の２つのＮＰＮ
トランジスタＱＥＦが付加されており、また、基準電圧
供給回路２′においては、第１図の基準電圧供給回路２
の構成要素に対して、ダイオードとしてのＮＰＮ　トラ
ンジスタＱＲＥＦ　’が付加されている。なお、トラン
ジスタＱＥＦの電源ＶＥＥ’はＶＥＥと別個にして浅く
するようにし、これにより、消費電力を少しでも低減す
るものである。

ＶＲは第１の実施例の場合と同様にＶＥＲには依存しな
い。

温度によるノイズマージンの変化については、ＶＲＥＦ
＝Ｉ　ｚ　・ＲＩ　　Ｖｓｔｏ、ｌｔｒ　’＝　（Ｒ１
／Ｒ２）（ＶＲ＋ＶａＥ４）−Ｖｍｉ。ＲＥＦただし、
ＶＩＥＱＲＥＦ　’はトランジスタＱＲＥＦ　’のベー
スエミッタ間電圧、 Ｖａｎ−ＶｉｔＥｒ　　　　　　　　　　　　　（９）
ＶＯＬ＝　　１２・ＲＣＶＩＩＯＦ ＝　（ＲＣ／　Ｒ２）（Ｖ　Ｒ＋　ＶＥＥ４）　　Ｖ＋
＋ｔｔｒただし、ＶｌｌＥＥＦはトランジスタＱＥＦの
ペースエミッタ間電圧、 である。従って、式（８）、　（９）、　（１０）より
、ａ　（Ｖａｎ　　ＶＲＥＰ）　／　ａＴ＝−（Ｒ１／
Ｒ２）（ａＶＲ／ａＴ＋　ａＶｓＥａ／ａＴ）＝Ｏ ａ（ＶＲＥＦ　　ＶＯＬ）　／　ａ’ｒ＝−（（ＲＣ−
Ｒ１）／Ｒ２’ｔ　　（ａｖＲ／ａ’ｒ　＋　ａＶ＋＋
Ｅ＜／　ａＴ）＝　０つまり、やはり、ノイズマージン
は温度に依存しないことを意味する。

第２図に示す第２の実施例では、実際に、ＶＥＥ＝−２
，５Ｖ　（ＶＣＥ＝１．ＯＶ、振幅５００ｍＶ）とする
ことができ、ＥＣＬ回路１′の消費電力は、２．５　・
Ｉｃｓ＋２．０　・ＩＥＦ　（ただし、Ｉｃｓは定電流
源の電流、ＶＥＲ’−２，ＯＶ、ＩＥＦは駆動用エミッ
タホロワを流れる電流）とすることができる。

なお、ＥＣＬ回路に通用した第９Ｍの従来回路では、Ｖ
　Ｅ　Ｅ　＝　−３，６Ｖで実用化されており、従って
、ＥＣＬ回路の消費電力は３．６・ｒｃｓ＋２．０・Ｉ
ＥＦであり、ＩＣ！＝ＩＥＦとすれば、４．５１５．６
＝０．８０となり、第２の実施例の場合が２０％程度消
費電力を減少できる。第９図の従来回路でこの２０％の
低消費電力化を図るため、回路電流を２０％減少させる
と、１０％以上の遅延を招く。

また、第２図の基準電圧供給回路も同程度消費電力を低
減できる。

なお、第１図、第２図のバイアス回路３のトランジスタ
Ｑ４は、第３図に示すように、２つのトランジスタＱ４
１　、　Ｑ／１２よりなるダーリントン結合回路にもし
得る。

第４図は本発明に係る半導体集積回路の第３の実施例を
示す回路図であって、第２図の第２の実施例から基準電
圧供給回路２およびバイアス回路３を削除し、ＥＣＬ回
路１′と基準バイアス回路４とを直結したものである。

基準電圧ＶＲＥＦは第１の実施例の場合のＶＲであり、
従って、式（２）より νＲＥＦ＝　　ＶＢＥ＆−（Ｒ４／　Ｒ３）（ＶＩＩＥ
６　　Ｖｅｒｓ）である。第４図においては、トランジ
スタＱｌ。

Ｑ８．Ｑ９がカレントミラー回路を形成しているので、
トランジスタＱ１に流れる電流も■、と表すことができ
る。従って、ＢＣＬ回路１′の出力ＯＵＴ　１　、　Ｏ
ＵＴ　２のハイレベル出力■。Ｈは、ＶＯ１ｌ＝　　Ｖ
８ＥＥＦ　　　　　　　　　　　　（１２）であり、ロ
ーレベル出力■。、は、式（１）より■。Ｌ”　　　Ｉ
Ｉ　　・　ＲＣＶＩＥＥＦ−（ＲＣ／Ｒ３）（Ｖａｔｓ
　　Ｖ□ｈ）　　　Ｖ＋＋。。

となる。従って、 ａ　（ＶｏＨ−ＶＲＥＦ）　／　ａＴ −（Ｒ４／　Ｒ３）（ａＶｓｔ６／　ａ’ｒ　−ａＶｇ
ｔｓ／ａＴ）＝Ｏ ａ（ＶＲＥＦ　　ＶＯＬ）　／　ａＴ ＝　（（ＲＣＲ４）　／　Ｒ３）（ａＶＩＩＥｂ／　ａ
’ｒａ　ＶＢＥＳ／　ａＴ）　＝　０ つまり、やはり、ノイズマージンは温度に依存しないこ
とを意味する。

第４図に示す第３の実施例では、ＥＣＬ回路Ｊ′の消費
電力は第２図に示す第２の実施例と同程度に低減できる
外、基準電圧供給回路２およびバイアス回路３が存在し
ない分、第２の実施例に比較して大幅に消費電力を低減
できる。

次に、第１、第２、第３の実施例に対するレイアウトに
ついて説明する。

第５図は第１図、第２図に示す第１、第２の実施例に対
するレイアウトの一例を示す図である。

すなわち、複数のセルをマトリクス状に配置し、これら
各列に１個の基準バイアス回路４を設ける。

各セルは、第６Ａ図に示すように、４つのＣＭＬ回路１
　（もしくはＥＣＬ回路１′）と、これらに共通の１つ
の基準電圧供給回路２（もしくは２′）およびバイアス
回路３とからなる。あるいは、基準電圧νＲＥＰを安定
供給するために、第６Ｂ図に示すごとく、各ＣＭ　Ｌ回
路１　（もしくはＥ　ＣＬ回路１′）に対して１つの基
準電圧供給回路２　（もしくは２′）を設ける。

第７図は第４図に示す第３の実施例に対するレイアウト
の一例を示す図である。すなわち、複数のセルをマトリ
クス状に配置し、各セルは、第８図に示すように、４つ
のＥＣＬ回路１′およびこれらに共通な１つの基準バイ
アス回路４よりなる。

このように、第３の実施例に対するレイアウトは、第１
、第２の実施例に対するレイアウトに比較して集積度の
点で有利である。

〔発明の効果〕

以上説明したように本発明によれば、電源電圧ＶＥＥを
回路電流を減少させずに小さくできるので消費電力を低
減でき、また、この際に、温度に対するノイズマージン
も補償でき、従って、安定な動作を確保できる。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路の第１の実施例を
示す回路図、 第２図は本発明に係る半導体集積回路の第２の実施例を
示す回路図、 第３図は第１図、第２図のバイアス回路の変更例を示す
回路図、 第４図は本発明に係る半導体集積回路の第３の実施例を
示す回路図、 第５図は第１図、第２図の回路に対するレイアウトの一
例を示す図、 第６Ａ図、第６Ｂ図は第５図のセルの詳細なレイアウト
を示す図、 第７図は第４図の回路に対するレイアウトの一例を示す
図、 第８図は第７図のセルの詳細なレイアウトを示す図、 第９図は従来の半導体集積回路の回路図である。 ■・・・ＣＭＬ回路、　　　　１′・・・ＥＣＬ回路、
２．２・・・基準電圧供給回路、 ３・・・バイアス回路、　　　４・・・基準バイアス回
路。

Claims (1)

1. 【特許請求の範囲】 １、第１の電源端子（ＧＮＤ）にエミッタが接続されコ
   レクタ・ベース間が短絡された一導電型（ＰＮＰ）の第
   １のトランジスタ（Ｑ６）と、抵抗（Ｒ３）を介して前
   記第１の電源端子にエミッタが接続され前記第１のトラ
   ンジスタのベースにベースが接続され該第１のトランジ
   スタのエミッタ面積より大きいエミッタ面積を有する前
   記一導電型の第２のトランジスタ（Ｑ５）と、該第２の
   トランジスタのコレクタにコレクタ、ベースが接続され
   第２の電源端子（Ｖ＿Ｅ＿Ｅ）にエミッタが接続された
   他の導電型（ＮＰＮ）の第３のトランジスタ（Ｑ７）と
   、抵抗（Ｒ４）を介して前記第１のトランジスタのコレ
   クタに接続され前記第３のトランジスタのベースにベー
   スが接続され前記第２の電源端子にエミッタが接続され
   た前記他の導電型の第４のトランジスタ（Ｑ８）とを有
   し、該第４のトランジスタのコレクタ電位を出力（ＶＲ
   ）とする基準バイアス回路（４）と、 該基準バイアス回路の出力をベースに受け抵抗（Ｒ２）
   を介して前記第１の電源端子にエミッタが接続された前
   記一導電型の第５のトランジスタ（Ｑ４）と、該第５の
   トランジスタのコレクタにコレクタ、ベースが接続され
   前記第２の電源端子にエミッタが接続された前記他の導
   電型の第６のトランジスタ（Ｑ３）とを有するバイアス
   回路（３）と、 抵抗（Ｒ１）を介して前記第１の電源端子にコレクタが
   接続され前記バイアス回路の第６のトランジスタのベー
   スにベースが接続され前記第２の電源端子にエミッタが
   接続された前記他の導電型の第７のトランジスタ（Ｑ２
   ）を有し、該第７のトランジスタのコレクタ電位を基準
   電圧（ＶＲＥＦ）とする基準電圧供給回路（２）と、 ２つの抵抗（ＲＣ）を介して前記第１の電源端子にコレ
   クタが接続された前記他の導電型の第８、第９のトラン
   ジスタ（ＱＲＥＦ）と、該第８、第９のトランジスタの
   各エミッタにコレクタが接続され前記バイアス回路の第
   ６のトランジスタのベースにベースが接続され前記第２
   の電源端子にエミッタが接続された前記他の導電型の第
   １０のトランジスタ（Ｑ１）を有し、前記第８、第９の
   トランジスタの一方のベースには入力信号（ＩＮ）が印
   加され他方のベースには前記基準電圧が印加されるＣＭ
   Ｌ回路（１）と を具備する半導体集積回路。 ２、第１の電源端子（ＧＮＤ）にエミッタが接続されコ
   レクタ・ベース間が短絡された一導電型（ＰＮＰ）の第
   １のトランジスタ（Ｑ６）と、抵抗（Ｒ３）を介して前
   記第１の電源端子にエミッタが接続され前記第１のトラ
   ンジスタのベースにベースが接続され該第１のトランジ
   スタのエミッタ面積より大きいエミッタ面積を有する前
   記一導電型の第２のトランジスタ（Ｑ５）と、該第２の
   トランジスタのコレクタにコレクタ、ベースが接続され
   第２の電源端子（Ｖ＿Ｅ＿Ｅ）にエミッタが接続された
   他の導電型（ＮＰＮ）の第３のトランジスタ（Ｑ７）と
   、抵抗（Ｒ４）を介して前記第１のトランジスタのコレ
   クタに接続され前記第３のトランジスタのベースにベー
   スが接続され前記第２の電源端子にエミッタが接続され
   た前記他の導電型の第４のトランジスタ（Ｑ８）とを有
   し、該第４のトランジスタのコレクタ電位を出力（ＶＲ
   ）とする基準バイアス回路（４）と、 該基準バイアス回路の出力をベースに受け抵抗（Ｒ２）
   を介して前記第１の電源端子にエミッタが接続された前
   記一導電型の第５のトランジスタ（Ｑ４）と、該第５の
   トランジスタのコレクタにコレクタ、ベースが接続され
   前記第２の電源端子にエミッタが接続された前記他の導
   電型の第６のトランジスタ（Ｑ３）とを有するバイアス
   回路（３）と、 抵抗（Ｒ１）を介して前記第１の電源端子にコレクタ、
   ベースが接続された前記一導電型の第７のトランジスタ
   （ＱＲＥＦ′）と、該第７のトランジスタのエミッタに
   コレクタが接続され前記バイアス回路の第６のトランジ
   スタのベースにベースが接続され前記第２の電源端子に
   エミッタが接続された前記他の導電型の第８のトランジ
   スタ（Ｑ２）を有し、該第８のトランジスタのコレクタ
   電位を基準電圧（ＶＲＥＦ）とする基準電圧供給回路（
   ２）と、 ２つの抵抗（ＲＣ）を介して前記第１の電源端子にコレ
   クタが接続された前記他の導電型の第９、第１０のトラ
   ンジスタ（ＱＲＥＦ）と、該第９、第１０のトランジス
   タの各エミッタにコレクタが接続され前記バイアス回路
   の第６のトランジスタのベースにベースが接続され前記
   第２の電源端子にエミッタが接続された前記他の導電型
   の第１１のトランジスタ（Ｑ１）と、前記第１の電源端
   にコレクタが接続され前記第９、第１０のトランジスタ
   の各コレクタにベースが接続され抵抗（ＲＰ）を介して
   前記第２の電源端子にエミッタが接続された負荷駆動用
   の前記他の導電型のトランジスタ（ＱＥＦ）とを有し、
   前記第９、第１０のトランジスタの一方のベースには入
   力信号（ＩＮ）が印加され他方のベースには前記基準電
   圧が印加されるＥＣＬ回路（１′）と を具備する半導体集積回路。 ３、前記バイアス回路の第５のトランジスタをダーリン
   トン結合（Ｑ４１、Ｑ４２）により構成した請求項１も
   しくは２に記載の半導体集積回路。 ４、第１の電源端子（ＧＮＤ）にエミッタが接続されコ
   レクタ・ベース間が短絡された一導電型（ＰＮＰ）の第
   １のトランジスタ（Ｑ６）と、抵抗（Ｒ３）を介して前
   記第１の電源端子にエミッタが接続され前記第１のトラ
   ンジスタのベースにベースが接続され該第１のトランジ
   スタのエミッタ面積より大きいエミッタ面積を有する前
   記一導電型の第２のトランジスタ（Ｑ５）と、該第２の
   トランジスタのコレクタにコレクタ、ベースが接続され
   第２の電源端子（Ｖ＿Ｅ＿Ｅ）にエミッタが接続された
   他の導電型（ＮＰＮ）の第３のトランジスタ（Ｑ７）と
   、抵抗（Ｒ４）を介して前記第１のトランジスタのコレ
   クタに接続され前記第３のトランジスタのベースにベー
   スが接続され前記第２の電源端子にエミッタが接続され
   た前記他の導電型の第４のトランジスタ（Ｑ８）とを有
   し、該第４のトランジスタのコレクタ電位を基準電圧（
   ＶＲＥＦ）とする基準バイアス回路（４）と、２つの抵
   抗（ＲＣ）を介して前記第１の電源端子にコレクタが接
   続された前記他の導電型の第５、第６のトランジスタ（
   ＱＲＥＦ）と、該第５、第６のトランジスタの各エミッ
   タにコレクタが接続され前記基準バイアス回路の第３の
   トランジスタのベースにベースが接続され前記第２の電
   源端子にエミッタが接続された前記他の導電型の第８の
   トランジスタ（Ｑ１）と、前記第１の電源端子にコレク
   タが接続され前記第５、第６のトランジスタの各コレク
   タにベースが接続され抵抗（ＲＰ）を介して前記第２の
   電源端子にエミッタが接続された負荷駆動用の前記第２
   の導電型のトランジスタ（ＱＥＦ）とを有し、前記第５
   、第６のトランジスタの一方のベースには入力信号（Ｉ
   Ｎ）が印加され他方のベースには前記基準電圧が印加さ
   れるＥＣＬ回路（１′）と を具備する半導体集積回路。