JPH10268953A - 電流源回路 - Google Patents
電流源回路Info
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- JPH10268953A JPH10268953A JP9071181A JP7118197A JPH10268953A JP H10268953 A JPH10268953 A JP H10268953A JP 9071181 A JP9071181 A JP 9071181A JP 7118197 A JP7118197 A JP 7118197A JP H10268953 A JPH10268953 A JP H10268953A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
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- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】電流源回路として、至って簡単な構成ながら、
使用素子のパターンサイズ、チップのサイズを抑制しつ
つ微小な出力電流を精度良く得る。 【解決手段】電源ノード11と接地ノードとの間に直列
に接続された基準電流供給回路13、コレクタ・ベース
相互が接続された第1のNPNトランジスタQ1および
マルチエミッタ構造の第2のNPNトランジスタQ2
と、電源ノードにコレクタが接続され、ベースがトラン
ジスタQ1のベースに接続され、エミッタがトランジス
タQ2のベースに接続されたマルチエミッタ構造の第3
のNPNトランジスタQ3と、トランジスタQ3のエミ
ッタと接地ノードとの間に接続された入力電流回路14
と、電流出力ノード12と接地ノードとの間にコレクタ
・エミッタ間が接続され、ベースがトランジスタQ2の
コレクタに接続された第4のNPNトランジスタQ4と
を具備する。
使用素子のパターンサイズ、チップのサイズを抑制しつ
つ微小な出力電流を精度良く得る。 【解決手段】電源ノード11と接地ノードとの間に直列
に接続された基準電流供給回路13、コレクタ・ベース
相互が接続された第1のNPNトランジスタQ1および
マルチエミッタ構造の第2のNPNトランジスタQ2
と、電源ノードにコレクタが接続され、ベースがトラン
ジスタQ1のベースに接続され、エミッタがトランジス
タQ2のベースに接続されたマルチエミッタ構造の第3
のNPNトランジスタQ3と、トランジスタQ3のエミ
ッタと接地ノードとの間に接続された入力電流回路14
と、電流出力ノード12と接地ノードとの間にコレクタ
・エミッタ間が接続され、ベースがトランジスタQ2の
コレクタに接続された第4のNPNトランジスタQ4と
を具備する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路
(IC)に形成される電流源回路に係り、特に高精度の
出力電流が要求されるバイポーラ型の微小電流源回路に
係り、自動車用、家電用、産業用などの電子回路の電流
源に使用される。
(IC)に形成される電流源回路に係り、特に高精度の
出力電流が要求されるバイポーラ型の微小電流源回路に
係り、自動車用、家電用、産業用などの電子回路の電流
源に使用される。
【0002】
【従来の技術】図8および図9は、それぞれバイポーラ
型の微小電流源回路の従来例を示している。図8に示す
電流源回路において、21は電源電圧Vccが与えられる
電源ノード、22は負荷回路が接続される電流出力ノー
ド(本例では電流吸い込みノード)、GNDは接地電位
である。
型の微小電流源回路の従来例を示している。図8に示す
電流源回路において、21は電源電圧Vccが与えられる
電源ノード、22は負荷回路が接続される電流出力ノー
ド(本例では電流吸い込みノード)、GNDは接地電位
である。
【0003】上記電源ノード21とGNDとの間には入
力電流Iinを供給する入力電流源回路23およびコレク
タ・ベース相互が接続されたマルチエミッタ構造の第1
のNPNトランジスタQ1のコレクタ・エミッタ間が直
列に接続されている。
力電流Iinを供給する入力電流源回路23およびコレク
タ・ベース相互が接続されたマルチエミッタ構造の第1
のNPNトランジスタQ1のコレクタ・エミッタ間が直
列に接続されている。
【0004】また、前記電流出力ノード22とGNDと
の間には、第2のNPNトランジスタQ2のコレクタ・
エミッタ間が接続されており、このトランジスタQ2の
ベースは前記トランジスタQ1のベースと接続されてい
る。
の間には、第2のNPNトランジスタQ2のコレクタ・
エミッタ間が接続されており、このトランジスタQ2の
ベースは前記トランジスタQ1のベースと接続されてい
る。
【0005】上記電流源回路において、トランジスタQ
1に流れるコレクタ電流はほぼIinであり、トランジス
タQ1のエミッタ面積A1 とトランジスタQ2のエミッ
タ面積A2 とがK(整数):1であるとすれば、トラン
ジスタQ2および電流出力ノード22に流れる出力電流
Iout は、 Iout =Iin/K である。
1に流れるコレクタ電流はほぼIinであり、トランジス
タQ1のエミッタ面積A1 とトランジスタQ2のエミッ
タ面積A2 とがK(整数):1であるとすれば、トラン
ジスタQ2および電流出力ノード22に流れる出力電流
Iout は、 Iout =Iin/K である。
【0006】従って、例えば電流減衰回路などにおい
て、前記電流源回路を使用して微小な出力電流Iout を
得るためには、エミッタ面積比Kを大きく設定する必要
があり、例えばK=25に設定したい場合には、トラン
ジスタQ1のパターンサイズがかなり大きく(トランジ
スタ25個分)なり、これに伴ってICチップのサイズ
もかなり増大する。
て、前記電流源回路を使用して微小な出力電流Iout を
得るためには、エミッタ面積比Kを大きく設定する必要
があり、例えばK=25に設定したい場合には、トラン
ジスタQ1のパターンサイズがかなり大きく(トランジ
スタ25個分)なり、これに伴ってICチップのサイズ
もかなり増大する。
【0007】一方、図9に示す電流源回路において、1
1は電源電圧Vccが与えられる電源ノード、12は負荷
回路が接続される電流出力ノード(本例では電流吸い込
みノード)、GNDは接地電位である。
1は電源電圧Vccが与えられる電源ノード、12は負荷
回路が接続される電流出力ノード(本例では電流吸い込
みノード)、GNDは接地電位である。
【0008】上記電源ノード11とGNDとの間には、
基準電流Iref を供給する基準電流源回路13、コレク
タ・ベース相互が接続された第1のNPNトランジスタ
Q1のコレクタ・エミッタ間および第2のNPNトラン
ジスタQ2のコレクタ・エミッタ間が直列に接続されて
いる。
基準電流Iref を供給する基準電流源回路13、コレク
タ・ベース相互が接続された第1のNPNトランジスタ
Q1のコレクタ・エミッタ間および第2のNPNトラン
ジスタQ2のコレクタ・エミッタ間が直列に接続されて
いる。
【0009】また、前記電源ノード11とGNDとの間
には、第3のNPNトランジスタQ3のコレクタ・エミ
ッタ間および抵抗素子Rが直列に接続されている。前記
トランジスタQ1とトランジスタQ3とはベース相互が
接続されており、トランジスタQ2のベースはトランジ
スタQ3のエミッタに接続されている。
には、第3のNPNトランジスタQ3のコレクタ・エミ
ッタ間および抵抗素子Rが直列に接続されている。前記
トランジスタQ1とトランジスタQ3とはベース相互が
接続されており、トランジスタQ2のベースはトランジ
スタQ3のエミッタに接続されている。
【0010】また、前記電流出力ノード12とGNDと
の間には、第4のNPNトランジスタQ4のコレクタ・
エミッタ間が接続されており、このトランジスタQ4の
ベースは前記トランジスタQ2のコレクタに接続されて
いる。
の間には、第4のNPNトランジスタQ4のコレクタ・
エミッタ間が接続されており、このトランジスタQ4の
ベースは前記トランジスタQ2のコレクタに接続されて
いる。
【0011】上記電流源回路において、トランジスタQ
1のベース・エミッタ間順方向電圧をVBEQ1、トランジ
スタQ2のベース・エミッタ間順方向電圧をVBEQ2、ト
ランジスタQ3のベース・エミッタ間順方向電圧をVBE
Q3、トランジスタQ4のベース・エミッタ間順方向電圧
をVBEQ4、トランジスタQ4のコレクタ電流(出力電
流)をIout で表わすと、トランジスタQ4のベースの
電位Vxは、 Vx=VBEQ2+VBEQ3−VBEQ1 =VT ・ln{Iref /(β・Is)} +VT ・ln{VBEQ2/(R・β・Is)} −VT ・ln{Iref /(β・Is)} =VT ・ln[{Iref /(β・Is)} *{VBEQ2/(R・β・Is)} *{・Is/Iref }] =VT ・ln{VBEQ2/(R・β・Is)} =VT ・ln{Iout /(β・Is)} …(1) ここで、VT は熱電圧、 β は電流増幅率、 Isは飽和電流 である。
1のベース・エミッタ間順方向電圧をVBEQ1、トランジ
スタQ2のベース・エミッタ間順方向電圧をVBEQ2、ト
ランジスタQ3のベース・エミッタ間順方向電圧をVBE
Q3、トランジスタQ4のベース・エミッタ間順方向電圧
をVBEQ4、トランジスタQ4のコレクタ電流(出力電
流)をIout で表わすと、トランジスタQ4のベースの
電位Vxは、 Vx=VBEQ2+VBEQ3−VBEQ1 =VT ・ln{Iref /(β・Is)} +VT ・ln{VBEQ2/(R・β・Is)} −VT ・ln{Iref /(β・Is)} =VT ・ln[{Iref /(β・Is)} *{VBEQ2/(R・β・Is)} *{・Is/Iref }] =VT ・ln{VBEQ2/(R・β・Is)} =VT ・ln{Iout /(β・Is)} …(1) ここで、VT は熱電圧、 β は電流増幅率、 Isは飽和電流 である。
【0012】前式(1)から次式(2)が求まる。 Iout =VBEQ2/R …(2) つまり、出力電流Iout は、抵抗素子Rの抵抗値の逆数
(1/R)に比例する。
(1/R)に比例する。
【0013】従って、微小な出力電流Iout を得るため
には抵抗素子Rの抵抗値を大きく設定すればよいが、抵
抗素子Rのパターンサイズがかなり大きくなり、ICチ
ップのサイズもかなり増大する。
には抵抗素子Rの抵抗値を大きく設定すればよいが、抵
抗素子Rのパターンサイズがかなり大きくなり、ICチ
ップのサイズもかなり増大する。
【0014】
【発明が解決しようとする課題】上記したように従来の
電流源回路は、微小な出力電流を得るためには使用素子
のパターンサイズがかなり大きくなり、ICチップのサ
イズもかなり増大するという問題があった。
電流源回路は、微小な出力電流を得るためには使用素子
のパターンサイズがかなり大きくなり、ICチップのサ
イズもかなり増大するという問題があった。
【0015】本発明は上記の問題点を解決すべくなされ
たもので、構成が至って簡単でありながら、使用素子の
パターンサイズ、ICチップのサイズを抑制しつつ微小
な出力電流を精度良く得ることができる電流源回路を提
供することを目的とする。
たもので、構成が至って簡単でありながら、使用素子の
パターンサイズ、ICチップのサイズを抑制しつつ微小
な出力電流を精度良く得ることができる電流源回路を提
供することを目的とする。
【0016】
【課題を解決するための手段】本発明の電流源回路は、
電源ノードと接地ノードとの間に直列に接続された基準
電流源回路、コレクタ・ベース相互が接続された第1の
NPNトランジスタおよびマルチエミッタ構造の第2の
NPNトランジスタと、前記電源ノードにコレクタが接
続され、ベースが前記第1のNPNトランジスタのベー
スに接続され、エミッタが前記第2のNPNトランジス
タのベースに接続されたマルチエミッタ構造の第3のN
PNトランジスタと、前記第3のNPNトランジスタの
エミッタと接地ノードとの間に接続された入力電流源回
路と、電流出力ノードと接地ノードとの間にコレクタ・
エミッタ間が接続され、ベースが前記第1のNPNトラ
ンジスタのエミッタに接続された第4のNPNトランジ
スタとを具備することを特徴とする。
電源ノードと接地ノードとの間に直列に接続された基準
電流源回路、コレクタ・ベース相互が接続された第1の
NPNトランジスタおよびマルチエミッタ構造の第2の
NPNトランジスタと、前記電源ノードにコレクタが接
続され、ベースが前記第1のNPNトランジスタのベー
スに接続され、エミッタが前記第2のNPNトランジス
タのベースに接続されたマルチエミッタ構造の第3のN
PNトランジスタと、前記第3のNPNトランジスタの
エミッタと接地ノードとの間に接続された入力電流源回
路と、電流出力ノードと接地ノードとの間にコレクタ・
エミッタ間が接続され、ベースが前記第1のNPNトラ
ンジスタのエミッタに接続された第4のNPNトランジ
スタとを具備することを特徴とする。
【0017】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図1は、本発明の第1の実
施の形態に係る電流源回路を示している。図1に示すI
C内に形成された電流源回路において、11は電源電圧
Vccが与えられる電源ノード、12は負荷回路が接続さ
れる電流出力ノード(本例では電流吸い込みノード)、
GNDは接地電位である。
施の形態を詳細に説明する。図1は、本発明の第1の実
施の形態に係る電流源回路を示している。図1に示すI
C内に形成された電流源回路において、11は電源電圧
Vccが与えられる電源ノード、12は負荷回路が接続さ
れる電流出力ノード(本例では電流吸い込みノード)、
GNDは接地電位である。
【0018】上記電源ノード11とGNDとの間には、
基準電流Iref を供給する基準電流源回路13、コレク
タ・ベース相互が接続された第1のNPNトランジスタ
Q1のコレクタ・エミッタ間およびマルチエミッタ構造
の第2のNPNトランジスタQ2のコレクタ・エミッタ
間が直列に接続されている。
基準電流Iref を供給する基準電流源回路13、コレク
タ・ベース相互が接続された第1のNPNトランジスタ
Q1のコレクタ・エミッタ間およびマルチエミッタ構造
の第2のNPNトランジスタQ2のコレクタ・エミッタ
間が直列に接続されている。
【0019】また、前記電源ノード11とGNDとの間
には、マルチエミッタ構造の第3のNPNトランジスタ
Q3のコレクタ・エミッタ間および入力電流Iinを流す
入力電流源回路14が直列に接続されている。
には、マルチエミッタ構造の第3のNPNトランジスタ
Q3のコレクタ・エミッタ間および入力電流Iinを流す
入力電流源回路14が直列に接続されている。
【0020】前記トランジスタQ1とトランジスタQ3
とはベース相互が接続されており、トランジスタQ2の
ベースはトランジスタQ3のエミッタに接続されてい
る。また、前記電流出力ノード12とGNDとの間に
は、第4のNPNトランジスタQ4のコレクタ・エミッ
タ間が接続されており、このトランジスタQ4のベース
は前記トランジスタQ2のコレクタに接続されている。
とはベース相互が接続されており、トランジスタQ2の
ベースはトランジスタQ3のエミッタに接続されてい
る。また、前記電流出力ノード12とGNDとの間に
は、第4のNPNトランジスタQ4のコレクタ・エミッ
タ間が接続されており、このトランジスタQ4のベース
は前記トランジスタQ2のコレクタに接続されている。
【0021】上記電流源回路において、トランジスタQ
4のエミッタ面積を基本(=1)とした場合、トランジ
スタQ1のエミッタ面積はn倍、トランジスタQ2のエ
ミッタ面積はN倍、トランジスタQ3のエミッタ面積は
M倍に設定されている。
4のエミッタ面積を基本(=1)とした場合、トランジ
スタQ1のエミッタ面積はn倍、トランジスタQ2のエ
ミッタ面積はN倍、トランジスタQ3のエミッタ面積は
M倍に設定されている。
【0022】トランジスタQ1のベース・エミッタ間順
方向電圧をVBEQ1、トランジスタQ2のベース・エミッ
タ間順方向電圧をVBEQ2、トランジスタQ3のベース・
エミッタ間順方向電圧をVBEQ3、トランジスタQ4のベ
ース・エミッタ間順方向電圧をVBEQ4、トランジスタQ
4のコレクタ電流(出力電流)をIout で表わすと、ト
ランジスタQ4のベース電位VBEQ4は、 VBEQ4=VBEQ2+VBEQ3−VBEQ1 =VT ・ln{Iref /(N・β・Is)} +VT ・ln{Iin/(M・β・Is)} −VT ・ln{Iref /(n・β・Is)} =VT ・ln[{Iref /(N・β・Is)} *{Iin/(M・β・Is)} *{n・β・Is/Iref }] =VT ・ln{n・Iin/(M・N・β・Is)} =VT ・ln{Iout /β・Is)} …(3) ここで、VT は熱電圧、 β は電流増幅率、 Isは飽和電流 である。
方向電圧をVBEQ1、トランジスタQ2のベース・エミッ
タ間順方向電圧をVBEQ2、トランジスタQ3のベース・
エミッタ間順方向電圧をVBEQ3、トランジスタQ4のベ
ース・エミッタ間順方向電圧をVBEQ4、トランジスタQ
4のコレクタ電流(出力電流)をIout で表わすと、ト
ランジスタQ4のベース電位VBEQ4は、 VBEQ4=VBEQ2+VBEQ3−VBEQ1 =VT ・ln{Iref /(N・β・Is)} +VT ・ln{Iin/(M・β・Is)} −VT ・ln{Iref /(n・β・Is)} =VT ・ln[{Iref /(N・β・Is)} *{Iin/(M・β・Is)} *{n・β・Is/Iref }] =VT ・ln{n・Iin/(M・N・β・Is)} =VT ・ln{Iout /β・Is)} …(3) ここで、VT は熱電圧、 β は電流増幅率、 Isは飽和電流 である。
【0023】前式(3)から次式(4)が求まる。 Iout ={n/(M・N)}・Iin …(4) n=1のとき、 Iout ={1/(M・N)}・Iin …(5) となる。
【0024】つまり、出力電流Iout は、入力電流Iin
に対して、マルチエミッタ構造の2個のトランジスタの
エミッタ面積の積(M・N)の逆数に比例する。従っ
て、微小な出力電流Iout を得るためにはエミッタ面積
の積(M・N)を大きく設定すればよく、例えばM=
5、N=5に設定した場合(トランジスタ10個分のパ
ターンサイズ)に1/(M・N)=1/25に設定する
ことが可能になる。なお、MおよびNはそれぞれ1以上
であれば整数でなくてもよい。例えばM=6.5、N=
2にすれば、M・N=13のような素数を設定すること
ができる。また、M=6.5、N=3にすれば、M・N
=16.5のように任意数を設定することができる。
に対して、マルチエミッタ構造の2個のトランジスタの
エミッタ面積の積(M・N)の逆数に比例する。従っ
て、微小な出力電流Iout を得るためにはエミッタ面積
の積(M・N)を大きく設定すればよく、例えばM=
5、N=5に設定した場合(トランジスタ10個分のパ
ターンサイズ)に1/(M・N)=1/25に設定する
ことが可能になる。なお、MおよびNはそれぞれ1以上
であれば整数でなくてもよい。例えばM=6.5、N=
2にすれば、M・N=13のような素数を設定すること
ができる。また、M=6.5、N=3にすれば、M・N
=16.5のように任意数を設定することができる。
【0025】即ち、図1の電流源回路によれば、マルチ
エミッタ構造のトランジスタQ2の小さなベース・エミ
ッタ間順方向電圧VBEQ2とマルチエミッタ構造のトラン
ジスタQ3の小さなベース・エミッタ間順方向電圧VBE
Q3との加算値からトランジスタQ1のベース・エミッタ
間順方向電圧VBEQ1(一定値)を差し引くように構成す
ることにより、電流出力用のトランジスタQ4のベース
・エミッタ間順方向電圧VBEQ4を低く抑え、微小な出力
電流Iout を得ている。
エミッタ構造のトランジスタQ2の小さなベース・エミ
ッタ間順方向電圧VBEQ2とマルチエミッタ構造のトラン
ジスタQ3の小さなベース・エミッタ間順方向電圧VBE
Q3との加算値からトランジスタQ1のベース・エミッタ
間順方向電圧VBEQ1(一定値)を差し引くように構成す
ることにより、電流出力用のトランジスタQ4のベース
・エミッタ間順方向電圧VBEQ4を低く抑え、微小な出力
電流Iout を得ている。
【0026】これにより、構成が至って簡単でありなが
ら、使用するトランジスタのパターンサイズ、ICチッ
プのサイズを抑制しつつ微小な出力電流を精度良く得る
ことが可能になる。
ら、使用するトランジスタのパターンサイズ、ICチッ
プのサイズを抑制しつつ微小な出力電流を精度良く得る
ことが可能になる。
【0027】図2は、本発明の第2の実施の形態に係る
電流源回路を示している。図2に示す電流源回路は、図
1に示した電流源回路と比べて、入力電流源回路14に
代えて抵抗素子Rが使用されている点が異なり、その他
は同じであるので図1中と同一符号を付している。
電流源回路を示している。図2に示す電流源回路は、図
1に示した電流源回路と比べて、入力電流源回路14に
代えて抵抗素子Rが使用されている点が異なり、その他
は同じであるので図1中と同一符号を付している。
【0028】図2の電流源回路においては、次式が成立
する。 VBEQ4=VBEQ2+VBEQ3−VBEQ1 =VT ・ln{Iref /(N・β・Is)} +VT ・ln{VBEQ2/(R・M・β・Is)} −VT ・ln{Iref /(n・β・Is)} =VT ・ln[{Iref /(N・β・Is)} *{VBEQ2/(R・M・β・Is)} *{n・β・Is/Iref }] =VT ・ln{n・VBEQ2/(R・M・N・β・Is)} =VT ・ln{Iout /(β・Is)} …(6) ∴Iout =n・VBEQ2/(R・M・N) n=1のとき、 Iout =VBEQ2/(R・M・N) …(7) となる。
する。 VBEQ4=VBEQ2+VBEQ3−VBEQ1 =VT ・ln{Iref /(N・β・Is)} +VT ・ln{VBEQ2/(R・M・β・Is)} −VT ・ln{Iref /(n・β・Is)} =VT ・ln[{Iref /(N・β・Is)} *{VBEQ2/(R・M・β・Is)} *{n・β・Is/Iref }] =VT ・ln{n・VBEQ2/(R・M・N・β・Is)} =VT ・ln{Iout /(β・Is)} …(6) ∴Iout =n・VBEQ2/(R・M・N) n=1のとき、 Iout =VBEQ2/(R・M・N) …(7) となる。
【0029】つまり、出力電流Iout は、抵抗素子Rの
抵抗値をM・N倍した値の逆数に比例する。従って、微
小な出力電流Iout を得るためには例えばN=5、M=
5に設定した場合に抵抗素子Rのパターンサイズを1/
(M・N)=1/25に縮小することが可能になる。
抵抗値をM・N倍した値の逆数に比例する。従って、微
小な出力電流Iout を得るためには例えばN=5、M=
5に設定した場合に抵抗素子Rのパターンサイズを1/
(M・N)=1/25に縮小することが可能になる。
【0030】なお、図2に示した電流源回路において、
第1のトランジスタQ1のエミッタと第2のトランジス
タQ2のコレクタとの間に別の抵抗素子を挿入接続する
ことも可能である。
第1のトランジスタQ1のエミッタと第2のトランジス
タQ2のコレクタとの間に別の抵抗素子を挿入接続する
ことも可能である。
【0031】なお、図1、図2に示した電流源回路は、
電源ノードとGNDとの間にNPNトランジスタのベー
ス・エミッタ間電圧VBEを二段積みしているので、動作
電源として2VBE以上(少なくとも1.8V以上)の電
圧を必要とする。従って、例えば電池1個の1.5V以
下の低電源電圧で動作可能な電子装置に搭載されるIC
に採用することができない。
電源ノードとGNDとの間にNPNトランジスタのベー
ス・エミッタ間電圧VBEを二段積みしているので、動作
電源として2VBE以上(少なくとも1.8V以上)の電
圧を必要とする。従って、例えば電池1個の1.5V以
下の低電源電圧で動作可能な電子装置に搭載されるIC
に採用することができない。
【0032】上記事情に鑑みて、1.5V以下の低電源
電圧、例えば0.9V程度でも動作可能な電流源回路を
実現した例について以下に説明する。図3は、本発明の
第3の実施の形態に係る電流源回路を示している。
電圧、例えば0.9V程度でも動作可能な電流源回路を
実現した例について以下に説明する。図3は、本発明の
第3の実施の形態に係る電流源回路を示している。
【0033】図3に示す電流源回路において、電源ノー
ド11とGNDとの間には、コレクタ・ベース相互が接
続されたPNP型の第1のトランジスタQ1のエミッタ
・コレクタ間およびマルチエミッタ構造のNPN型の第
2のトランジスタQ2のコレクタ・エミッタ間が直列に
接続されている。
ド11とGNDとの間には、コレクタ・ベース相互が接
続されたPNP型の第1のトランジスタQ1のエミッタ
・コレクタ間およびマルチエミッタ構造のNPN型の第
2のトランジスタQ2のコレクタ・エミッタ間が直列に
接続されている。
【0034】また、前記電源ノード11とGNDとの間
には、ベースが前記トランジスタQ1のベースに接続さ
れたPNP型の第3のトランジスタQ3のエミッタ・コ
レクタ間およびコレクタ・ベース相互が接続されたNP
N型の第4のトランジスタQ4のコレクタ・エミッタ間
が直列に接続されている。
には、ベースが前記トランジスタQ1のベースに接続さ
れたPNP型の第3のトランジスタQ3のエミッタ・コ
レクタ間およびコレクタ・ベース相互が接続されたNP
N型の第4のトランジスタQ4のコレクタ・エミッタ間
が直列に接続されている。
【0035】また、前記電源ノード11とGNDとの間
には、入力電流Iinを流す入力電流源回路14およびベ
ースが前記トランジスタQ4のベースに接続されたマル
チエミッタ構造のNPN型の第5のトランジスタQ5の
コレクタ・エミッタ間が直列に接続されている。
には、入力電流Iinを流す入力電流源回路14およびベ
ースが前記トランジスタQ4のベースに接続されたマル
チエミッタ構造のNPN型の第5のトランジスタQ5の
コレクタ・エミッタ間が直列に接続されている。
【0036】また、電流出力ノード12とGNDとの間
には、電流出力用のNPN型の第6のトランジスタQ6
のコレクタ・エミッタ間が接続されており、このトラン
ジスタQ6のベースは前記第2のトランジスタQ2のベ
ースおよび前記トランジスタQ5のコレクタに接続され
ている。
には、電流出力用のNPN型の第6のトランジスタQ6
のコレクタ・エミッタ間が接続されており、このトラン
ジスタQ6のベースは前記第2のトランジスタQ2のベ
ースおよび前記トランジスタQ5のコレクタに接続され
ている。
【0037】図3の電流源回路において、トランジスタ
Q6のエミッタ面積を基本(=1)とした場合、トラン
ジスタQ2のエミッタ面積はN倍、トランジスタQ5の
エミッタ面積はM倍に設定されている。
Q6のエミッタ面積を基本(=1)とした場合、トラン
ジスタQ2のエミッタ面積はN倍、トランジスタQ5の
エミッタ面積はM倍に設定されている。
【0038】電源電圧Vccが印加されている時、入力電
流IinはトランジスタQ2のベース電流を供給し、トラ
ンジスタQ2→Q1→Q3→Q4→Q5の順に動作す
る。前記トランジスタQ1〜Q5の各ベース・エミッタ
間順方向電圧をVBEQ1〜VBEQ5、トランジスタQ1〜Q
5の各コレクタ電流をICQ1 〜ICQ5 、トランジスタQ
6のコレクタ電流(出力電流)をIout で表わすと、で
表わすと、Iin>ICQ5 の場合には、Iin−ICQ5 の電
流がトランジスタQ2のベースに供給されるので、トラ
ンジスタQ1、Q3、Q4の各コレクタ電流が増加す
る。その結果、トランジスタQ5のコレクタ電流ICQ5
も増加するので、トランジスタQ2のベース電流を減少
させる方向に動作する。
流IinはトランジスタQ2のベース電流を供給し、トラ
ンジスタQ2→Q1→Q3→Q4→Q5の順に動作す
る。前記トランジスタQ1〜Q5の各ベース・エミッタ
間順方向電圧をVBEQ1〜VBEQ5、トランジスタQ1〜Q
5の各コレクタ電流をICQ1 〜ICQ5 、トランジスタQ
6のコレクタ電流(出力電流)をIout で表わすと、で
表わすと、Iin>ICQ5 の場合には、Iin−ICQ5 の電
流がトランジスタQ2のベースに供給されるので、トラ
ンジスタQ1、Q3、Q4の各コレクタ電流が増加す
る。その結果、トランジスタQ5のコレクタ電流ICQ5
も増加するので、トランジスタQ2のベース電流を減少
させる方向に動作する。
【0039】上記とは逆に、Iin<ICQ5 の場合には、
ICQ5 −Iinの電流分だけトランジスタQ2のベース電
流を減少させるので、トランジスタQ1、Q3、Q4の
各コレクタ電流が減少する。その結果、トランジスタQ
5のコレクタ電流ICQ5 も減少するので、トランジスタ
Q2のベース電流を増加させる方向に動作する。
ICQ5 −Iinの電流分だけトランジスタQ2のベース電
流を減少させるので、トランジスタQ1、Q3、Q4の
各コレクタ電流が減少する。その結果、トランジスタQ
5のコレクタ電流ICQ5 も減少するので、トランジスタ
Q2のベース電流を増加させる方向に動作する。
【0040】即ち、トランジスタQ2のベースには、ト
ランジスタQ2→Q1→Q3→Q4→Q5の経路により
負帰還がかかるので、ほぼIin=ICQ5 となった状態で
回路の動作が安定する。
ランジスタQ2→Q1→Q3→Q4→Q5の経路により
負帰還がかかるので、ほぼIin=ICQ5 となった状態で
回路の動作が安定する。
【0041】いま、ここで、トランジスタQ2のコレク
タ電流ICQ2 は、説明の簡単化のためにそのベース電流
を無視すると、 ICQ2 =ICQ1 =ICQ3 =ICQ4 であり、 ICQ5 =Iin=M×ICQ4 であるので、 ICQ2 =Iin/M となる。
タ電流ICQ2 は、説明の簡単化のためにそのベース電流
を無視すると、 ICQ2 =ICQ1 =ICQ3 =ICQ4 であり、 ICQ5 =Iin=M×ICQ4 であるので、 ICQ2 =Iin/M となる。
【0042】一方、Iout =ICQ2 /N であるので、 Iout ={1/(M・N)}・Iin …(8) となる。つまり、出力電流Iout はマルチエミッタ構造
の2個のトランジスタのエミッタ面積比の積(M×N)
の逆数を入力電流Iinにかけたものとなる。
の2個のトランジスタのエミッタ面積比の積(M×N)
の逆数を入力電流Iinにかけたものとなる。
【0043】また、図3の電流源回路において、電源ノ
ード11とGNDとの間には、トランジスタのベース・
エミッタ間順方向電圧VBE+コレクタ・エミッタ間電圧
VCEQ の電圧(即ち、VBEQ1+VCEQ2、またはVBEQ4+
VCEQ3)しか含まれていないので、低電圧動作が可能で
ある。例えば、VBE=0.7V、コレクタ・エミッタ間
飽和電圧VCESAT =0.2Vとすると、最低動作電圧は
0.9Vとなり、VCCが0.9Vまで低下しても動作が
可能である。
ード11とGNDとの間には、トランジスタのベース・
エミッタ間順方向電圧VBE+コレクタ・エミッタ間電圧
VCEQ の電圧(即ち、VBEQ1+VCEQ2、またはVBEQ4+
VCEQ3)しか含まれていないので、低電圧動作が可能で
ある。例えば、VBE=0.7V、コレクタ・エミッタ間
飽和電圧VCESAT =0.2Vとすると、最低動作電圧は
0.9Vとなり、VCCが0.9Vまで低下しても動作が
可能である。
【0044】図4は、本発明の第4の実施の形態に係る
電流源回路を示している。図4に示す電流源回路は、図
1に示した電流源回路と比べて、トランジスタQ3のエ
ミッタとGNDとの間にベース・エミッタ間順方向電圧
VBEが二段積みされ、それに応じてトランジスタQ3の
ベースとトランジスタQ4のベースとの間にそれぞれダ
イオード接続された2個のトランジスタの各ベース・エ
ミッタ間が縦積みされている点が異なり、その他は同じ
であるので図1中と同一符号を付している。
電流源回路を示している。図4に示す電流源回路は、図
1に示した電流源回路と比べて、トランジスタQ3のエ
ミッタとGNDとの間にベース・エミッタ間順方向電圧
VBEが二段積みされ、それに応じてトランジスタQ3の
ベースとトランジスタQ4のベースとの間にそれぞれダ
イオード接続された2個のトランジスタの各ベース・エ
ミッタ間が縦積みされている点が異なり、その他は同じ
であるので図1中と同一符号を付している。
【0045】即ち、(1)コレクタが電源ノードに接続
されたマルチエミッタ構造のNPN型の第5のトランジ
スタQ5のベース・エミッタ間がトランジスタQ3のエ
ミッタとトランジスタQ2のベースとの間に挿入されて
おり、(2)ダイオード接続されたトランジスタQ1の
エミッタと出力用トランジスタQ4のベースとの間にダ
イオード接続されたトランジスタQ6のベース・エミッ
タ間が挿入されており、(3)前記トランジスタQ5の
エミッタとGNDとの間にバイアス電流Irefを流す
電流源回路15が挿入されている。
されたマルチエミッタ構造のNPN型の第5のトランジ
スタQ5のベース・エミッタ間がトランジスタQ3のエ
ミッタとトランジスタQ2のベースとの間に挿入されて
おり、(2)ダイオード接続されたトランジスタQ1の
エミッタと出力用トランジスタQ4のベースとの間にダ
イオード接続されたトランジスタQ6のベース・エミッ
タ間が挿入されており、(3)前記トランジスタQ5の
エミッタとGNDとの間にバイアス電流Irefを流す
電流源回路15が挿入されている。
【0046】図4の電流源回路において、出力用トラン
ジスタQ4のエミッタ面積を基本としたトランジスタQ
5のエミッタ面積比をLで表わし、説明の簡単化のため
に各トランジスタのベース電流を無視し、各トランジス
タのβ、Isは等しいとした場合、次式が成立する。
ジスタQ4のエミッタ面積を基本としたトランジスタQ
5のエミッタ面積比をLで表わし、説明の簡単化のため
に各トランジスタのベース電流を無視し、各トランジス
タのβ、Isは等しいとした場合、次式が成立する。
【0047】出力用トランジスタQ4のベース電位VB
EQ4は、 VBEQ4=VBEQ2+VBEQ5+VBEQ3−VBEQ1−VBEQ6 =VT ・ln[{Iref /(N・β・Is)} *{Iref /(L・β・Is)} *{Iin/(M・β・Is)} *{β・Is/Iref } *{β・Is/Iref }] =VT ・ln[Iin/(L・M・N・β・Is)] =VT ・ln[Iout /(β・Is)] …(9) ∴Iout ={1/(L・M・N)}・Iin …(10) となる。つまり、出力電流Iout は、入力電流Iinに対
して、マルチエミッタ構造の3個のトランジスタのエミ
ッタ面積の積(L・M・N)の逆数に比例する。
EQ4は、 VBEQ4=VBEQ2+VBEQ5+VBEQ3−VBEQ1−VBEQ6 =VT ・ln[{Iref /(N・β・Is)} *{Iref /(L・β・Is)} *{Iin/(M・β・Is)} *{β・Is/Iref } *{β・Is/Iref }] =VT ・ln[Iin/(L・M・N・β・Is)] =VT ・ln[Iout /(β・Is)] …(9) ∴Iout ={1/(L・M・N)}・Iin …(10) となる。つまり、出力電流Iout は、入力電流Iinに対
して、マルチエミッタ構造の3個のトランジスタのエミ
ッタ面積の積(L・M・N)の逆数に比例する。
【0048】図5は、本発明の第5の実施の形態に係る
電流源回路を示している。図5に示す電流源回路は、図
4に示した電流源回路と比べて、図4におけるトランジ
スタQ3のエミッタとGNDとの間にベース・エミッタ
間順方向電圧VBEがn(整数)段積みされ、それに応じ
てトランジスタQ3のベースと出力トランジスタQ4のベ
ースとの間にn個のトランジスタの各ベース・エミッタ
間が縦積みされている点が異なる。
電流源回路を示している。図5に示す電流源回路は、図
4に示した電流源回路と比べて、図4におけるトランジ
スタQ3のエミッタとGNDとの間にベース・エミッタ
間順方向電圧VBEがn(整数)段積みされ、それに応じ
てトランジスタQ3のベースと出力トランジスタQ4のベ
ースとの間にn個のトランジスタの各ベース・エミッタ
間が縦積みされている点が異なる。
【0049】即ち、GNDにエミッタが接続されたマル
チエミッタ構造のNPN型のトランジスタQA1のベース
と、コレクタが電源ノードに接続されたマルチエミッタ
構造のNPN型のトランジスタQAnのエミッタとの間
に、それぞれのコレクタが電源ノードに接続されたn-2
個のマルチエミッタ構造のNPN型のトランジスタQA2
〜QAn-1のベース・エミッタ間が縦積み接続されてい
る。前記n-2個のトランジスタQA2〜QAn-1の各エミッ
タとGNDとの間にそれぞれバイアス電流Iref を流す
電流源回路512〜51n-1が接続され、前記トランジ
スタQAnのエミッタとGNDとの間に入力電流Iinを流
す入力電流源回路14が接続されている。前記トランジ
スタQAnのベースとGNDとの間に、それぞれダイオー
ド接続されたn-1個のトランジスタQ1〜Qn-1の各ベ
ース・エミッタ間およびコレクタが電流出力ノード12
に接続された出力用トランジスタQnのベース・エミッ
タ間が縦積み接続されている。電源ノード11と前記ト
ランジスタQ1のコレクタとの間に基準電流Iref を流
す基準電流源回路13が接続されている。
チエミッタ構造のNPN型のトランジスタQA1のベース
と、コレクタが電源ノードに接続されたマルチエミッタ
構造のNPN型のトランジスタQAnのエミッタとの間
に、それぞれのコレクタが電源ノードに接続されたn-2
個のマルチエミッタ構造のNPN型のトランジスタQA2
〜QAn-1のベース・エミッタ間が縦積み接続されてい
る。前記n-2個のトランジスタQA2〜QAn-1の各エミッ
タとGNDとの間にそれぞれバイアス電流Iref を流す
電流源回路512〜51n-1が接続され、前記トランジ
スタQAnのエミッタとGNDとの間に入力電流Iinを流
す入力電流源回路14が接続されている。前記トランジ
スタQAnのベースとGNDとの間に、それぞれダイオー
ド接続されたn-1個のトランジスタQ1〜Qn-1の各ベ
ース・エミッタ間およびコレクタが電流出力ノード12
に接続された出力用トランジスタQnのベース・エミッ
タ間が縦積み接続されている。電源ノード11と前記ト
ランジスタQ1のコレクタとの間に基準電流Iref を流
す基準電流源回路13が接続されている。
【0050】図5の電流源回路において、ダーリントン
接続されているn個のトランジスタQA1〜QAnの各エミ
ッタ面積比をN1〜Nn、それぞれダイオード接続され
たn-1個のトランジスタQ1〜Qn-1の各エミッタ面積
比をL1〜Ln-1、出力用トランジスタQnのエミッタ
面積比をLnで表わし、説明の簡単化のために各トラン
ジスタのベース電流を無視し、各トランジスタのβ、I
sは等しいとした場合、次式が成立する。
接続されているn個のトランジスタQA1〜QAnの各エミ
ッタ面積比をN1〜Nn、それぞれダイオード接続され
たn-1個のトランジスタQ1〜Qn-1の各エミッタ面積
比をL1〜Ln-1、出力用トランジスタQnのエミッタ
面積比をLnで表わし、説明の簡単化のために各トラン
ジスタのベース電流を無視し、各トランジスタのβ、I
sは等しいとした場合、次式が成立する。
【0051】出力用トランジスタQnのベース電位VBE
Qnは、 VBEQn=VBEQA1 +VBEQA2 + … +VBEQAn-1 +VBEQAn −VBEQ1−VBEQ2− … −VBEQn-1 =VT ・ln[{Iref /(N1・β・Is)}*{Iref /(N2・β・I s)}*… *{Iref /(Nn-1 ・β・Is)}*{Iin/(Nn・β・ Is)}*{L1・β・Is/Iref }*{L2・β・Is/Iref }* … *{Ln-1 ・β・Is/Iref }] =VT ・ln[{(L1・L2・…・Ln-1 )/(N1・N2・…・Nn-1 ・ Nn)}*{Iin/β・Is}] =VT ・ln{Iout /(Iin・β・Is)} …(11) ∴Iout ={(L1・L2・…・Ln-1 ・Iin)/(N1・N2・…・Nn-1 ・ Nn)}・Iin …(12) となる。つまり、出力電流Iout は、入力電流Iinに対
して、それぞれダイオード接続されたn-1個のトランジ
スタQ1〜Qn-1および出力トランジスタQnのエミッ
タ面積比の積(L1・L2・…・Ln-1 ・Ln)に比例
し、マルチエミッタ構造のn個のトランジスタQA1〜Q
Anのエミッタ面積比の積(N1・N2・…・Nn-1 ・N
n)の逆数に比例する。
Qnは、 VBEQn=VBEQA1 +VBEQA2 + … +VBEQAn-1 +VBEQAn −VBEQ1−VBEQ2− … −VBEQn-1 =VT ・ln[{Iref /(N1・β・Is)}*{Iref /(N2・β・I s)}*… *{Iref /(Nn-1 ・β・Is)}*{Iin/(Nn・β・ Is)}*{L1・β・Is/Iref }*{L2・β・Is/Iref }* … *{Ln-1 ・β・Is/Iref }] =VT ・ln[{(L1・L2・…・Ln-1 )/(N1・N2・…・Nn-1 ・ Nn)}*{Iin/β・Is}] =VT ・ln{Iout /(Iin・β・Is)} …(11) ∴Iout ={(L1・L2・…・Ln-1 ・Iin)/(N1・N2・…・Nn-1 ・ Nn)}・Iin …(12) となる。つまり、出力電流Iout は、入力電流Iinに対
して、それぞれダイオード接続されたn-1個のトランジ
スタQ1〜Qn-1および出力トランジスタQnのエミッ
タ面積比の積(L1・L2・…・Ln-1 ・Ln)に比例
し、マルチエミッタ構造のn個のトランジスタQA1〜Q
Anのエミッタ面積比の積(N1・N2・…・Nn-1 ・N
n)の逆数に比例する。
【0052】ここで、L1=L2= … =Ln-1 =L
n=1とすると、 Iout ={1/(N1・N2・…・Nn-1 ・Nn)}・Iin …(13) となる。つまり、出力電流Iout は、入力電流Iinに対
して、マルチエミッタ構造のn個のトランジスタQA1〜
QAnのエミッタ面積比の積(N1・N2・…・Nn-1 ・
Nn)の逆数に比例する。
n=1とすると、 Iout ={1/(N1・N2・…・Nn-1 ・Nn)}・Iin …(13) となる。つまり、出力電流Iout は、入力電流Iinに対
して、マルチエミッタ構造のn個のトランジスタQA1〜
QAnのエミッタ面積比の積(N1・N2・…・Nn-1 ・
Nn)の逆数に比例する。
【0053】図6は、本発明の第6の実施の形態に係る
電流源回路を示している。図6に示す電流源回路は、図
5に示した電流源回路と比べて、各トランジスタのエミ
ッタ面積比を1とし、ダーリントン接続されているn個
のトランジスタQA1〜QAnのうちのQA2〜QAn-1の各エ
ミッタに接続されている電流源回路612〜61n-1に
それぞれ対応して重み付けがなされた電流Iref /A2〜
Iref /An-1を流すように形成されている点が異なり、
その他は同じであるので図5中と同一符号を付してい
る。
電流源回路を示している。図6に示す電流源回路は、図
5に示した電流源回路と比べて、各トランジスタのエミ
ッタ面積比を1とし、ダーリントン接続されているn個
のトランジスタQA1〜QAnのうちのQA2〜QAn-1の各エ
ミッタに接続されている電流源回路612〜61n-1に
それぞれ対応して重み付けがなされた電流Iref /A2〜
Iref /An-1を流すように形成されている点が異なり、
その他は同じであるので図5中と同一符号を付してい
る。
【0054】図6の電流源回路において、説明の簡単化
のために各トランジスタのベース電流を無視し、各トラ
ンジスタのβ、Isは等しいとした場合、次式が成立す
る。出力用トランジスタQnのベース電位VBEQnは、 VBEQn=VBEQA1 +VBEQA2 + … +VBEQAn-1 +VBEQAn −VBEQ1−VBEQ2− … −VBEQn-1 =VT ・ln[{Iref /(β・Is)}*{Iref /(A2・β・Is)}* … *{Iref /(An-1・β・Is)}*{Iin/(β・Is)}* {β・(Is/Iref )}*{β・Is/Iref }* … *{β・Is/Ire f }] =VT ・ln[{1/(A2・ … ・An-1)}*{Iin/(β・Is)}] =VT ・ln[Iout /β・Is) …(14) ∴Iout ={1/(A2・ … ・An-1)}・Iin …(15) となる。つまり、出力電流Iout は、入力電流Iinに対
して、電流源回路612〜61n-1の重み付け係数の積
(A2・ … ・An-1)の逆数に比例する。
のために各トランジスタのベース電流を無視し、各トラ
ンジスタのβ、Isは等しいとした場合、次式が成立す
る。出力用トランジスタQnのベース電位VBEQnは、 VBEQn=VBEQA1 +VBEQA2 + … +VBEQAn-1 +VBEQAn −VBEQ1−VBEQ2− … −VBEQn-1 =VT ・ln[{Iref /(β・Is)}*{Iref /(A2・β・Is)}* … *{Iref /(An-1・β・Is)}*{Iin/(β・Is)}* {β・(Is/Iref )}*{β・Is/Iref }* … *{β・Is/Ire f }] =VT ・ln[{1/(A2・ … ・An-1)}*{Iin/(β・Is)}] =VT ・ln[Iout /β・Is) …(14) ∴Iout ={1/(A2・ … ・An-1)}・Iin …(15) となる。つまり、出力電流Iout は、入力電流Iinに対
して、電流源回路612〜61n-1の重み付け係数の積
(A2・ … ・An-1)の逆数に比例する。
【0055】ここで、(A2・ … ・An-1)>1 と設
定しておくことにより、Iinより小さな出力電流Iout
が得られるが、(A2・ … ・An-1)<1 と設定して
おくことにより、Iinより大きな出力電流Iout が得ら
れる。
定しておくことにより、Iinより小さな出力電流Iout
が得られるが、(A2・ … ・An-1)<1 と設定して
おくことにより、Iinより大きな出力電流Iout が得ら
れる。
【0056】図7は、本発明の第7の実施の形態に係る
電流源回路を示している。図7に示す電流源回路は、図
6に示した電流源回路における基準電流源回路13の基
準電流Iref およびダーリントン接続されているn個の
トランジスタQA1〜QAnのうちのQA2〜QAn-1の各エミ
ッタに接続されている電流源回路612〜61n-1の重
み付けがなされた電流Iref /A2〜Iref /An-1を生成
するために抵抗素子を用いた具体例を示しており、図6
中と同一部分には同一符号を付している。
電流源回路を示している。図7に示す電流源回路は、図
6に示した電流源回路における基準電流源回路13の基
準電流Iref およびダーリントン接続されているn個の
トランジスタQA1〜QAnのうちのQA2〜QAn-1の各エミ
ッタに接続されている電流源回路612〜61n-1の重
み付けがなされた電流Iref /A2〜Iref /An-1を生成
するために抵抗素子を用いた具体例を示しており、図6
中と同一部分には同一符号を付している。
【0057】即ち、電源ノードとGNDとの間に、第1
の抵抗素子R0 、ベース・コレクタが接続されたPNP
トランジスタQ701のエミッタ・コレクタ間および基
準電流Iref を流す基準電流源13が直列に接続されて
いる。そして、電源ノードと前記ダイオード接続された
トランジスタQ1のコレクタとの間に第2の抵抗素子R
0 およびPNPトランジスタQ702のエミッタ・コレ
クタ間が直列に接続されている。
の抵抗素子R0 、ベース・コレクタが接続されたPNP
トランジスタQ701のエミッタ・コレクタ間および基
準電流Iref を流す基準電流源13が直列に接続されて
いる。そして、電源ノードと前記ダイオード接続された
トランジスタQ1のコレクタとの間に第2の抵抗素子R
0 およびPNPトランジスタQ702のエミッタ・コレ
クタ間が直列に接続されている。
【0058】また、前記電源ノードとGNDとの間に、
第3の抵抗素子R0 、PNPトランジスタQ703のエ
ミッタ・コレクタ間、コレクタ・ベースが接続されたN
PNトランジスタQ704のコレクタ・エミッタ間およ
び第4の抵抗素子R0 が直列に接続されている。前記P
NPトランジスタQ701、Q702およびQ703
は、ベース相互が接続されており、第1のカレントミラ
ー回路を形成している。
第3の抵抗素子R0 、PNPトランジスタQ703のエ
ミッタ・コレクタ間、コレクタ・ベースが接続されたN
PNトランジスタQ704のコレクタ・エミッタ間およ
び第4の抵抗素子R0 が直列に接続されている。前記P
NPトランジスタQ701、Q702およびQ703
は、ベース相互が接続されており、第1のカレントミラ
ー回路を形成している。
【0059】そして、ダーリントン接続されているn個
のトランジスタQA1〜QAnのうちのQA2〜QAn-1の各エ
ミッタに接続されている電流源回路として、それぞれ対
応してNPNトランジスタQ712〜Q71n-1の1個
のコレクタ・エミッタ間および抵抗素子R2 〜Rn-1 の
1個とが直列に接続されている。上記NPNトランジス
タQ712〜Q71n-1および前記Q704は、ベース
相互が接続されており、第2のカレントミラー回路を形
成している。
のトランジスタQA1〜QAnのうちのQA2〜QAn-1の各エ
ミッタに接続されている電流源回路として、それぞれ対
応してNPNトランジスタQ712〜Q71n-1の1個
のコレクタ・エミッタ間および抵抗素子R2 〜Rn-1 の
1個とが直列に接続されている。上記NPNトランジス
タQ712〜Q71n-1および前記Q704は、ベース
相互が接続されており、第2のカレントミラー回路を形
成している。
【0060】図7の電流源回路においては、抵抗比(R
2 /R0 )、 … 、(Rn-1 /R0 )がそれぞれ対応
して図6中の電流源回路612〜61n-1の重み付け係
数A2、… 、An-1に相当し、 Iout =(R0 n-2 /R2・ … ・Rn-1)・Iin …(16) となる。つまり、出力電流Iout は、入力電流Iinに対
して抵抗素子R0 の抵抗値のn−2乗に比例し、抵抗素
子R2・ … ・Rn-1の抵抗値の重み付け係数の積の逆数
に比例する。
2 /R0 )、 … 、(Rn-1 /R0 )がそれぞれ対応
して図6中の電流源回路612〜61n-1の重み付け係
数A2、… 、An-1に相当し、 Iout =(R0 n-2 /R2・ … ・Rn-1)・Iin …(16) となる。つまり、出力電流Iout は、入力電流Iinに対
して抵抗素子R0 の抵抗値のn−2乗に比例し、抵抗素
子R2・ … ・Rn-1の抵抗値の重み付け係数の積の逆数
に比例する。
【0061】なお、(R2・ … ・Rn-1)>R0 n-2 と
設定しておくことにより、Iinより小さな出力電流Iou
t が得られるが、(R2・ … ・Rn-1)<R0 n-2 と設
定しておくことにより、Iinより大きな出力電流Iout
が得られる。
設定しておくことにより、Iinより小さな出力電流Iou
t が得られるが、(R2・ … ・Rn-1)<R0 n-2 と設
定しておくことにより、Iinより大きな出力電流Iout
が得られる。
【0062】
【発明の効果】上述したように本発明によれば、構成が
至って簡単でありながら、使用素子のパターンサイズ、
ICチップのサイズを抑制しつつ微小な出力電流を精度
良く得ることが可能になる電流源回路を提供することが
できる。
至って簡単でありながら、使用素子のパターンサイズ、
ICチップのサイズを抑制しつつ微小な出力電流を精度
良く得ることが可能になる電流源回路を提供することが
できる。
【図1】本発明の第1の実施の形態に係る電流源回路を
示す回路図。
示す回路図。
【図2】本発明の第2の実施の形態に係る電流源回路を
示す回路図。
示す回路図。
【図3】本発明の第3の実施の形態に係る電流源回路を
示す回路図。
示す回路図。
【図4】本発明の第4の実施の形態に係る電流源回路を
示す回路図。
示す回路図。
【図5】本発明の第5の実施の形態に係る電流源回路を
示す回路図。
示す回路図。
【図6】本発明の第6の実施の形態に係る電流源回路を
示す回路図。
示す回路図。
【図7】本発明の第7の実施の形態に係る電流源回路を
示す回路図。
示す回路図。
【図8】従来の電流源回路の一例を示す回路図。
【図9】従来の電流源回路の他の例を示す回路図。
11、21…電源ノード、12、22…電流出力ノー
ド、13、15、512〜51n-1 、612〜61n-1
…基準電流供給回路、1423…入力電流回路。
ド、13、15、512〜51n-1 、612〜61n-1
…基準電流供給回路、1423…入力電流回路。
Claims (10)
- 【請求項1】 電源ノードと接地ノードとの間に直列に
接続された基準電流源回路、コレクタ・ベース相互が接
続されたNPN型の第1のトランジスタおよびマルチエ
ミッタ構造の第2のトランジスタと、 前記電源ノードにコレクタが接続され、ベースが前記第
1のトランジスタのベースに接続され、エミッタが前記
第2のトランジスタのベースに接続されたマルチエミッ
タ構造のNPN型の第3のトランジスタと、 前記第3のトランジスタのエミッタと接地ノードとの間
に接続された入力電流源回路と、 電流出力ノードと接地ノードとの間にコレクタ・エミッ
タ間が接続され、ベースが前記第2のトランジスタのコ
レクタに接続されたNPN型の第4のトランジスタとを
具備することを特徴とする電流源回路。 - 【請求項2】 請求項1記載の電流源回路において、 前記第4のトランジスタのエミッタ面積を基本とした場
合、第1のトランジスタのエミッタ面積はn倍、第2の
トランジスタのエミッタ面積はN倍、第3のトランジス
タのエミッタ面積はM倍に設定されていることを特徴と
する電流源回路。 - 【請求項3】 請求項2記載の電流源回路において、 前記n=1であることを特徴とする電流源回路。
- 【請求項4】 請求項1乃至3のいずれか1項に記載の
電流源回路において、前記入力電流源回路に代えて抵抗
素子が接続されていることを特徴とする電流源回路。 - 【請求項5】 電源ノードにエミッタが接続され、コレ
クタ・ベース相互が接続されたPNP型の第1のトラン
ジスタと、 前記第1のトランジスタのコレクタと接地ノードとの間
にコレクタ・エミッタ間が接続されたマルチエミッタ構
造のNPN型の第2のトランジスタと、 前記電源ノードにエミッタが接続され、ベースが前記第
1のトランジスタのベースに接続されたPNP型の第3
のトランジスタと、 前記第3のトランジスタのコレクタと接地ノードとの間
にコレクタ・エミッタ間が接続され、コレクタ・ベース
相互が接続されたNPN型の第4のトランジスタと、 前記第4のトランジスタのベースにベースが接続され、
接地ノードにエミッタが接続され、コレクタが前記第2
のトランジスタのベースに接続されたマルチエミッタ構
造のNPN型の第5のトランジスタと、 前記電源ノードと前記第5のトランジスタのコレクタと
の間に接続された入力電流源回路と、 電流出力ノードと接地ノードとの間にコレクタ・エミッ
タ間が接続され、ベースが前記第5のトランジスタのコ
レクタに接続された電流出力用のNPN型の第6のトラ
ンジスタとを具備することを特徴とする電流源回路。 - 【請求項6】 電源ノードに一端が接続された基準電流
源回路と、 前記基準電流源回路の他端に一端が接続され、それぞれ
コレクタ・ベースが接続され、互いに直列に接続された
n個のNPN形の第1のトランジスタと、 前記直列に接続されたn個の第1のトランジスタの他端
と接地ノードとの間にコレクタ・エミッタ間が接続され
たマルチエミッタ構造のNPN形の第2のトランジスタ
と、 前記直列に接続されたn個の第1のトランジスタの一端
にベースが接続され、前記電源ノードにコレクタが接続
されたマルチエミッタ構造のNPN形の第3のトランジ
スタと、 前記第3のトランジスタのエミッタと接地ノードとの間
に接続された入力電流源回路と、 電流出力ノードと接地ノードとの間にコレクタ・エミッ
タ間が接続され、ベースが前記第2のトランジスタのコ
レクタに接続されたNPN形の第4のトランジスタと、 前記第2のトランジスタのベースと前記第3のトランジ
スタのエミッタとの間にそれぞれのベース・エミッタ間
が縦積み接続されたn-1個のマルチエミッタ構造のNP
N形の第5のトランジスタと、 前記n-1個の第5のトランジスタの各エミッタと接地ノ
ードとの間にそれぞれ接続されたn-1個のバイアス電流
源回路とを具備することを特徴とする電流源回路。 - 【請求項7】 請求項6記載の電流源回路において、 前記n=2であることを特徴とする電流源回路。
- 【請求項8】 請求項6または7記載の電流源回路にお
いて、 前記第1および第4のトランジスタはマルチエミッタ構
造を有することを特徴とする電流源回路。 - 【請求項9】 電源ノードに一端が接続された基準電流
源回路と、 前記基準電流源回路の他端に一端が接続され、それぞれ
コレクタ・ベースが接続され、互いに直列に接続された
n個のNPN形の第1のトランジスタと、 前記直列に接続されたn個の第1のトランジスタの他端
と接地ノードとの間にコレクタ・エミッタ間が接続され
たNPN形の第2のトランジスタと、 前記直列に接続されたn個の第1のトランジスタの一端
にベースが接続され、前記電源ノードにコレクタが接続
されたNPN形の第3のトランジスタと、 前記第3のトランジスタのエミッタと接地ノードとの間
に接続された入力電流源回路と、 電流出力ノードと接地ノードとの間にコレクタ・エミッ
タ間が接続され、ベースが前記第2のトランジスタのコ
レクタに接続されたNPN形の第4のトランジスタと、 前記第2のトランジスタのベースと前記第3のトランジ
スタのエミッタとの間にそれぞれのベース・エミッタ間
が縦積み接続されたn-1個のNPN形の第5のトランジ
スタと、 前記n-1個の第5のトランジスタの各エミッタと接地ノ
ードとの間にそれぞれ接続され、重み付けされた大きさ
の電流を流すn-1個のバイアス電流源回路とを具備する
ことを特徴とする電流源回路。 - 【請求項10】 請求項9記載の電流源回路において、 前記n-1個のバイアス電流源回路は、それぞれ重み付け
された大きさの抵抗素子を用いて重み付けされた大きさ
の電流を流すことを特徴とする電流源回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07118197A JP3263334B2 (ja) | 1997-03-25 | 1997-03-25 | 電流源回路 |
US09/046,787 US6100749A (en) | 1997-03-25 | 1998-03-24 | Current source circuit |
KR1019980010236A KR100292924B1 (ko) | 1997-03-25 | 1998-03-25 | 전류원 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07118197A JP3263334B2 (ja) | 1997-03-25 | 1997-03-25 | 電流源回路 |
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Publication Number | Publication Date |
---|---|
JPH10268953A true JPH10268953A (ja) | 1998-10-09 |
JP3263334B2 JP3263334B2 (ja) | 2002-03-04 |
Family
ID=13453240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07118197A Expired - Fee Related JP3263334B2 (ja) | 1997-03-25 | 1997-03-25 | 電流源回路 |
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Country | Link |
---|---|
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JP (1) | JP3263334B2 (ja) |
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US7277765B1 (en) | 2000-10-12 | 2007-10-02 | Bose Corporation | Interactive sound reproducing |
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JP4443301B2 (ja) * | 2004-05-17 | 2010-03-31 | セイコーインスツル株式会社 | ボルテージ・レギュレータ |
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JP2012044108A (ja) * | 2010-08-23 | 2012-03-01 | Mitsumi Electric Co Ltd | 半導体集積回路、該回路を備えるスイッチング電源及び該電源を備える制御システム |
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---|---|---|---|---|
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US5126653A (en) * | 1990-09-28 | 1992-06-30 | Analog Devices, Incorporated | Cmos voltage reference with stacked base-to-emitter voltages |
JP3304539B2 (ja) * | 1993-08-31 | 2002-07-22 | 富士通株式会社 | 基準電圧発生回路 |
-
1997
- 1997-03-25 JP JP07118197A patent/JP3263334B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-24 US US09/046,787 patent/US6100749A/en not_active Expired - Fee Related
- 1998-03-25 KR KR1019980010236A patent/KR100292924B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
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US6100749A (en) | 2000-08-08 |
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