JPS62101108A

JPS62101108A - ボルテ−ジ・フオロワ

Info

Publication number: JPS62101108A
Application number: JP60241095A
Authority: JP
Inventors: Toshiaki Fujii; 利昭藤井
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1985-10-28
Filing date: 1985-10-28
Publication date: 1987-05-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、集積回路で構成したボルテージ・フォロワに
関するものである。

〔従来の技術〕

従来より、ボルテージ・フォロワには何種類力）の構成
のものがあった。以下に代表的な２つの例について説明
する。

第４図に、その−例を示す。

この図に示すボルテージ・７オロワは、基本的にＯＰア
ンプそのものである。従って、ＯＰアンプの利点は全て
備えており、高入力インピーダンス、低出力インピーダ
ンス等を容易に実現できる。

また、第５図に他の例を示す。

この回路は、ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　５ＯＬ
ＩＤ−８ＴＡＴＥＣＩＲＣＵＩ’ｌＳ、　ＶＯＬ、　５
Ｃ−１４，ＮＯ，６，ＤＥＣＢＭＢＦｔＲ１９７９の１
０５９ページのｒ　Ａ　　３００Ｖ　／ｐｓ　Ｍｏｎｏ
ｌｉｔｈｉｃ　ＶｏｌｔａｇｅＦｏｌｌｏｗｅｒ　Ｊに
記載されたものである。

この図に示すボルテージ・フォロワは、オープンループ
で動作するものである。

Ｊ’　１〜Ｊ’　６は接合型電界効果トランジスタ（以
下、　　Ｊ　ＰＥＴとする）、Ｑ’ｌ　〜Ｑ”１１はバ
イポーラ・トランジスタである。また、Ｉ’　１〜Ｉ’
　３は電流源である。これらの素子は図に示すよりに接
続されている。また、■＋及びＶ−は回路を駆動するだ
めの正電源及び負電源である。

ンこのような回路で、ｌ−ス・フォロワで動作するトラン
ジスタＪ’ｌ　は、同一形状のトランジスタＪ２によっ
てバイアスされているので、ゲート・ソース間電位差Ｖ
。ｓｏがＯｖである。信号は、エミッタ・フォロワで動
作するトランジスタｑ１、レベルシフト用のダイオード
Ｑ’５及びｑ６、そしてもう１つのエミッタ・フォロワ
のトランジスタＣ１７ＶＣ伝達される。トランジスタＱ
５とＱ６は、トランジスタを第６図に示すように接続し
、ダイオードと同様に機能させたものである。ここで、
電流源Ｉ’ｌ、　　Ｉ’２．　Ｉ’　３の相対精度が良
ければ、各トランジスタのベース・エミッタ間電圧（Ｖ
Ｂ。）ハ消去することができる。その結果、入力とトラ
ンジスタｑ７のエミッタの電位が等しくなる。出力段で
は、トランジスタＪ’　６のドレイン電流が、トランジ
スタＱ’ＩＯとｑｌｌで構成されるカレント・ミラー回
路でミラーされ、トランジスタＪ／　５ｒ、バイアスす
る１、トランジスタＪ／　５とＪ／　６が同一特性を持
つため、トランジスタＪ′５のゲート・ソ、−ス間電圧
Ｖ。３５もＯｖとなる。以上の説明から、出力０ＬＩＴ
ＰＵＴは入力　ＩＮＰＵＴ　に正確に追従する。

この回路の出力段の特徴は、動作の趙い基板構成のｐｎ
ｐ型トランジスタを用いていないことと、トランジスタ
Ｑ’９のベース・エミッタ間電圧ｖＢＥが負荷によらず
一定であることである。トランジスタｑ９のエミッタ面
積はトランジスタｑ７の６倍あり、アイドリンク電流は
約１０ｍＡである。これは、Ｉ’３＃１．７ｍＡである
ため、その６倍の電流が流れることによって決まる。ト
ランジスタＱ’８のベース電位はフローティング状態に
あり、無負荷の場合、約１０ｍＡのコレクタ電流が流れ
ている。ここで、出力端に負荷が付いたとき、±１０ｍ
Ａまでの電流はトランジスタＱ８によって吸収される。

すなわち、出力がＩＯＶで、負荷が１にΩの場合は、出
力端から負荷へ電流が流れ込むため、トランジスタＱ８
のコレクタ電流は約ＯｍＡである。一方、出力が一１０
ｖで負荷が１１（Ωの場合は、負荷から出力端へ電流が
流れるため、トランジスタＱ８のコレクタ電流は約２０
ｍＡである。この間、トランジスタＱ９のベース・エミ
ッタ間電圧は、そのコレクタ電流が負荷によらず一定で
あるため変化せず、出力が入力に対して正確に追従する
。

この回路は、オープンルーズで動作するため、位相補償
用の容量を設ける必要がなく、±１０ｍＡの出力ｔｌｔ
流まで動作する。

〔発明が解決しようとする問題点〕

しかし、上述した２つの従来例では、次のような問題点
があった。

すなわち、第４図の回路では、重い負ＭＩ還がかかって
いるため、大容量のコンデンサで十分な位相補償をする
必要がある。しかし、このコンデンサを設けたことによ
妙、スルーレートが小さくなり、高速応答性が悪化する
という問題点があった。

また、この回路を半導体集積回路上で実現する場合は、
内部に大容量のキャパシタを形成する必要があることか
ら、占有面積が増大するという問題点があった。

また、第５図の回路では、トランジスタには、Ｊ　ＦＢ
Ｔとバイポーラ・トランジスタがあるだめ、Ｂｉ　−Ｐ
ＥＴプロセスで製造する必要がある。それには、工程が
増加する。さらに、ＪＦｇＴのピンチオフ電圧の均一化
を図る必要があり、歩留りの維持が困難となる。また、
最大出力電流と同じだけのバイアス電流を出力段に常時
流さなければならないため、消費電力が大きくなり、発
熱量が多くなる。このことから、機能ブロックとして他
のアナログ回路と混載するには不利になる。単体とじて
半導体集積回路にした場合も、ヒート・シンク等の実装
手段が必要となる。

本発明は上述した問題点を除去するためになされたもの
であり、オープン・ループ動作を行なう小型で間単な回
路構成のボルテージ・フォロアｔ−実現することを目的
とする。

〔問題点を解決するだめの手段〕

本発明は、ボルテージ・ミラー回路と電流ブースタ回路
からなり、前記ボルテージ・ミラー回路は、入力側は、
コレクタは正電源にベースは入力端にそれぞれ接続され
たｎｐｎ型の第１のトランジスタと、該第１のトランジ
スタとカスコード°接続されていてベースがコレクタに
接続されたｐｎｐ型の第２のトランジスタと、流入端は
前記第２のトランジスタのコレクタに流出端は負電源に
それぞれ接続された第１の電流源とを有し、出力側は、
流入端は前記正電源に接続された第２の電流源と、コレ
クタは前記第２の電流源の流出端にベースは出力端にそ
れぞれ接続されたｎｐｎ型の第３のトランジスタと、該
第３のトランジスタとカスコード接続されだベースは前
記第２のトランジスタのベースにコレクタは前記負１を
源にそれぞれ接続されたｐｎｐ型の第４のトランジスタ
とを有し、前記電流ブースタ回路は、入力側は前記第２
の電流源と第３のトランジスタの接続点に、出力側は前
記出力端にそれぞれ接続され、入力側の電位に応じて出
力端の電位を一定にさせる信号を発生することを特徴と
するボルテージ・フォロワである。

〔実施例〕

以下、図面により本発明を説明する。

第１図は本発明に係るボルテージ・フォロワの一実施例
の構成図である。

このボルテージ・フォロワは、ボルテージ・ミラー回路
と電流ブースタ回路からなる。

ボルテージ・ミラー回路の入力側は、第１及び第２のト
ランジスタＱｌ及びＱ２と第１の電流源１１とからなる
。

第１のトランジスタＱ１は、ｎｐｎ型のバイポーラ・ト
ランジスタで、第２のトランジスタＱ２とカスコード接
続されていて、コレクタは正電源■やに、ぺ第２のトラ
ンジスタＱ２は、ｐｎｐ型のバイポーラ・トランジスタ
で、ベースがコレクタに接続され、これらは第１のｔ流
源■ｌの流入端に接続されている。

第１の電流源工１の流出端は負電源Ｖ−に接続されてい
る。

ボルテージ・ミラー回路の出力側は、第３及びｆｇ４の
トランジスタＱ３及びＱ４と第２の電流源Ｉ２からなる
。

第２の１！流源■２は、流入端は正電源Ｖ＋に接続され
ている。

第３のトランジスタＱ３は、ｎｐｎ型のバイポーラ・ト
ランジスタで、第４のトランジスタとカスコード接続さ
れていて、コレクタは第２の電流源Ｉ２の流出端に、ベ
ースは出力端ＶＯにそれぞれ接続されている。

第４のトランジスタＱ４は、ｐｎｐ　ｍのバイポーラ・
トランジスタで、コレクタは負電源Ｖ−に、ベースは第
２のトランジスタＱ２のベースにそれぞれ接続されてい
る。

電流ブースタ回路で、Ｂは電流ブースタであり、正電源
■やと負電源Ｖ−で駆動され、入力側は第２の電流源Ｉ
２と第３のトランジスタＱ３の接続点に、出力側は出力
端Ｖｏにそれぞれ接続されている。電流ブースタ回路は
、入力側の電位に応じて出力端の電位を一定にさせる信
号を発生する。

次に、第２図に本発明に係るボルテージ・７オロワの具
体的な構成例を示す。第２図で、第】図と同一のものは
同一符号を付ける。

第２図で、Ｑ５〜Ｑ９は第５〜第９のトランジスタ、■
３〜Ｉ５は第３〜第５の電流源である。

これらのトランジスタはバイポーラ・トランジスタで％
Ｑ５．　Ｑ７及びＱ８はｎｐｎ型、Ｑ６及びＱ９はｐｎ
ｐ型である。

第５のトランジスタＱ５は、コレクタは正直源Ｖ＋に、
ベースは第２の電流源工２と第４のトランジスタＱ４の
接続点に、エミッタは第３の’ｌｉｔ流源工３の入力端
に接続されている。

第６のトランジスタＱ６は、エミッタは第４の−流源Ｉ
４の流出端に、ベースは第５のトランジスタＱ５と第３
の電流源Ｉ３の接続点に、コレクタは負電源Ｖ−にそれ
ぞれ接続されている。

第７のトランジスタＱ７は、コレクタは正電源Ｖ＋に、
ベースは第５のトランジスタＱ５と第３の電流源Ｘ３の
間の接続点に、エミッタは第５の電流源工５の入力端に
それぞれ接続されている。

第８のトランジスタＱ８は、コレクタは正電源Ｖ＋に、
ベースは第４の電流源■４と第６のトランジスタＱ６の
接続点に、エミッタは出力端■０にそれぞれ接続されて
いる。

第９のトランジスタＱ９は、エミッタは出力端ｖＯに、
ベースは第７のトランジスタＱ７と第５の電流源工５の
接続点に、コレクタは負電源Ｖ−にそれぞれ接続されて
いる。

第３及び第５の電流源工３及びＩ５の流出端は負電源■
−に接続されている。また、第４の電流源Ｘ４の流入端
は正電源Ｖ＋に接続されている。

この回路の動作について説明する。

各トランジスタは十分大きな増幅率を有する。

また、トランジスタＱｌとＱ３、及びＱ２とＱ４の各々
のペアは同一特性をもち、電流源■１と工２は等しいも
のである。その結果、トランジスタＱ１とＱ３のベース
・エミッタ間電圧ｖＢＢＩと■ＢＥ３は等しくなし、筐
たトランジスタＱ２とＱ４のベース・エミッタ間電圧Ｖ
　とＶ　　も等しくなる。以上から、入力端ｖ１とＢＦ
ｉ２　　　８Ｅ４トランジスタＱ４のベース電位すなわち出力端■０の電
位が等しくなる。

以上がボルテージ・ミラー回路の動作である。

以下に電流ブースタ回路の動作について説明する。

トランジスタＱ５〜Ｑ７は、それぞれ電流源Ｉ３〜工５
によってバイアスされている。

電流源Ｉ４とトランジスタＱ６のエミッタ面積及び電流
源Ｉ５とトランジスタＱ７のエミッタ面積と、トランジ
スタＱ８とＱ９のエミッタ面積の関係から、トランジス
タＱ８とＱ９のバイアス電流は決まる。そして、トラン
ジスタＱ５のベース電位がフローティングであるため、
電流ブースタ回路の各電位は、出力０ＵＴＰＵＴから決
まる。

出力端Ｖｏに負荷が付けられた場合、ソース電流はトラ
ンジスタ４ｓ、タンク電流はトランジスタＱ９によって
駆動される。ここで、ソース電流は出力端ＶＯから負荷
に流れ込む電流で、タンク電流は負荷から出力端ＶＯに
吐き出される電流である。このとき、ソース電流やタン
ク電流によってトランジスタＱ８とＱ９のベース・エミ
ッタ間電圧が変化するが、トランジスタＱ５のベース電
位がフローティングであるため、出力０ＵＴＰＬＩＴに
影響を及ぼすことはない。また、最大出力電流はトラン
ジスタＱ８とＱ９のアイドリング電流によらない。アイ
ドリンク電流は周波数特性から決められる。

第３図は本発明に係るボルテージ・フォロワの他の実施
例の構成図である。

この回路では、破線で囲まれた電流ブースタ回路の構成
が第２図のものと異なる。

すなわち、電流ブースタ回路は、第１０のトランジスタ
ＱＩＯと第６の電流源工６からなる。

第１ＯのトランジスタＱＩＯは、コレクタは正電源Ｖ＋
に、ベースは第２の電流源Ｉ２と第３のトランジスタＱ
３の接続点に、エミッタは出力端ｖＯにそれぞれ接続さ
れている。

第６の電流源Ｉ６は、流入端は出力端ＶＯに、流出端は
負電源Ｖ−にそれぞれ接続されている。

この回路では、出力をソース電流のみに限定している。

この場合は、電流ブースタ回路は、エミッタ魯フォロワ
としてのトランジスタＱＩＯのみですむため、構成が簡
単になる。

〔効果〕

本発明に係るボルテージ・フォロワによれば。

次のような効果が得られる。

■　回路がオープンループで動作するため、位相動作の
高速化が可能になる。

■　位相補償用の大金Ｉｆ（コンデンサを必要としない
ことから、チップ上での占有面積を小さくできる。従っ
て、Ａ／Ｄコンバータ等の大規模集積回路の機能ブロッ
クに使用できる。

■　Ｐンジスタがバイポーラ・トランジスタのみで構成
されているため、バイポーラ・プロセスのみで容易に製
造できる。

■　バイアス電流やアイドリンクｔｉが、最大出力心流
によらないため、低消費電力化が図れる。

これによって、ヒート・シンク等が不要で実装が容易に
なる。

【図面の簡単な説明】

第１図は本発明に１系るボルテージ・フォロワの一実施
例の溝成図、第２図及び第３図は第１図の具体的購成例
を示した図、第４図〜第６図は従来に２けるボルテージ
・フォロワの構成例を示した図である。Ｑｌ−Ｑ、４・・・第１−第４のトランジスタ、ＩＩ、
　Ｉ２・・・第１及び第２の４流源、Ｂ・・・１！ｃ流
ブースタ。第１図ボルテージぐつ一日−１−ｊ先丁−スタＩ！８！語第２
図第３図第４図

Claims

【特許請求の範囲】ボルテージ・ミラー回路と電流ブースタ回路からなり、前記ボルテージ・ミラー回路は、入力側は、コレクタは正電源にベースは入力端にそれぞ
れ接続されたｎｐｎ型の第１のトランジスタと、該第１
のトランジスタとカスコード接続されていてベースがコ
レクタに接続されたｐｎｐ型の第２のトランジスタと、
流入端は前記第２のトランジスタのコレクタに流出端は
負電源にそれぞれ接続された第１の電流源とを有し、出力側は、流入端は前記正電源に接続された第２の電流
源と、コレクタは前記第２の電流源の流出端にベースは
出力端にそれぞれ接続されたｎｐｎ型の第３のトランジ
スタと、該第３のトランジスタとカスコード接続されベ
ースは前記第２のトランジスタのベースにコレクタは前
記負電源にそれぞれ接続されたｐｎｐ型の第４のトラン
ジスタとを有し、前記電流ブースタ回路は、入力側は前記第２の電流源と
第３のトランジスタの接続点に、出力側は前記出力端に
それぞれ接続され、入力側の電位に応じて出力端の電位
を一定にさせる信号を発生することを特徴とするボルテ
ージ・フォロワ。