JPH04233823A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に係り、特に
レベルシフト用ダイオードを含む出力回路を有する半導
体装置に関する。

【０００２】近年の大規模集積回路（ＬＳＩ）は高速化
、低消費電力化、高集積化の要求が益々強くなってきた
。そのため、ＬＳＩ内で用いられる半導体装置も、高速
で低消費電力の回路構成であることが必要とされる。

【０００３】

【従来の技術】図２は従来の半導体装置の一例の回路図
を示す。同図中、ＮＰＮトランジスタＱ１　及びＱ２　
は各エミッタが共通接続され、かつ、各コレクタが別々
に抵抗Ｒ１　，Ｒ２　を介して高電位側電源電圧ＶＣＣ
に接続されて電流スイッチ回路を構成している。トラン
ジスタＱ１　のベースは入力端子１に接続され、パルス
が入力される。トランジスタＱ２　のベースには入力端
子１の入力パルスのハイレベル（例えば−０．９　Ｖ）
とローレベル（例えば−１．７　Ｖ）の中間レベルの電
圧ＶＢＢ（例えば−１．３　Ｖ）が与えられる。すなわ
ち、この電圧ＶＢＢはスレッシュホールド電圧となる。

【０００４】ＮＰＮトランジスタＱ３　のコレクタはト
ランジスタＱ１　及びＱ２　の両エミッタに接続され、
Ｑ３　のエミッタは抵抗Ｒ３　を介して低電位側電源電
圧ＶＥＥに接続されている。トランジスタＱ３　と抵抗
Ｒ３　は、トランジスタＱ３　のベースに印加される定
電圧ＶＣＳとＱ３　のベース・エミッタ間電圧ＶＢＥ及
び抵抗Ｒ３　の値によって決まる定電流ＩＣＳを発生さ
せる定電流回路を構成している。この定電流回路と上記
トランジスタＱ１　，Ｑ２　，抵抗Ｒ１　，Ｒ２　によ
る電流スイッチ回路とにより論理回路２が構成されてい
る。

【０００５】トランジスタＱ２　のコレクタと抵抗Ｒ２
　の接続点はＮＰＮトランジスタＱ４　及びＱ５　の両
ベースに夫々接続されている。トランジスタＱ４　のエ
ミッタはレベルシフト用ダイオードＤ１　及び抵抗Ｒ４
　を直列に介して低電位側電源電圧ＶＥＥに接続されて
いる。ＰＮＰトランジスタＱ６　はベースがダイオード
Ｄ１　のカソードと抵抗Ｒ４　との接続点に接続され、
そのエミッタはトランジスタＱ５　のエミッタに接続さ
れ、そのコレクタは低電位側電源電圧ＶＥＥに接続され
ている。これらのトランジスタＱ４　，Ｑ５　，Ｑ６　
，ダイオードＤ１及び抵抗Ｒ４　に出力回路３を構成し
ており、トランジスタＱ５　とＱ６　の両エミッタより
端子４へ信号を出力する。なお、ＣＬ　は次段の入力容
量や各種の寄生容量による負荷容量を示す。

【０００６】上記の論理回路２と出力回路３はＥＣＬ（
エミッタ・カップルト・ロジック）回路となっている。 いま、端子１にハイレベルの信号が入力されたものとす
ると、トランジスタＱ１　がオン、トランジスタＱ２　
がオフとなるため、トランジスタＱ２　にコレクタ電流
が流れないのでトランジスタＱ２　のコレクタ電位、す
なわちトランジスタＱ４　及びＱ５　のベース電位が略
ＶＣＣのハイレベルとなる。

【０００７】他方、端子１にローレベルの信号が入力さ
れたものとすると、トランジスタＱ１　がオフ、トラン
ジスタＱ２　がオンとなり、定電流ＩＣＳが抵抗Ｒ２　
を流れてＲ２　・ＩＣＳなる電圧降下が生じるので、ト
ランジスタＱ４　，Ｑ５　の両ベース電位はローレベル
となる。従って、論理回路２はバッファとなっている。

【０００８】トランジスタＱ２　がオフのとき（端子１
にハイレベルの信号が入力されたとき）には、トランジ
スタＱ４　及びＱ５　の両ベース電位がハイレベルとな
るので、論理回路２の出力電位（トランジスタＱ２　の
コレクタ電位）からトランジスタＱ５　のベース・エミ
ッタ間電圧ＶＢＥ下がったハイレベルの電位が端子４へ
出力される。

【０００９】また、トランジスタＱ２　がオンのとき（
端子１にローレベルの信号が入力されたとき）にも、論
理回路２の出力電位からトランジスタＱ５　のベース・
エミッタ間電圧ＶＢＥ下がったローレベルの電位が端子
４へ出力される。

【００１０】このように、出力回路３は端子１の入力電
位がハイレベルのときにはハイレベル、入力電位がロー
レベルのときにはローレベルを端子４へ出力する回路で
、アクティブプルダウン回路と呼ばれ、出力端子４での
ローレベルからハイレベルへの変化（以下、これを「Ｌ
→Ｈ」と記す）あるいはハイレベルからローレベルへの
変化（以下、これを「Ｈ→Ｌ」と記す）の遷移時間を最
終段のエミッタフォロワトランジスタとエミッタ抵抗と
の接続点より信号を出力する回路などよりも短くした回
路である。

【００１１】すなわち、出力端子４の出力電圧がＨ→Ｌ
へ変化するときには、負荷容量ＣＬ　に蓄えられている
電荷をトランジスタＱ６　のエミッタ、コレクタを通し
て急速に放電させ、また出力電圧がＬ→Ｈに変化すると
きには、トランジスタＱ５　のコレクタ、エミッタを通
して負荷容量ＣＬ　に急速に充電を行なうことによって
、上記の遷移時間を短縮できる。

【００１２】

【発明が解決しようとする課題】しかるに、上記の従来
の半導体装置では、高速化のためにトランジスタＱ５　
及びＱ６　に大電流が流れるため、消費電力が大きく、
高集積化が困難でＬＳＩに対する要求を満足できないと
いう問題がある。

【００１３】本発明は上記の点に鑑みなされたもので、
低消費電力の半導体装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明の半導体装置は、
互いに逆導電型で両ベース間にレベルシフト用ダイオー
ドが接続された第１及び第２のトランジスタのうち、第
１のトランジスタのベースに信号を入力し、第１及び第
２のトランジスタの両エミッタ共通接続点から出力を取
り出す出力回路を備えた半導体装置において、レベルシ
フト用ダイオードのカソード面積を、少なくとも第２の
トランジスタのエミッタ面積より大に構成したものであ
る。

【００１５】

【作用】本発明は第１及び第２のトランジスタの出力が
変化する時（過渡状態）のみ、一方がオンで他方がオフ
となればよく、定常状態（出力が変化しない時）では極
端には電流が第１及び第２のトランジスタに流れなくて
もよい点に着目し、第１及び第２のトランジスタに定常
状態にて流れる電流を減少させるようにしたものである
。

【００１６】第１及び第２のトランジスタに流れる定常
状態での電流は、第１のトランジスタのベース・エミッ
タ間電圧ＶＢＥとレベルシフト用ダイオードの順方向降
下電圧ＶＤ　の和に指数関数的に比例する。そこで、本
発明ではレベルシフト用ダイオードのカソード面積を少
なくとも第２のトランジスタのエミッタ面積よりも大き
くすることにより、上記電圧ＶＤ　を小にし、第１及び
第２のトランジスタに流れる定常状態での電流を従来よ
りも小とする。

【００１７】

【実施例】図１は本発明の一実施例の回路図を示す。同
図中、図２と同一構成部分には同一符号を付し、その説
明を適宜省略する。図１において、出力回路５内のＮＰ
ＮトランジスタＱ４　のベースはレベルシフト用ダイオ
ードＤ２ａ，Ｄ２ｂのアノードに夫々共通接続されてい
る。また、ＰＮＰトランジスタＱ６　のベースと抵抗Ｒ
４　´の接続点は上記のレベルシフト用ダイオードＤ２
ａ，Ｄ２ｂの各カソードに共通接続されている。トラン
ジスタＱ４　，Ｑ５　及びＱ６の各エミッタ面積は夫々
等しく設定されている。

【００１８】上記のダイオードＤ２ａ及びＤ２ｂはカソ
ード面積がトランジスタＱ６　のエミッタ面積と同一の
ダイオードが２個並列接続されている。これにより、ダ
イオードＤ２ａ，Ｄ２ｂ全体のカソード面積はトランジ
スタＱ６　のエミッタ面積の２倍になっている。なお、
ダイオードＤ２ａ，Ｄ２ｂとして、トランジスタＱ６　
のエミッタ面積の２倍のカソード面積をもつ１個のダイ
オードを用いてもよい。

【００１９】これにより、本実施例で用いられるレベル
シフト用ダイオードＤ２ａ，Ｄ２ｂ全体のカソード面積
は、トランジスタＱ６　のエミッタ面積と等しいカソー
ド面積の従来のレベルシフト用ダイオードＤ１　のそれ
の２倍になる。

【００２０】次に本実施例の動作について説明する。入
力端子１の入力信号がハイレベルのときには、トランジ
スタＱ４　及びＱ５　の各ベースにハイレベルの信号が
入力され、トランジスタＱ４　，ダイオードＤ２ａ，Ｄ
２ｂ及び抵抗Ｒ４　´に電流Ｉ１　が流れ、一方、トラ
ンジスタＱ５　及びＱ６　を夫々通して電流Ｉ２　が流
れ、出力端子４にはトランジスタＱ２　のコレクタ電位
からトランジスタＱ５　のベース・エミッタ間電位下が
ったハイレベルの信号が出力され、負荷容量ＣＬ　が充
電される。

【００２１】この出力ハイレベルの定常状態では、ダイ
オードＤ２ａ，Ｄ２ｂ全体のカソード面積が従来の２倍
であることから、その順方向降下電圧が従来より小で、
トランジスタＱ６　のベース電位が高く、トランジスタ
Ｑ５　及びＱ６　を流れる電流Ｉ２　はＩ１　を従来と
等しく設定すると従来の約７０％と小である。

【００２２】この状態で入力信号がハイレベルからロー
レベルへ変化したものとすると、トランジスタＱ４　及
びＱ５　のベース電位がＨ→Ｌへ変化し、トランジスタ
Ｑ６　のベース電位もＨ→ＬへトランジスタＱ４　のベ
ース電位と略同時に変化する。しかし、負荷容量ＣＬ　
がハイレベルに充電されているため、出力端子４の電位
はなかなかＨ→Ｌへ変化しない。

【００２３】すると、トランジスタＱ５　はベース電位
がＨ→Ｌへ変化しているが、そのエミッタ電位（出力端
子４の電位）はまだハイレベルなので、トランジスタＱ
５　のベース・エミッタ間電位が小さくなり、トランジ
スタＱ５　がオフする。

【００２４】一方、トランジスタＱ６　のベース電位も
Ｈ→Ｌへ変化しているが、そのエミッタ電位（出力端子
４の電位）が前記したようにまだハイレベルなので、ト
ランジスタＱ６　のベース・エミッタ間電位が大となり
、オンとなる。その結果、負荷容量ＣＬ　の充電電荷は
大電流を流す状態になったトランジスタＱ６　のエミッ
タ・コレクタを夫々通して急速に放電され、出力端子４
の電位が急速にＨ→Ｌに変化する。

【００２５】出力端子４の電位がローレベルに安定する
と、入力信号がＨ→Ｌへ変化した時よりも、トランジス
タＱ５　のベース・エミッタ間電位が大となるので、Ｑ
５　のオフ状態が解除され、また同時にトランジスタＱ
６　のベース・エミッタ間電位が小となるも、Ｑ６　が
オフにはならない程度に小となる。

【００２６】よって、入力端子１の入力電位がローレベ
ルで安定すると、トランジスタＱ５　及びＱ６　に夫々
定常電流Ｉ２　が流れ、かつ、ダイオードＤ２ａ，Ｄ２
ｂにも定常電流Ｉ１　が流れる。このときの定常電流Ｉ
１　，Ｉ２　は入力信号がハイレベルのときに比べて小
なる値であるが、Ｉ２　が従来の約７０％の値である点
は入力信号がハイレベルのときと同様である。

【００２７】次に入力信号がローレベルからハイレベル
へと変化すると、トランジスタＱ４　及びＱ５　のベー
ス電位がＬ→Ｈへ変化し、トランジスタＱ６　のベース
電位もＬ→Ｈへ変化する。このとき、出力端子４の電位
はローレベルであるから、トランジスタＱ６　のベース
・エミッタ間電位が小さくなり、Ｑ６　がオフする一方
、トランジスタＱ５　のベース・エミッタ間電位が大き
くなり、Ｑ５　がオンとなる。その結果、電源電圧ＶＣ
ＣからトランジスタＱ５　のコレクタ、エミッタを通し
て負荷容量ＣＬ　を急速に充電し、出力端子４の電位が
急速にＬ→Ｈへ変化する。

【００２８】負荷容量ＣＬ　の充電が終ると、入力信号
のＬ→Ｈへの変化時点に比べてトランジスタＱ５　のベ
ース・エミッタ間電位が小さくなり、かつ、トランジス
タＱ６　のベース・エミッタ間電位が大きくなりオフで
なくなるので、夫々トランジスタＱ５　及びＱ６に定常
電流が流れる。

【００２９】このように、本実施例によれば、定常状態
のときにトランジスタＱ５　及びＱ６　に流れる電流を
従来に比べ小とできる。また、Ｈ→Ｌ又はＬ→Ｈの過渡
状態のときにトランジスタＱ５　又はＱ６に流れる大電
流はレベルシフト用ダイオードＤ２ａ，Ｄ２ｂの順方向
降下電圧によらないので、従来に比べて殆ど変らないた
め、従来と同じ程度の高速性（遷移時間の短縮化）を確
保することができる。

【００３０】なお、本発明は上記の実施例に限定される
ものではなく、トランジスタＱ４　〜Ｑ６　の各エミッ
タ面積が同一の場合に、レベルシフト用ダイオードのカ
ソード面積をトランジスタＱ６　のエミッタ面積より大
きくすればよく、２倍に限らないことは勿論であり、ま
たトランジスタＱ５　及びＱ６　の各エミッタ面積が異
なる場合はレベルシフト用ダイオードのカソード面積を
従来より大にすればよい。

【００３１】

【発明の効果】上述の如く、本発明によれば、出力段の
第１及び第２のトランジスタに定常状態で流れる電流を
、レベルシフト用ダイオードのカソード面積を従来に比
べて大きくすることで減少させるようにしたため、同一
電源電圧の場合は消費電力を従来に比べて低減すること
ができ、よって集積回路化する場合に高集積化を可能に
でき、また入力信号が変化した時の過渡状態で第１又は
第２のトランジスタに流れる電流は従来と略同じなので
、従来と同じ程度の高速性を確保することができる等の
特長を有するものである。

【図面の簡単な説明】

【図１】本発明の一実施例の回路図である。

【図２】従来の一例の回路図である。

【符号の説明】

Ｑ４　，Ｑ５　　　出力回路用ＮＰＮトランジスタＱ６
　　　出力回路用ＰＮＰトランジスタＤ２ａ，Ｄ２ｂ　
　レベルシフト用ダイオードＣＬ　　　負荷容量 ４　　出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　互いに逆導電型の第１及び第２のトラ
   ンジスタ（Ｑ５　，Ｑ６　）と、該第１及び第２のトラ
   ンジスタ（Ｑ５　，Ｑ６　）の両ベース間にレベルシフ
   ト用ダイオード（Ｄ２ａ，Ｄ２ｂ）を接続し、該第１の
   トランジスタ（Ｑ５　）のベースに信号を入力して該第
   １及び第２のトランジスタ（Ｑ５　，Ｑ６　）の両エミ
   ッタの共通接続点より出力を取り出す出力回路を備える
   半導体装置において、前記レベルシフト用ダイオード（
   Ｄ２ａ，Ｄ２ｂ）のカソード面積を、少なくとも前記第
   ２のトランジスタ（Ｑ６　）のエミッタ面積より大に構
   成したことを特徴とする半導体装置。