JPH036920A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH036920A JPH036920A JP1141767A JP14176789A JPH036920A JP H036920 A JPH036920 A JP H036920A JP 1141767 A JP1141767 A JP 1141767A JP 14176789 A JP14176789 A JP 14176789A JP H036920 A JPH036920 A JP H036920A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- element group
- inverter function
- current
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 239000002253 acid Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路に関し、特に標準ＴＴＬ素
子との整合性をとりながら、貫通電流を小さくし、低消
費電力化を計れる外部出力段用半導体集積回路に関する
ものである。
子との整合性をとりながら、貫通電流を小さくし、低消
費電力化を計れる外部出力段用半導体集積回路に関する
ものである。
第５図は、従来の外部出力パッドを駆動するインバータ
機能を有する半導体素子群１の配置図と、入力電圧■蓋
、と貫通電流ｉの関係を示すグラフを示す０図にはＰ型
半導体素子５とＮ型半導体素子２からなるＣＭＯ３構成
インバータを示している。
機能を有する半導体素子群１の配置図と、入力電圧■蓋
、と貫通電流ｉの関係を示すグラフを示す０図にはＰ型
半導体素子５とＮ型半導体素子２からなるＣＭＯ３構成
インバータを示している。
次にグラフについて説明する。入力電圧Ｖ ｉ ｎがＮ
型半導体素子のしきい値電圧ｖｔｎ。を越えた時点から
貫通電流ｉが流れ始める。この貫通電流は入力電圧■１
の増加と共に増加していき、Ｐ型半導体素子のゲート５
ソース間電位の減少と共に滅少し、Ｐ型半導体素子の
ゲート、ソース間電位差がＰ型半導体素子のしきい値電
圧ＶＴＰ。を越えた時点から流れなくなる。
型半導体素子のしきい値電圧ｖｔｎ。を越えた時点から
貫通電流ｉが流れ始める。この貫通電流は入力電圧■１
の増加と共に増加していき、Ｐ型半導体素子のゲート５
ソース間電位の減少と共に滅少し、Ｐ型半導体素子の
ゲート、ソース間電位差がＰ型半導体素子のしきい値電
圧ＶＴＰ。を越えた時点から流れなくなる。
従来の半導体集積回路は以上のように構成されているの
で、入力電圧Ｖｉａの変化時点において大きな貫通電流
が流れ、システムの消費電力を小さ（できないなどの問
題点があった。
で、入力電圧Ｖｉａの変化時点において大きな貫通電流
が流れ、システムの消費電力を小さ（できないなどの問
題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、標準ＴＴＬ素子を駆動可能な出力レベルを保
ちながら、貫通電流を小さくできる半導体集積回路を得
ることを目的とする。
たもので、標準ＴＴＬ素子を駆動可能な出力レベルを保
ちながら、貫通電流を小さくできる半導体集積回路を得
ることを目的とする。
この発明に係る半導体集積回路は、インバータ機能を実
現する半導体素子群と電源との間にしきい値をもつ半導
体素子を複数個直列につなぐか、あるいは、該インバー
タ機能を実現する半導体素子群自身のしきい値電圧を変
えることで、該インバータ機能を実現する半導体素子群
の全ての素子が導通状態となる入力電圧範囲を小さくす
るようにしたものである。
現する半導体素子群と電源との間にしきい値をもつ半導
体素子を複数個直列につなぐか、あるいは、該インバー
タ機能を実現する半導体素子群自身のしきい値電圧を変
えることで、該インバータ機能を実現する半導体素子群
の全ての素子が導通状態となる入力電圧範囲を小さくす
るようにしたものである。
この発明におけるしきい値を持つ半導体素子は、主たる
インバータ機能を実現する半導体素子群のソース電圧を
低下させることにより、あるいは直接酸インバータ機能
を実現する半導体素子群のしきい値電圧を上げることに
より、貫通電流を小さくするから、低消費電力化が図ら
れる。
インバータ機能を実現する半導体素子群のソース電圧を
低下させることにより、あるいは直接酸インバータ機能
を実現する半導体素子群のしきい値電圧を上げることに
より、貫通電流を小さくするから、低消費電力化が図ら
れる。
以下この発明の一実施例を図について説明する。
第１図において、１はインバータ機能を実現するＰ型半
導体素子５とＮ型半導体素子２とからなる半導体素子群
、２０．３０は複数個直列に接続されたＮ型半導体素子
２からなる半導体素子群、４は外部出力端子となるパッ
ドである。上記Ｎ型半導体素子群２０．３０を構成する
Ｎ型半導体素子の個数ｎｌ、ｎ２は、個々のＮ型半導体
素子２の、しきい値電圧ｖｔｓｏＯ値に応じ、Ｖａｎ
ｎ Ｉ Ｘ Ｖｙ）１゜＞３．４Ｖ 及びｎ２Ｘ
Ｖｙ＊ｏ ＜０． ５Ｖ を満たすような個数（第１図ではｎｌ−３，ｎ２−１）
となっている、このように構成することで、第１図下段
の、入力電圧Ｖｉｍと貫通電流ｉの関係を示すグラフに
示したように、貫通電流ｉが流れる入力電圧の範囲が小
さくなり、結果として入力電圧■１の変化時における貫
通電流が小さくなる。
導体素子５とＮ型半導体素子２とからなる半導体素子群
、２０．３０は複数個直列に接続されたＮ型半導体素子
２からなる半導体素子群、４は外部出力端子となるパッ
ドである。上記Ｎ型半導体素子群２０．３０を構成する
Ｎ型半導体素子の個数ｎｌ、ｎ２は、個々のＮ型半導体
素子２の、しきい値電圧ｖｔｓｏＯ値に応じ、Ｖａｎ
ｎ Ｉ Ｘ Ｖｙ）１゜＞３．４Ｖ 及びｎ２Ｘ
Ｖｙ＊ｏ ＜０． ５Ｖ を満たすような個数（第１図ではｎｌ−３，ｎ２−１）
となっている、このように構成することで、第１図下段
の、入力電圧Ｖｉｍと貫通電流ｉの関係を示すグラフに
示したように、貫通電流ｉが流れる入力電圧の範囲が小
さくなり、結果として入力電圧■１の変化時における貫
通電流が小さくなる。
第２図、第３図は本発明の第２．第３の実施例を示し、
これらはＮ型半導体素子２からなる半導体素子群２０．
３０の代わりに、Ｐ型半導体素子５からなる半導体素子
群、あるいはダイオード６群をそれぞれ用いて構成した
もので、それぞれ上記実施例と同様の効果が得られる。
これらはＮ型半導体素子２からなる半導体素子群２０．
３０の代わりに、Ｐ型半導体素子５からなる半導体素子
群、あるいはダイオード６群をそれぞれ用いて構成した
もので、それぞれ上記実施例と同様の効果が得られる。
また、第４図は本発明の第４の実施例を示し、これはイ
ンバータ機能を実現する半導体素子群ｌのバックゲード
電圧を独立に制御するための独立のバッド４０を設け、
バックゲード電圧を変えることにより、半導体素子群１
の構成要素たる半導体素子のしきい値そのものを変える
ようにしたものである。第４図のグラフにおいて、ＶＩ
ＧＦ 、 Ｖ、。はそれぞれＰ型、Ｎ型半導体素子のバ
ックゲード電圧、ＶＴＰ＋ ”７ＮはそれぞれＰ型、Ｎ
型半導体素子のしきい値電圧、ｖＴＰＯ＋ ”７８１１
はそれぞれＰ型、Ｎ型半導体素子のＶ□、−ＯＶ、Ｖ、
。
ンバータ機能を実現する半導体素子群ｌのバックゲード
電圧を独立に制御するための独立のバッド４０を設け、
バックゲード電圧を変えることにより、半導体素子群１
の構成要素たる半導体素子のしきい値そのものを変える
ようにしたものである。第４図のグラフにおいて、ＶＩ
ＧＦ 、 Ｖ、。はそれぞれＰ型、Ｎ型半導体素子のバ
ックゲード電圧、ＶＴＰ＋ ”７ＮはそれぞれＰ型、Ｎ
型半導体素子のしきい値電圧、ｖＴＰＯ＋ ”７８１１
はそれぞれＰ型、Ｎ型半導体素子のＶ□、−ＯＶ、Ｖ、
。
−〇ｖのときのしきい値電圧である０本実施例において
も上記実施例と同様の効果が得られる。
も上記実施例と同様の効果が得られる。
なお第１図から第３図に示すインバータ機能を実現する
半導体素子群の構成はＣＭＯ３型で説明シタが、これは
ＥＥＭＯ３，ＥＤＭＯ３型でも同様の効果を得る。
半導体素子群の構成はＣＭＯ３型で説明シタが、これは
ＥＥＭＯ３，ＥＤＭＯ３型でも同様の効果を得る。
また、上記第４図の実施例では、バンクゲート電圧は個
別のバッド４０を設けることで独立に与えるようにした
が、パッドを設けなくとも、ある一定電位を与えること
が可能な手段を用いて供給してもよく、上記と同様の効
果か得られる。
別のバッド４０を設けることで独立に与えるようにした
が、パッドを設けなくとも、ある一定電位を与えること
が可能な手段を用いて供給してもよく、上記と同様の効
果か得られる。
以上のように、この発明によれば出力バッドにつながる
インバータ回路を、直接電源につながず直列に接続され
た半導体素子を介して電源に接続する構成、あるいは、
バックゲード電圧を独立に与える構成としたので、貫通
電流の小さい出力駆動画路が構成でき、低消費電力化が
図れる効果がある。
インバータ回路を、直接電源につながず直列に接続され
た半導体素子を介して電源に接続する構成、あるいは、
バックゲード電圧を独立に与える構成としたので、貫通
電流の小さい出力駆動画路が構成でき、低消費電力化が
図れる効果がある。
第１図ないし第４図はこの発明の第１ないし第４の実施
例による半導体集積回路の構成及び入力電圧と貫通電流
の関係を示す図、第５図は従来例による半導体集積回路
の構成及び入力電圧と貫通電流の関係を示す図である。 図において、１はインバータ機能を実現する半導体素子
群、２．３は複数個直列に接続されたＮ型半導体素子、
４は外部出力端子となるパッドである。 なお、図中同一符号は同−又は相当部分を示す。
例による半導体集積回路の構成及び入力電圧と貫通電流
の関係を示す図、第５図は従来例による半導体集積回路
の構成及び入力電圧と貫通電流の関係を示す図である。 図において、１はインバータ機能を実現する半導体素子
群、２．３は複数個直列に接続されたＮ型半導体素子、
４は外部出力端子となるパッドである。 なお、図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）インバータ機能を実現する半導体素子群と、上記
半導体素子群と電源の間に直列に接続された、複数個の
ダイオード接続された半導体トランジスタと、 上記インバータ機能を実現する半導体素子群の出力が接
続された外部出力パッドとを備えたことを特徴とする半
導体集積回路。 - （２）インバータ機能を実現する半導体素子群と、上記
半導体素子群と電源の間に直列に接続された、複数個の
順方向バイアスされたダイオードと、上記インバータ機
能を実現する半導体素子群の出力が接続された外部出力
パッドとを備えたことを特徴とする半導体集積回路。 - （３）インバータ機能を実現する半導体素子群と、上記
半導体素子群のバックゲード電圧を各々独立に設定する
手段と、 上記インバータ機能を実現する半導体素子群の出力が接
続された外部出力パッドとを備えたことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1141767A JPH036920A (ja) | 1989-06-02 | 1989-06-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1141767A JPH036920A (ja) | 1989-06-02 | 1989-06-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036920A true JPH036920A (ja) | 1991-01-14 |
Family
ID=15299703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1141767A Pending JPH036920A (ja) | 1989-06-02 | 1989-06-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH036920A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04132748U (ja) * | 1991-05-30 | 1992-12-09 | 関西日本電気株式会社 | 出力バツフア回路 |
| JP2009055508A (ja) * | 2007-08-29 | 2009-03-12 | Seiko Epson Corp | 出力回路およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム |
-
1989
- 1989-06-02 JP JP1141767A patent/JPH036920A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04132748U (ja) * | 1991-05-30 | 1992-12-09 | 関西日本電気株式会社 | 出力バツフア回路 |
| JP2009055508A (ja) * | 2007-08-29 | 2009-03-12 | Seiko Epson Corp | 出力回路およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6177785B1 (en) | Programmable voltage regulator circuit with low power consumption feature | |
| JP3253389B2 (ja) | 半導体集積回路装置 | |
| US7304458B2 (en) | Regulator circuit | |
| JP2001175340A (ja) | 電位発生回路 | |
| TW561447B (en) | Differential amplifier circuit and semiconductor integrated circuit for driving liquid crystal display device | |
| TWI304673B (en) | Multi-power supply circuit and multi-power supply method | |
| JP3182035B2 (ja) | バッファ速度の自動制御 | |
| KR910001293B1 (ko) | 전원전압검출회로 | |
| TW508484B (en) | Voltage supply circuit and display device | |
| JPH036920A (ja) | 半導体集積回路 | |
| JPS6070822A (ja) | 半導体集積回路 | |
| JPH0573292B2 (ja) | ||
| JP2021022281A (ja) | 電源制御用半導体装置および出力電圧可変電源装置 | |
| JP2003273672A (ja) | 差動増幅回路 | |
| JPS58194417A (ja) | ダイオ−ド | |
| TWI405394B (zh) | 單輸入雙輸出電壓電源供應及其方法 | |
| JP2000133722A (ja) | 半導体装置 | |
| JPS62254522A (ja) | 半導体論理回路 | |
| TWI257752B (en) | Drive circuit with parallel drive architecture | |
| JPH0524971Y2 (ja) | ||
| JPH03157011A (ja) | レベル変換回路及び該レベル変換回路を使用してなる遅延回路 | |
| JPS62212713A (ja) | Ｍｉｓ電圧安定化装置 | |
| JP2803633B2 (ja) | 半導体集積回路 | |
| JPH07254826A (ja) | 電圧変換回路 | |
| JPH02122724A (ja) | レベル変換回路 |