JP2009055508A - 出力回路およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム - Google Patents

Abstract

【課題】 小さいサイズを有する、あるいは、電源電圧の変化に影響を受け難い出力回路等を提供する。
【解決手段】 出力回路（１０；２０；４０；６０）は、入力信号（ＩＮ）を入力し、第１の電位（ＶＤＤ）および第２の電位（ＧＮＤ）に接続される第１のインバータ回路（１２；２２）と、第１のインバータ回路（１２；２２）からの信号を入力する第２のインバータ回路（１４；２４）と、第２のインバータ回路（１４；２４）からの信号を入力する出力トランジスタ（１６；２６；４６）と、少なくとも１つの電流制限トランジスタ（１８；２８；４８；６８−１、６８−２；１０８−１、１１８−２）と、を備える。少なくとも１つの電流制限トランジスタ（１８；２８；４８；６８−１、６８−２；１０８−１、１１８−２）は、第１の電位（ＶＤＤ）と第２の電位（ＧＮＤ）との間に、第１のインバータ回路（１２；２２）と直列に接続される。
【選択図】 図１

Description

本発明は、出力回路およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システムに関する。

幾つかの電子機器又はそれに含まれる回路（たとえば、サーマルヘッドドライバ）は、出力回路を備えることができる（たとえば、特許文献１、特許文献２）。
特開平０７−１９５７２７号公報（図４） 特開平０６−２１８７３５号公報（図１〜図６、図７）

一般に、電子機器又はそれに含まれる回路（たとえば、ノイズフィルタ回路、デッドタイム回路、および遅延回路）は、小さいサイズを有する、あるいは、電源電圧の変化に影響を受け難いことが望ましい。しかしながら、小さいサイズを有する、あるいは、電源電圧の変化に影響を受け難い回路を設計することは、当業者にとって困難である。
本発明に従う複数の形態のうち少なくとも１つの形態において、小さいサイズを有する、あるいは、電源電圧の変化に影響を受け難い回路が提供される。当業者は、（必要に応じて、本明細書およびそれに添付される図面（および、場合によって技術常識）を参照することによって、）本発明に従う各形態によって提供される少なくとも１つのさらなる利点を容易に理解することができるであろう。

以下に、本発明に従う複数の形態を例示する。以下に例示される複数の形態において、添付の図面で示される参照符号は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、参照符号によって不当に限定されないことを留意すべきである。

本発明に従う第１の形態は、出力回路（１０；２０；４０；６０）に関係する。たとえば、出力回路（１０；２０；４０；６０）は、入力信号（ＩＮ）を入力し、第１の電位（ＶＤＤ）および第２の電位（ＧＮＤ）に接続される第１のインバータ回路（１２；２２）と、第１のインバータ回路（１２；２２）からの信号を入力する第２のインバータ回路（１４；２４）と、第２のインバータ回路（１４；２４）からの信号を入力する出力トランジスタ（１６；２６；４６）と、少なくとも１つの電流制限トランジスタ（１８；２８；４８；６８−１、６８−２；１０８−１、１１８−２）と、を備える。
少なくとも１つの電流制限トランジスタ（１８；２８；４８；６８−１、６８−２；１０８−１、１１８−２）は、第１の電位（ＶＤＤ）と第２の電位（ＧＮＤ）との間に、第１のインバータ回路（１２；２２）と直列に接続される。

本発明に従う第１の形態において、少なくとも１つの電流制限トランジスタ（１８；２８；４８；６８−１、６８−２；１０８−１、１１８−２）は、第１のインバータ回路（１２；２２）からの出力電位（２２−１Ｄ、２２−２Ｄ）を制限する。したがって、第２のインバータ回路（１４；２４）からの信号は、入力信号（ＩＮ）の立ち下がり時間（および／または立ち上がり時間）と比べて、長い立ち下がり時間（および／または立ち上がり時間）（３４；５４；７４、７６）を有する。その結果、第２のインバータ回路（１４；２４）が、特開平０７−１９５７２７号公報（特許文献１）に示される従来のチャネル長よりも短いチャネル長を有する場合でも、従来の出力回路と同等の能力を有する出力回路（１０；２０；４０；６０）を提供することができる。言い換えれば、本発明に従う第１の形態において、小さいチップサイズを有する出力回路（１０；２０；４０；６０）が提供され得る。
あるいは、第２のインバータ回路（１４；２４）が、特開平０７−１９５７２７号公報（特許文献１）に示される従来のチャネル長と同等のチャネル長を有する場合において、出力トランジスタ（１６；２６；４６）がＯＦＦ（および／またはＯＮ）されるとき、サージ電圧が発生することを、より防止することができる。

本発明に従う第１の形態において、たとえば、少なくとも１つの電流制限トランジスタ（１８；２８；４８；６８−１、６８−２；１０８−１、１１８−２）は、ゲート（Ｇ）、ソース（Ｓ）、およびドレイン（Ｄ）を有する。少なくとも１つの電流制限トランジスタ（１８；２８；４８；６８−１、６８−２；１０８−１、１１８−２）のゲート（Ｇ）は、少なくとも１つの電流制限トランジスタ（１８；２８；４８；６８−１、６８−２；１０８−１；１１８−２）のドレイン（Ｄ）に接続される。

本発明に従う第１の形態において、たとえば、出力トランジスタ（１６；２６）は、Ｎ型のトランジスタであり、少なくとも１つの電流制限トランジスタ（１８；２８）の少なくとも１つは、第１の電位（ＶＤＤ）と、第１のインバータ回路（１２；２２）からの出力電位（２２−１Ｄ、２２−２Ｄ）との間に、配置される。

本発明に従う第１の形態において、たとえば、出力トランジスタ（１６；４６）は、Ｐ型のトランジスタであり、少なくとも１つの電流制限トランジスタ（１８；４８）の少なくとも１つは、第１のインバータ回路（１２；２２）からの出力電位（２２−１Ｄ、２２−２Ｄ）と、第２の電位（ＧＮＤ）との間に、配置される。

本発明に従う第１の形態において、たとえば、第２のインバータ回路（１４；２４）は、少なくとも１つの電流制限トランジスタ（１８；２８；４８）のスレッショルド（Ｖｔｈｎ；Ｖｔｈｐ）より高いスレッショルドを有するトランジスタ（２４−１；２４−２）を含む、出力回路（１０；２０；４０）。

本発明に従う第１の形態において、たとえば、出力回路（１０；６０）は、第２のインバータ回路（１４；２４）に接続され、入力信号（ＩＮ）を入力するスイッチ回路（６９）であって、少なくとも１つの第１のスイッチトランジスタ（６９−１）と少なくとも１つの第２のスイッチトランジスタ（６９−２）とを含むスイッチ回路（６９）を、さらに備える。第２のインバータ回路（１４；２４）は、第１の電位（ＶＤＤ）および第２の電位（ＧＮＤ）に接続される。
少なくとも１つの電流制限トランジスタ（１８；６８−１、６８−２；１０８−１；１１８−２）は、少なくとも１つの第１の電流制限トランジスタ（６８−１；１０８−１）と、少なくとも１つの第２の電流制限トランジスタ（６８−２；１１８−２）と、を含む。少なくとも１つの第１の電流制限トランジスタ（６８−１；１０８−１）は、第１の電位（ＶＤＤ）と、第１のインバータ回路（１２；２２）からの出力電位（２２−１Ｄ、２２−２Ｄ）との間に、配置される。少なくとも１つの第２の電流制限トランジスタ（６８−２；１１８−２）は、第１のインバータ回路（１２；２２）からの出力電位（２２−１Ｄ、２２−２Ｄ）と、第２の電位（ＧＮＤ）との間に、配置される。
少なくとも１つの第１のスイッチトランジスタ（６９−１）は、第１の電位（ＶＤＤ）と、第２のインバータ回路（１４；２４）からの出力電位（２４−１Ｄ、２４−２Ｄ）との間に、第２のインバータ回路（１４；２４）と直列に接続される。少なくとも１つの第２のスイッチトランジスタ（６９−２）は、第２のインバータ回路（１４；２４）からの出力電位（２４−１Ｄ、２４−２Ｄ）と、第２の電位（ＧＮＤ）との間に、第２のインバータ回路（１４；２４）と直列に接続される。
この場合、第２のインバータ回路（１４；２４）からの信号の立ち上がり時間および立ち下がり時間は、第１の電位（ＶＤＤ）の変化に影響を受け難い。一方、特開平０６−２１８７３５号公報（特許文献２）の図１〜図６に示される従来の出力回路のインバータ回路３、４からの信号の立ち下がり時間は、電源電圧Ｖ２が電源電圧Ｖ１に等しいとき、電源電圧Ｖ１の変化に影響を受け易い。

本発明に従う第１の形態において、たとえば、少なくとも１つの第１の電流制限トランジスタ（６８−１；１０８−１）は、直列接続された複数の第１の電流制限トランジスタ（６８−１、１０８−１）を含み、および／または、少なくとも１つの第２の電流制限トランジスタ（６８−２；１１８−２）は、直列接続された複数の第２の電流制限トランジスタ（６８−２、１１８−２）を含む。この場合、第２のインバータ回路（２４）は、確実にＯＮされる。その結果、本発明に従う第１の形態において、出力回路（１０；６０）は、出力回路（１０；６０）の製造プロセスの誤差に対して強い、あるいは、出力回路（１０；６０）の動作環境の変化に対して強い。

本発明に従う第１の形態において、たとえば、第２のインバータ回路（１４；２４）は、第１および第２の導電型のトランジスタ（２４−１、２４−２）を含む。第１の導電型のトランジスタ（２４−１）のチャネル幅およびチャネル長は、それぞれ、Ｗｐ（２４−１）およびＬｐ（２４−１）である。第２の導電型のトランジスタ（２４−２）のチャネル幅およびチャネル長は、それぞれ、Ｗｎ（２４−２）およびＬｎ（２４−２）である。少なくとも１つの第１のスイッチトランジスタ（６９−１）は、第１の導電型のスイッチトランジスタ（６９−１）であり、第１の導電型のスイッチトランジスタ（６９−１）のチャネル幅およびチャネル長は、それぞれ、Ｗｐ（６９−１）およびＬｐ（６９−１）である。少なくとも１つの第２のスイッチトランジスタ（６９−２）は、第２の導電型のスイッチトランジスタ（６９−２）であり、第２の導電型のスイッチトランジスタ（６９−２）のチャネル幅およびチャネル長は、それぞれ、Ｗｐ（６９−２）およびＬｐ（６９−２）である。このとき、以下の式１および／または式２を満たす。
（Ｗｐ（２４−１）／Ｌｐ（２４−１））：（（Ｗｐ（６９−１）／Ｌｐ（６９−１））
＝１：１〜１：２０ …（式１）
（Ｗｎ（２４−２）／Ｌｎ（２４−２））：（（Ｗｎ（６９−２）／Ｌｎ（６９−２））
＝１：１〜１：２０ …（式２）

本発明に従う第１の形態において、出力回路（１０；２０；４０；６０）は、たとえば、サーマルヘッドドライバ（１６０）、サーマルヘッド（１５０）、電子機器（１７０、１８４）、および、印刷システム（１８０）に適用することができる。
したがって、サーマルヘッドドライバ（１６０）、サーマルヘッド（１５０）、電子機器（１７０、１８４）、および、印刷システム（１８０）を低コストで提供することができる。

本発明に従う第１の形態は、出力方法（１０；２０；４０；６０）に関係する。たとえば、出力方法（１０；２０；４０；６０）は、入力信号（ＩＮ）を準備すること、第１の電位（ＶＤＤ）および第２の電位（ＧＮＤ）に接続される第１のインバータ回路（１２；２２）に、入力信号（ＩＮ）を入力すること、少なくとも１つの電流制限トランジスタ（１８；２８；４８；６８−１、６８−２；１０８−１、１１８−２）により、第１のインバータ回路（１２；２２）からの出力電位（２２−１Ｄ、２２−２Ｄ）が、制限されること、第１のインバータ回路（１２；２２）からの信号を第２のインバータ回路（１４；２４）に入力すること、および、第２のインバータ回路（１４；２４）からの信号を出力トランジスタ（１６；２６；４６）に入力すること、を含む。
少なくとも１つの電流制限トランジスタ（１８；２８；４８；６８−１、６８−２；１０８−１、１１８−２）は、第１の電位（ＶＤＤ）と第２の電位（ＧＮＤ）との間に、第１のインバータ回路（１２；２２）と直列に接続される、出力方法（１０；２０；４０；６０）
本発明に従う第２の形態において、出力方法（１０；２０；４０；６０）を実施する出力回路は、小さいチップサイズを有する。

当業者は、上述した本発明に従う各形態が、本発明の精神を逸脱することなく、変形され得ることを容易に理解できるであろう。たとえば、本発明に従うある形態を構成する少なくとも１つの要素は、本発明に従う他の形態に加えることができる。代替的に、本発明に従うある形態を構成する少なくとも１つの要素は、本発明に従う他の形態を構成する少なくとも１つの要素に組み替えることができる。

以下に、添付の図面を参照しながら、本発明に従う複数の実施形態を説明する。以下に説明する各実施形態は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に説明される各実施形態によって不当に限定されないことを留意すべきである。

１． 出力回路
１．１ 出力回路の構成
図１は、本発明に従う出力回路の概略ブロック図を示す。
図１に示される出力回路１０は、入力信号（ＩＮ）（たとえば、図１に図示しない論理回路からの信号）を入力し、電源電圧ＶＤＤ（第１の電位）および接地電源電圧ＧＮＤ（第２の電位）に接続される第１のインバータ回路１２と、第１のインバータ回路１２からの信号を入力する第２のインバータ回路１４と、第２のインバータ回路１４からの信号を入力する出力トランジスタ１６と、を備える。第２のインバータ回路１４は、たとえば、電源電圧ＶＤＤ（第１の電位）および接地電源電圧ＧＮＤ（第２の電位）に接続される。
出力回路１０はさらに、少なくとも１つの電流制限トランジスタ１８を備え、少なくとも１つの電流制限トランジスタ１８は、電源電圧ＶＤＤと接地電源電圧ＧＮＤとの間に、第１のインバータ回路１２と直列に接続される。

第１のインバータ回路１２は、第１および第２の導電型のトランジスタを含み、第１および第２の導電型のトランジスタの一方の能力（電流駆動能力）は、たとえば、第１および第２の導電型のトランジスタの他方の能力と同等である。第１のインバータ回路１２は、たとえば、ＣＭＯＳトランジスタで構成される。

第２のインバータ回路１４は、第１および第２の導電型のトランジスタを含み、第１および第２の導電型のトランジスタの一方の能力は、たとえば、第１および第２の導電型のトランジスタの他方の能力と同等である。第２のインバータ回路１４は、たとえば、ＣＭＯＳトランジスタで構成される。

出力トランジスタ１６は、第１または第２の導電型のトランジスタである。トランジスタ１６は、たとえば、ＭＯＳトランジスタで構成される。出力トランジスタ１６の一端は、たとえば、接地電源電圧ＧＮＤにされる。出力トランジスタ１６の他端は、出力回路１０の出力信号（ＯＵＴ）を形成し、たとえば、図１に図示しないサーマル抵抗素子（広義には発熱素子、発熱抵抗体）、有機ＬＥＤ（広義には発光素子）等に接続される。

少なくとも１つの電流制限トランジスタ１８は、第１または第２の導電型のトランジスタであり、第１または第２の導電型のトランジスタの能力は、たとえば、第１および第２のインバータ回路１２、１４における第１および第２の導電型のトランジスタの能力と同等である。少なくとも１つの電流制限トランジスタ１８は、たとえば、ＭＯＳトランジスタで構成される。

１．２ 出力回路の第１の実施形態
図２は、図１に示される出力回路１０の具体例を示す。
図２に示される出力回路２０は、入力信号（ＩＮ）を入力し、電源電圧ＶＤＤおよび接地電源電圧ＧＮＤに接続される第１のインバータ回路２２と、第１のインバータ回路２２からの信号を入力し、電源電圧ＶＤＤおよび接地電源電圧ＧＮＤに接続される第２のインバータ回路２４と、第２のインバータ回路２４からの信号を入力し、接地電源電圧ＧＮＤに接続される出力トランジスタ２６と、を備える。
出力回路２０はさらに、電源電圧ＶＤＤと接地電源電圧ＧＮＤとの間に、第１のインバータ回路２２に直列に接続される１つの電流制限トランジスタ２８を、備える。
なお、出力回路２０の出力端（ＯＵＴ）は、抵抗素子を介して第２の電源電圧ＶＨに接続される。

電流制限トランジスタ２８は、Ｐ型のトランジスタ（ＭＯＳトランジスタ）２８で、構成される。Ｐ型の電流制限トランジスタ２８は、ゲートＧと、ドレインＤと、ソースＳと、を有する。Ｐ型の電流制限トランジスタ２８のゲートＧ、ドレインＤおよびソースＳは、それぞれ、Ｐ型の電流制限トランジスタ２８のドレインＤ、第１のインバータ回路２２（Ｐ型のトランジスタ２２−１のソース）および電源電圧ＶＤＤに接続される。Ｐ型の電流制限トランジスタ２８のサブストレートは、電源電圧ＶＤＤに接続される。

第１のインバータ回路２２は、ＰおよびＮの型のトランジスタ２２−１、２２−２（ＣＭＯＳトランジスタ）を含む。第１のインバータ回路２２において、Ｐ型のトランジスタ２２−１の能力は、Ｎ型のトランジスタ２２−２の能力と同等である。
ＰおよびＮの型のそれぞれのトランジスタ２２−１、２２−２は、ゲートＧと、ドレインＤと、ソースＳと、を有する。Ｐ型のトランジスタ２２−１のゲートＧ、ドレインＤおよびソースＳは、それぞれ、入力信号（ＩＮ）、Ｎ型のトランジスタ２２−２のドレインＤ、および、電流制限トランジスタ２８のドレインＤに接続される。Ｎ型のトランジスタ２２−２のゲートＧ、ドレインＤおよびソースＳは、それぞれ、入力信号（ＩＮ）、Ｐ型のトランジスタ２２−１のドレインＤおよび接地電源ＧＮＤに接続される。ＰおよびＮの型のトランジスタ２２−１、２２−２のサブストレートは、それぞれ、電源電圧ＶＤＤおよび接地電源電圧ＧＮＤに接続される。
ＰまたはＮの型のトランジスタ２２−１、２２−２のドレインＤは、第１のインバータ回路２２からの信号を形成する。

第２のインバータ回路２４は、ＰおよびＮの型のトランジスタ２４−１、２４−２（ＣＭＯＳトランジスタ）を含む。第２のインバータ回路２４において、Ｐ型のトランジスタ２４−１の能力は、Ｎ型のトランジスタ２４−２の能力と同等である。
ＰおよびＮの型のそれぞれのトランジスタ２４−１、２４−２は、ゲートＧと、ドレインＤと、ソースＳと、を有する。Ｐ型のトランジスタ２４−１のゲートＧ、ドレインＤおよびソースＳは、それぞれ、第１のインバータ回路２２からの信号、Ｎ型のトランジスタ２４−２のドレインＤ、および電源電圧ＶＤＤに接続される。Ｎ型のトランジスタ２４−２のゲートＧ、ドレインＤおよびソースＳは、それぞれ、第１のインバータ回路２２からの信号、Ｐ型のトランジスタ２４−１のドレインＤ、および接地電源電圧ＧＮＤに接続される。ＰおよびＮの型のトランジスタ２４−１、２４−２のサブストレートは、それぞれ、電源電圧ＶＤＤおよび接地電源電圧ＧＮＤに接続される。
ＰまたはＮの型のトランジスタ２４−１、２４−２のドレインＤは、第２のインバータ回路２４からの信号を形成する。

出力トランジスタ２６は、Ｎ型のトランジスタ（ＭＯＳトランジスタ）２６で、構成される。Ｎ型の出力トランジスタ２６は、ゲートＧと、ドレインＤと、ソースＳと、を有する。Ｎ型の出力トランジスタ２６のゲートＧ、およびソースＳは、それぞれ、第２のインバータ回路２４からの信号、および接地電源電圧ＧＮＤに接続される。出力トランジスタ２６のサブストレートは、出力トランジスタ２６のソースＳに接続される。
Ｎ型の出力トランジスタ２６のドレインＤのレベルは、出力回路２０の出力信号（ＯＵＴ）を形成する。

図３は、図２に示される出力回路２０の動作を理解するためのタイミング図を示す。
図３において、符号ＩＮ、２２、２４、２６（ＯＵＴ）は、それぞれ、入力信号、第１のインバータ回路２２からの信号、第２のインバータ回路２４からの信号、および、出力トランジスタ２６からの信号（出力信号）を表す。

まず、第１のインバータ回路２２からの信号の状態を以下に説明する。
入力信号（ＩＮ）が、ＨＩＧＨ（ＶＤＤ）とＬＯＷ（ＧＮＤ）との中間のレベルを示す場合、ＰおよびＮの型のトランジスタ２２−１、２２−２は、ＯＮされる。Ｐ型のトランジスタ２２−１のソースＳと、Ｐ型の電流制限トランジスタ２８のドレインＤおよびゲートとが、接続されているので、Ｐ型の電流制限トランジスタ２８も、ＯＮされる。
このとき、Ｐ型の電流制限トランジスタ２８は、飽和領域で動作し、Ｐ型の電流制限トランジスタ２８のドレイン電流Ｉｄは、以下の式（１．１）で、表される。
Ｉｄ＝（１／２）×β×（Ｖｇｓ−Ｖｔｈｐ）^２…（１．１）
β＝（Ｗ／Ｌ）×μ×Ｃｏｘ …（１．２）
ここで、β、Ｖｇｓ、およびＶｔｈｐは、それぞれ、電流増幅率、ゲート・ソース間電圧、スレッショルド電圧であり、Ｗ、Ｌ、μ、およびＣｏｘは、それぞれ、チャネル幅、チャネル長、移動度、およびゲート酸化膜容量である。
Ｐ型の電流制限トランジスタ２８のゲート・ソース間電圧Ｖｇｓは、式（１．１）を用いて、以下の式（１．３）で、表される。
Ｖｇｓ＝Ｖｔｈｐ＋√（２×Ｉｄ／β） …（１．３）

入力信号（ＩＮ）が、中間のレベルからＨＩＧＨ（ＶＤＤ）のレベルを示す場合、Ｐ型のトランジスタ２２−１は、ＯＦＦされる。
したがって、入力信号（ＩＮ）が、ＨＩＧＨ（ＶＤＤ）のレベルを示す場合、第１のインバータ回路２２からの信号は、以下の式（１．４）で、表される（矢印３１参照）。
Ｖ（２２）＝ＧＮＤ …（１．４）

入力信号（ＩＮ）が、中間のレベルからＬＯＷ（ＧＮＤ）のレベルを示す場合、Ｎ型のトランジスタ２２−２は、ＯＦＦされる。したがって、Ｐ型の電流制限トランジスタ２８のドレイン電流Ｉｄは、徐々に減少して、０になる（Ｉｄ＝０）。
このとき、Ｐ型の電流制限トランジスタ２８のゲート・ソース間電圧Ｖｇｓは、式（１．３）を用いて、以下の式（１．５）で、表される。
Ｖｇｓ（２８）＝Ｖｔｈｐ …（１．５）
したがって、入力信号（ＩＮ）が、ＬＯＷ（ＧＮＤ）のレベルを示す場合、第１のインバータ回路２２からの信号は、以下の式（１．６）で、表される（矢印３２参照）。
Ｖ（２２）＝ＶＤＤ−Ｖｇｓ（２８）
＝ＶＤＤ−Ｖｔｈｐ …（１．６）

上述の通り、入力信号（ＩＮ）が、ＨＩＧＨ（ＶＤＤ）のレベルを示す場合、第１のインバータ回路２２からの信号は、ＬＯＷ（ＧＮＤ）のレベルを示し（式（１．４））、入力信号（ＩＮ）が、ＬＯＷ（ＧＮＤ）のレベルを示す場合、第１のインバータ回路２２からの信号は、ＨＩＧＨ（ＶＤＤ−Ｖｔｈｐ）のレベルを示す（式（１．６））。

次に、第２のインバータ回路２４からの信号の状態を以下に説明する。
第１のインバータ回路２２からの信号が、ＨＩＧＨ（ＶＤＤ−Ｖｔｈｐ）のレベルを示す場合、Ｐ型のトランジスタ２４−１は、ＯＦＦされ、Ｎ型のトランジスタ２４−２は、ＯＮされる。その結果、第２のインバータ回路２４からの信号は、ＬＯＷ（ＧＮＤ）を示す。

ところで、出力回路２０がＰ型の電流制限ドランジスタ２８を備えないことを仮定すれば、第１のインバータ回路２２からの信号のＨＩＧＨのレベルは、ＶＤＤである。言い換えれば、出力回路２０がＰ型の電流制限ドランジスタ２８を備えるので、第１のインバータ回路２２からの信号のＨＩＧＨのレベルは、ＶＤＤから、（ＶＤＤ−Ｖｔｈｐ）に低くなる。その結果、第２のインバータ回路２４の出力インピーダンスは、小さくなる。

したがって、第１のインバータ回路２２からの信号が、ＨＩＧＨ（ＶＤＤ−Ｖｔｈｐ）のレベルを示す場合、第２のインバータ回路２４からの信号は、ＬＯＷ（ＧＮＤ）を示し、入力信号（ＩＮ）の立ち下がり時間と比べて長い立ち下がり時間（矢印３４参照）を有する。

Ｎ型のトランジスタ２４−２へのゲート・ソース間電圧を、ＶＤＤから、（ＶＤＤ−Ｖｔｈｐ）に低くすることで、Ｎ型のトランジスタ２４−２の能力が下がり、これにより、第２のインバータ回路２４からの信号が、入力信号（ＩＮ）の立ち下がり時間と比べて長い立ち下がり時間（矢印３４参照）を有することを実現している。言い換えれば、Ｎ型のトランジスタ２４−２のチャネル長をＬｎとするとき、Ｌｎを長くしなくてもよい。この場合、特開平０７−１９５７２７号公報（特許文献１）に示される従来の出力回路と比べて、図２に示される出力回路２０は、小さいチップサイズを有することが可能となる。

第１のインバータ回路２２からの信号が、ＬＯＷ（ＧＮＤ）のレベルを示す場合、Ｐ型のトランジスタ２４−１は、ＯＮされ、Ｎ型のトランジスタ２４−２は、ＯＦＦされる。
したがって、第１のインバータ回路２２からの信号が、ＬＯＷ（ＧＮＤ）のレベルを示す場合、第２のインバータ回路２４からの信号は、ＨＩＧＨ（ＶＤＤ）を示し、入力信号（ＩＮ）の立ち上がり時間と比べて同等の立ち上がり時間（矢印３６参照）を有する。

次に、出力トランジスタ２６からの信号（ＯＵＴ）の状態を以下に説明する。
第２のインバータ回路２４からの信号が、ＨＩＧＨ（ＶＤＤ）を示す場合、Ｎ型の出力トランジスタ２６は、ＯＮされ、Ｎ型の出力トランジスタ２６のドレインＤ（ＯＵＴ）のレベルは、接地電源電圧（ＧＮＤ）を示す。このとき、抵抗には、電流が流れる。
第２のインバータ回路２４からの信号は、ＨＩＧＨ（ＶＤＤ）からＬＯＷ（ＧＮＤ）に徐々に変化（矢印３４参照）するので、Ｎ型の出力トランジスタ２６のドレインＤ（ＯＵＴ）のレベルは、徐々に上昇する。このとき、抵抗に流れる電流は、徐々に減少して、Ｏになる。したがって、Ｎ型の出力トランジスタ２６がＯＦＦされるとき、Ｎ型の出力トランジスタ２６のドレインＤ（ＯＵＴ）のレベルがオーバーシュートすることを防止することができる（矢印３８）。その結果、Ｎ型の出力トランジスタ２６がＯＦＦされるとき、サージ電圧が発生することを防止することができる。また、Ｎ型の出力トランジスタ２６の耐圧電圧を低くすることができる。

なお、特開平０６−２１８７３５号公報（特許文献２）の図１〜図６に示される従来の出力回路は、電源電圧Ｖ２からＧＮＤに、常に、電流が、流れ続ける。したがって、従来の出力回路は、消費電力が多い。

１．２．１ 出力回路の第１の実施形態の変形例
図２において、たとえば、Ｐ型のトランジスタ２２−１のサブストレートは、電源電圧ＶＤＤに接続されているが、Ｐ型のトランジスタ２２−１のソースに接続してもよい。

また、図２において、たとえば、Ｐ型のトランジスタ２４−１のスレッショルド電圧は、Ｐ型の電流制限トランジスタ２８のスレッショルド電圧Ｖｔｈｐと等しいが、Ｐ型のトランジスタ２４−１のスレッショルド電圧は、Ｐ型の電流制限トランジスタ２８のスレッショルド電圧Ｖｔｈｐより高くしてもよい。この場合、第１のインバータ回路２２からの信号が、ＨＩＧＨ（ＶＤＤ−Ｖｔｈｐ）のレベルを示す場合、Ｐ型のトランジスタ２４−１は、確実にＯＦＦされる。

さらに、図２において、たとえば、Ｐ型の電流制限トランジスタ２８は、電源電圧ＶＤＤとＰ型のトランジスタ２２−１のソースＳとに接続されているが、Ｐ型の電流制限トランジスタ２８は、Ｐ型のトランジスタ２２−１のドレインＤとＮ型のトランジスタ２２−２のドレインＤとに接続してもよい。

加えて、図２において、たとえば、Ｐ型の電流制限トランジスタ２８が、電源電圧ＶＤＤとＰ型のトランジスタ２２−１のソースＳとに接続されているが、Ｐ型の電流制限トランジスタ２８の代わりに、Ｎ型の電流制限トランジスタでもよい。この場合、式（１．５）、（１．６）は、それぞれ、以下の式（１．５．１）、（１．６．１）に変更される。
Ｖｇｓ（２８）＝Ｖｔｈｎ＋αｎ …（１．５．１）
ただし、Ｖｔｈｎ＝Ｖｔｈｐを用いて、式（１．５．１）を得た。また、Ｎ型の電流制限トランジスタのサブストレートは、電源電圧ＧＮＤに接続されるので、スレッショルド電圧は、バックゲート効果により、αｎだけ増加する。
Ｖ（２２）＝ＶＤＤ−（Ｖｇｓ（２８））
＝ＶＤＤ−（Ｖｔｈｎ＋αｎ） …（１．６．１）
この場合、Ｐ型のトランジスタ２４−１のスレッショルド電圧は、（Ｖｔｈｎ＋αｎ）と等しいか、あるいは、（Ｖｔｈｎ＋αｎ）より高くする。

さらに、図２において、たとえば、Ｐ型の電流制限トランジスタ２８が、１つのトランジスタで構成されるが、複数のトランジスタで構成してもよい。たとえば、２つのＰ型の電流制限トランジスタ２８が、電源電圧ＶＤＤと、第１のインバータ回路２２からの出力電圧２２−１Ｄ、２２−２Ｄとの間に配置される場合、式（１．６）は、以下の式（１．６．２）に変更される。
Ｖ（２２）＝ＶＤＤ−（Ｖｇｓ（２８）＋Ｖｇｓ（２８））
＝ＶＤＤ−（２×Ｖｔｈｐ＋αｐ） …（１．６．２）
ただし、２つのＰ型の電流制限トランジスタ２８のうち１つのソースおよびサブストレートは、同じ電位でないので、そのＰ型の電流制限トランジスタ２８のスレッショルド電圧は、バックゲート効果により、αｐだけ増加する。
この場合、Ｐ型のトランジスタ２４−１のスレッショルド電圧は、（２×Ｖｔｈｐ＋αｐ）と等しいか、あるいは、（２×Ｖｔｈｐ＋αｐ）より高くする。

さらに、図２において、たとえば、Ｐ型の電流制限トランジスタ２８が、電源電圧ＶＤＤと、第１のインバータ回路２２からの出力電圧２２−１Ｄ、２２−２Ｄとの間に配置されるが、第１のインバータ回路２２からの出力電圧２２−１Ｄ、２２−２Ｄと、接地電源電圧ＧＮＤとの間に配置されてもよい。この場合、入力信号（ＩＮ）がＨＩＧＨ（ＶＤＤ）を示すとき、第１のインバータ回路２２からの信号のレベルは、（Ｖｔｈｐ＋αｐ）を示す。また、Ｎ型のトランジスタ２４−２のスレッショルド電圧は、（Ｖｔｈｐ＋αｐ）と等しいか、あるいは、（Ｖｔｈｐ＋αｐ）より高くする。第１のインバータ回路２２からの信号のＬＯＷのレベルは、ＧＮＤから、（Ｖｔｈｐ＋αｐ）に高くなる。その結果、第２のインバータ回路２４の出力インピーダンスは、小さくなる。したがって、第２のインバータ回路２４からの信号は、入力信号（ＩＮ）の立ち上がり時間と比べて長い立ち上がり時間を有する。その結果、Ｎ型の出力トランジスタ２６がＯＮされるとき、Ｎ型の出力トランジスタ２６のドレインＤ（ＯＵＴ）のレベルがアンダーシュートすることを防止することができる。

さらに、図２において、たとえば、Ｐ型の電流制限トランジスタ２８が、１つのトランジスタで構成されるが、複数のトランジスタで構成してもよい。たとえば、第１のＰ型の電流制限トランジスタ２８が、電源電圧ＶＤＤと、第１のインバータ回路２２からの出力電圧２２−１Ｄ、２２−２Ｄとの間に配置される。また、第２のＰ型の電流制限トランジスタ２８が、第１のインバータ回路２２からの出力電圧２２−１Ｄ、２２−２Ｄと、接地電源電圧ＧＮＤとの間に配置される。したがって、第２のインバータ回路２４からの信号は、入力信号（ＩＮ）の下がり時間と比べて長い立ち下がり時間（矢印３４）を有するとともに、入力信号（ＩＮ）の立ち上がり時間と比べて長い立ち上がり時間を有する。その結果、Ｎ型の出力トランジスタ２６がＯＦＦされるとき、Ｎ型の出力トランジスタ２６のドレインＤ（ＯＵＴ）のレベルがオーバーシュートすることを防止することができ（矢印３８）、かつ、Ｎ型の出力トランジスタ２６がＯＮされるとき、Ｎ型の出力トランジスタ２６のドレインＤ（ＯＵＴ）のレベルがアンダーシュートすることを防止することができる。

さらに、図２において、たとえば、Ｎ型のトランジスタ２４−２の能力を、チャネル形状を変化させることによって、他のトランジスタ（たとえば、図２に図示しない論理回路のトランジスタ）の能力より低くしてもよい。すなわち、たとえば、Ｎ型のトランジスタ２４−２のチャネル幅およびチャネル長を、それぞれ、Ｗｎ（２４−２）およびＬｎ（２４−２）とし、論理回路のトランジスタのチャネル幅およびチャネル長を、それぞれ、Ｗｎ（Ｌ）およびＬｎ（Ｌ）とするとき、以下の式（１．７）を成立させる。
Ｗｎ（Ｌ）／Ｌｎ（Ｌ）
＞Ｗｎ（２４−２）／Ｌｎ（２４−２） …（１．７）
したがって、Ｐ型の電流制限トランジスタ２８の効果に加えて、（１．７）に従うＮ型のトランジスタ２４−２の効果（特開平０７−１９５７２７号公報（特許文献１）に示される従来の出力回路の効果）により、第２のインバータ回路２４からの信号は、入力信号（ＩＮ）の下がり時間と比べて、さらに長い立ち下がり時間を有する。言い換えれば、Ｐ型の電流制限トランジスタの効果が存在するので、Ｎ型のトランジスタ２４−２のチャネル長Ｌｎ（２４−２）を従来のチャネル長より短くしても、従来の出力回路と同等の能力を有する出力回路２０を提供することができる。

１．３ 出力回路の第２の実施形態
図４は、図１に示される出力回路１０のもう１つの具体例を示す。
図４に示される出力回路４０は、図２に示されるＮ型の出力トランジスタ２６の代わりに、Ｐ型の出力トランジスタ４６を備える。なお、出力回路２０の出力端（ＯＵＴ）は、抵抗素子を介して第２の電源電圧ＶＬに接続される。
また、図４に示される出力回路４０は、図２に示される電源電圧ＶＤＤとＰ型のトランジスタ２２−１のドレインＤとに接続されているＰ型の電流制限トランジスタ２８の代わりに、電源電圧ＶＤＤとＮ型のトランジスタ２２−２のソースＳと接地電源電圧ＧＮＤとに接続されているＮ型の電流制限トランジスタ４８を備える。
図４に示される出力回路４０の他の構成は、図２に示される出力回路２０の他の構成と同じである。

図５は、図４に示される出力回路４０の動作を理解するためのタイミング図を示す。
図５において、符号ＩＮ、２２、２４、４６（ＯＵＴ）は、それぞれ、入力信号、第１のインバータ回路２２からの信号、第２のインバータ回路２４からの信号、および、出力トランジスタ４６からの信号（出力信号）を表す。

まず、第１のインバータ回路２２からの信号の状態を以下に説明する。
入力信号（ＩＮ）が、ＨＩＧＨ（ＶＤＤ）とＬＯＷ（ＧＮＤ）との中間のレベルを示す場合、ＰおよびＮの型のトランジスタ２２−１、２２−２は、ＯＮされる。Ｐ型のトランジスタ２２−２のソースＳと、Ｎ型の電流制限トランジスタ４８のドレインＤおよびゲートとが、接続されているので、Ｎ型の電流制限トランジスタ４８も、ＯＮされる。
このとき、Ｎ型の電流制限トランジスタ４８は、飽和領域で動作し、Ｎ型の電流制限トランジスタ４８のドレイン電流Ｉｄは、以下の式（２．１）で、表される。
Ｉｄ＝（１／２）×β×（Ｖｇｓ−Ｖｔｈｎ）^２…（２．１）
β＝（Ｗ／Ｌ）×μ×Ｃｏｘ …（２．２）
ここで、β、Ｖｇｓ、およびＶｔｈｎは、それぞれ、電流増幅率、ゲート・ソース間電圧、スレッショルド電圧であり、Ｗ、Ｌ、μ、およびＣｏｘは、それぞれ、チャネル幅、チャネル長、移動度、およびゲート酸化膜容量である。
Ｎ型の電流制限トランジスタ４８のゲート・ソース間電圧Ｖｇｓは、式（２．１）を用いて、以下の式（２．３）で、表される。
Ｖｇｓ＝Ｖｔｈｎ＋√（２×Ｉｄ／β） …（２．３）

入力信号（ＩＮ）が、中間のレベルからＬＯＷ（ＧＮＤ）のレベルを示す場合、Ｎ型のトランジスタ２２−２は、ＯＦＦされる。
したがって、入力信号（ＩＮ）が、ＬＯＷ（ＧＮＤ）のレベルを示す場合、第１のインバータ回路２２からの信号は、以下の式（２．４）で、表される（矢印５１参照）。
Ｖ（２２）＝ＶＤＤ …（２．４）

入力信号（ＩＮ）が、中間のレベルからＨＩＧＨ（ＶＤＤ）のレベルを示す場合、Ｐ型のトランジスタ２２−１は、ＯＦＦされる。したがって、Ｎ型の電流制限トランジスタ４８のドレイン電流Ｉｄは、徐々に減少して、０になる（Ｉｄ＝０）。
このとき、Ｎ型の電流制限トランジスタ４８のゲート・ソース間電圧Ｖｇｓは、式（２．３）を用いて、以下の式（２．５）で、表される。
Ｖｇｓ（４８）＝Ｖｔｈｎ …（２．５）
したがって、入力信号（ＩＮ）が、ＨＩＧＨ（ＶＤＤ）のレベルを示す場合、第１のインバータ回路２２からの信号は、以下の式（２．６）で、表される（矢印５２参照）。
Ｖ（２２）＝Ｖｇｓ（４８）
＝Ｖｔｈｎ …（２．６）

上述の通り、入力信号（ＩＮ）が、ＬＯＷ（ＧＮＤ）のレベルを示す場合、第１のインバータ回路２２からの信号は、ＨＩＧＨ（ＶＤＤ）のレベルを示し（式（２．４））、入力信号（ＩＮ）が、ＨＩＧＨ（ＶＤＤ）のレベルを示す場合、第１のインバータ回路２２からの信号は、ＬＯＷ（Ｖｔｈｎ）のレベルを示す（式（２．６））。

次に、第２のインバータ回路２４からの信号の状態を以下に説明する。
第１のインバータ回路２２からの信号が、ＬＯＷ（Ｖｔｈｎ）のレベルを示す場合、Ｎ型のトランジスタ２４−２は、ＯＦＦされ、Ｐ型のトランジスタ２４−１は、ＯＮされる。その結果、第２のインバータ回路２４からの信号は、ＨＩＧＨ（ＶＤＤ）を示す。

ところで、出力回路４０がＮ型の電流制限ドランジスタ４８を備えないことを仮定すれば、第１のインバータ回路２２からの信号のＬＯＷのレベルは、ＧＮＤである。言い換えれば、出力回路４０がＮ型の電流制限ドランジスタ４８を備えるので、第１のインバータ回路２２からの信号のＬＯＷのレベルは、ＧＮＤから、（Ｖｔｈｎ）に高くなる。その結果、第２のインバータ回路２４の出力インピーダンスは、小さくなる。

したがって、第１のインバータ回路２２からの信号が、ＬＯＷ（Ｖｔｈｎ）のレベルを示す場合、第２のインバータ回路２４からの信号は、ＨＩＧＨ（ＶＤＤ）を示し、入力信号（ＩＮ）の立ち上がり時間と比べて長い立ち上がり時間（矢印５４参照）を有する。

Ｐ型のトランジスタ２４−１へのゲート・ソース間電圧を、ＧＮＤから、（Ｖｔｈｎ）に高くすることで、Ｐ型のトランジスタ２４−１の能力が下がり、これにより、第２のインバータ回路２４からの信号が、入力信号（ＩＮ）の立ち上がり時間と比べて長い立ち上がり時間（矢印５４参照）を有することを実現している。言い換えれば、Ｐ型のトランジスタ２４−１のチャネル長をＬｐとするとき、Ｌｐを長くしなくてもよい。この場合、図４に示される出力回路４０は、小さいチップサイズを有することが可能となる。

第１のインバータ回路２２からの信号が、ＨＩＧＨ（ＶＤＤ）のレベルを示す場合、Ｎ型のトランジスタ２４−２は、ＯＮされ、Ｐ型のトランジスタ２４−１は、ＯＦＦされる。
したがって、第１のインバータ回路２２からの信号が、ＨＩＧＨ（ＶＤＤ）のレベルを示す場合、第２のインバータ回路２４からの信号は、ＬＯＷ（ＧＮＤ）を示し、入力信号（ＩＮ）の立ち上がりと比べて同等の立ち下がり時間（矢印５６参照）を有する。

次に、出力トランジスタ４６からの信号（ＯＵＴ）の状態を以下に説明する。
第２のインバータ回路２４からの信号が、ＬＯＷ（ＧＮＤ）を示す場合、Ｐ型の出力トランジスタ４６は、ＯＮされ、抵抗には、電流が流れる。
第２のインバータ回路２４からの信号は、ＬＯＷ（ＧＮＤ）からＨＩＧＨ（ＶＤＤ）に徐々に変化（矢印５４参照）するので、Ｐ型の出力トランジスタ４６のドレインＤ（ＯＵＴ）のレベルは、徐々に上昇して、電源電圧ＶＤＤになる。このとき、抵抗に流れる電流は、徐々に減少して、Ｏになる。したがって、Ｐ型の出力トランジスタ４６がＯＦＦされるとき、Ｐ型の出力トランジスタ４６のドレインＤ（ＯＵＴ）のレベルがオーバーシュートすることを防止することができる（矢印５８）。その結果、Ｐ型の出力トランジスタ４６がＯＦＦされるとき、サージ電圧が発生することを防止することができる。また、Ｐ型の出力トランジスタ４６の耐圧電圧を低くすることができる。

１．３．１ 出力回路の第２の実施形態の変形例
図４において、たとえば、Ｎ型のトランジスタ２４−２のスレッショルド電圧は、Ｎ型の電流制限トランジスタ４８のスレッショルド電圧Ｖｔｈｎと等しいが、Ｎ型のトランジスタ２４−２のスレッショルド電圧は、Ｎ型の電流制限トランジスタ４８のスレッショルド電圧Ｖｔｈｎより高くしてもよい。この場合、第１のインバータ回路２２からの信号が、ＬＯＷ（Ｖｔｈｎ）のレベルを示す場合、Ｎ型のトランジスタ２４−２は、確実にＯＦＦされる。

また、図４において、たとえば、Ｎ型の電流制限トランジスタ４８は、Ｎ型のトランジスタ２２−２のソースＳと接地電源電圧ＧＮＤとに接続されているが、Ｎ型の電流制限トランジスタ４８は、Ｐ型のトランジスタ２２−１のドレインＤとＮ型のトランジスタ２２−２のドレインＤとに接続してもよい。

さらに、図４において、たとえば、Ｎ型の電流制限トランジスタ４８が、Ｎ型のトランジスタ２２−２のソースＳと接地電源電圧ＧＮＤとに接続されているが、Ｎ型の電流制限トランジスタ４８の代わりに、Ｐ型の電流制限トランジスタでもよい。この場合、式（２．６）は、以下の式（２．６．１）に変更される。
Ｖ（２２）＝Ｖｇｓ（４８）
＝Ｖｔｈｐ＋αｐ …（２．６．１）
この場合、Ｎ型のトランジスタ２４−２のスレッショルド電圧は、（Ｖｔｈｐ＋αｐ）と等しいか、あるいは、（Ｖｔｈｐ＋αｐ）より高くする。

加えて、図４において、たとえば、Ｎ型の電流制限トランジスタ４８が、１つのトランジスタで構成されるが、複数のトランジスタで構成してもよい。たとえば、２つのＮ型の電流制限トランジスタ４８が、第１のインバータ回路２２からの出力電圧２２−１Ｄ、２２−２Ｄと、接地電源電圧ＧＮＤとの間に配置される。この場合、Ｎ型のトランジスタ２４−２のスレッショルド電圧は、（２×Ｖｔｈｎ＋αｎ）と等しいか、あるいは、（２×Ｖｔｈｎ＋αｎ）より高くする。

さらに、図４において、たとえば、Ｎ型の電流制限トランジスタ４８が、第１のインバータ回路２２からの出力電圧２２−１Ｄ、２２−２Ｄと、接地電源電圧ＧＮＤとの間に配置されるが、電源電圧ＶＤＤと、第１のインバータ回路２２からの出力電圧２２−１Ｄ、２２−２Ｄとの間に配置されてもよい。また、Ｐ型のトランジスタ２４−１のスレッショルド電圧は、（Ｖｔｈｎ＋αｎ）と等しいか、あるいは、（Ｖｔｈｎ＋αｎ）より高くする。第１のインバータ回路２２からの信号のＨＩＧＨのレベルは、ＶＤＤから、（ＶＤＤ−（Ｖｔｈｎ＋αｎ））に低くなる。その結果、第２のインバータ回路２４の出力インピーダンスは、小さくなる。この場合、Ｐ型の出力トランジスタ４６がＯＮされるとき、Ｐ型の出力トランジスタ４６のドレインＤ（ＯＵＴ）のレベルがアンダーシュートすることを防止することができる。

さらに、図４において、たとえば、Ｎ型の電流制限トランジスタ４８が、１つのトランジスタで構成されるが、複数のトランジスタで構成してもよい。たとえば、第１のＮ型の電流制限トランジスタ４８が、第１のインバータ回路２２からの出力電圧２２−１Ｄ、２２−２Ｄと、接地電源電圧ＧＮＤとの間に配置される。また、第２のＮ型の電流制限トランジスタ４８が、電源電圧ＶＤＤと、第１のインバータ回路２２からの出力電圧２２−１Ｄ、２２−２Ｄとの間に配置される。この場合、Ｐ型の出力トランジスタ４６がＯＦＦされるとき、Ｐ型の出力トランジスタ４６のドレインＤ（ＯＵＴ）のレベルがオーバーシュートすることを防止することができ（矢印５８）、かつ、Ｐ型の出力トランジスタ４６がＯＮされるとき、Ｐ型の出力トランジスタ４６のドレインＤ（ＯＵＴ）のレベルがアンダーシュートすることを防止することができる。

さらに、図４において、たとえば、Ｐ型のトランジスタ２４−１の能力を、チャネル形状を変化させることによって、他のトランジスタ（たとえば、図４に図示しない論理回路のトランジスタ）の能力より低くしてもよい。この場合、Ｎ型の電流制限トランジスタ４８の効果に加えて、Ｐ型のトランジスタ２４−１の効果により、第２のインバータ回路２４からの信号は、入力信号（ＩＮ）の上がり時間と比べて、さらに長い立ち上がり時間を有する。

１．４ 出力回路の第３の実施形態
図６は、図１に示される出力回路１０のさらなる具体例を示す。
図６に示される出力回路６０は、図２に示されるＰ型の電流制限トランジスタ２８の代わりに、電流制限回路６８を備える。また、出力回路６０は、スイッチ回路６９を備える。

すなわち、図６に示される出力回路６０は、入力信号（ＩＮ）を入力し、電源電圧ＶＤＤおよび接地電源電圧ＧＮＤに接続される第１のインバータ回路２２と、第１のインバータ回路２２からの信号を入力し、電源電圧ＶＤＤおよび接地電源電圧ＧＮＤに接続される第２のインバータ回路２４と、第２のインバータ回路２４からの信号を入力し、接地電源電圧ＧＮＤに接続される出力トランジスタ２６と、を備える。
出力回路６０はさらに、電源電圧ＶＤＤと接地電源電圧ＧＮＤとの間に、第１のインバータ回路２２に直列に接続される電流制限回路６８を、備える。
また、出力回路６０はさらに、電源電圧ＶＤＤと接地電源電圧ＧＮＤとの間に、第２のインバータ回路２４に直列に接続されるスイッチ回路６９を、備える。
なお、出力回路６０の出力端（ＯＵＴ）は、抵抗素子を介して第２の電源電圧ＶＨに接続される。

電流制限回路６８は、ＰおよびＮの型の電流制限トランジスタ６８−１、６８−２（ＣＭＯＳトランジスタ）を含む。電流制限回路６８において、Ｐ型の電流制限トランジスタ６８−１の能力は、Ｎ型の電流制限トランジスタ６８−２の能力と同等である。
Ｐ型の電流制限トランジスタ６８−１のゲートＧ、ドレインＤおよびソースＳは、それぞれ、Ｐ型の電流制限トランジスタ６８−１のドレインＤ、第１のインバータ回路２２（Ｐ型のトランジスタ２２−１のソース）および電源電圧ＶＤＤに接続される。Ｎ型の電流制限トランジスタ６８−２のゲートＧ、ドレインＤおよびソースＳは、それぞれ、Ｎ型の電流制限トランジスタ６８−２のドレインＤ、第１のインバータ回路２２（Ｎ型のトランジスタ２２−２のソース）および接地電源電圧ＧＮＤに接続される。ＰおよびＮの型の電流制限トランジスタ６８−１、６８−２のサブストレートは、それぞれ、電源電圧ＶＤＤ、接地電源電圧ＧＮＤに接続される。

Ｐ型のトランジスタ２２−１のゲートＧ、ドレインＤおよびソースＳは、それぞれ、入力信号（ＩＮ）、Ｎ型のトランジスタ２２−２のドレインＤ、および、Ｐ型の電流制限トランジスタ６８−１のドレインＤに接続される。Ｎ型のトランジスタ２２−２のゲートＧ、ドレインＤおよびソースＳは、それぞれ、入力信号（ＩＮ）、Ｐ型のトランジスタ２２−１のドレインＤおよび、電流制限トランジスタ６８−２のドレインＤに接続される。ＰおよびＮの型のトランジスタ２２−１、２２−２のサブストレートは、それぞれ、電源電圧ＶＤＤおよび接地電源電圧ＧＮＤに接続される。
ＰまたはＮの型のトランジスタ２２−１、２２−２のドレインＤは、第１のインバータ回路２２からの信号を形成する。

Ｐ型のトランジスタ２４−１のゲートＧ、ドレインＤおよびソースＳは、それぞれ、第１のインバータ回路２２からの信号、Ｎ型のトランジスタ２４−２のドレインＤ、およびスイッチ回路６９（Ｐ型のスイッチトランジスタ６９−１のドレインＤ）に接続される。Ｎ型のトランジスタ２４−２のゲートＧ、ドレインＤおよびソースＳは、それぞれ、第１のインバータ回路２２からの信号、Ｐ型のトランジスタ２４−１のドレインＤ、および、スイッチ回路６９（Ｎ型のスイッチトランジスタ６９−２のドレインＤ）に接続される。ＰおよびＮの型のトランジスタ２４−１、２４−２のサブストレートは、それぞれ、電源電圧ＶＤＤおよび接地電源電圧ＧＮＤに接続される。
ＰまたはＮの型のトランジスタ２４−１、２４−２のドレインＤは、第２のインバータ回路２４からの信号を形成する。
なお、Ｐ型のトランジスタ２４−１のスレッショルド電圧は、Ｐ型の電流制限トランジスタ６８−１のスレッショルド電圧Ｖｔｈｐより低く、Ｎ型のトランジスタ２４−２のスレッショルド電圧は、Ｎ型の電流制限トランジスタ６８−２のスレッショルド電圧Ｖｔｈｎより低い。たとえば、Ｐ型の電流制限トランジスタ６８−１のチャネル長は、Ｐ型のトランジスタ２４−１のチャネル長Ｌｐより長く、Ｎ型の電流制限トランジスタ６８−２のチャネル長は、Ｎ型のトランジスタ２４−２のチャネル長Ｌｎより長い。この場合において、ＰおよびＮの型のトランジスタ２４−１、２４−２のチャネル長Ｌｐ、Ｌｎが、それぞれ、ＰおよびＮの型の電流制限トランジスタ６８−１、６８−２のチャネル長より短いので、ＰおよびＮの型のトランジスタ２４−１、２４−２のスレッショルドＶｔｈｐ’、Ｖｔｈｎ’は、それぞれ、短チャネル効果によって、ＰおよびＮの型の電流制限トランジスタ６８−１、６８−２のスレッショルドＶｔｈｐ、Ｖｔｈｎより低くなる。代替的に、Ｐ型の電流制限トランジスタ６８−１およびＰ型のトランジスタ２４−１の双方のチャネル長が、Ｌｐであり、Ｎ型の電流制限トランジスタ６８−２およびＮ型のトランジスタ２４−２の双方のチャネル長が、Ｌｎであっても、Ｐ型の電流制限トランジスタ６８−１およびＰ型のトランジスタ２４−１のチャネルドープの打ち込み量を互いに異ならせることで、また、Ｎ型の電流制限トランジスタ６８−２およびＮ型のトランジスタ２４−２のチャネルドープの打ち込み量を互いに異ならせることで、ＰおよびＮの型のトランジスタ２４−１、２４−２のスレッショルドＶｔｈｐ’、Ｖｔｈｎ’は、それぞれ、ＰおよびＮの型の電流制限トランジスタ６８−１、６８−２のスレッショルドＶｔｈｐ、Ｖｔｈｎより低くすることができる。

スイッチ回路６９は、ＰおよびＮの型のスイッチトランジスタ６９−１、６９−２（ＣＭＯＳトランジスタ）を含む。スイッチ回路６９において、Ｐ型のスイッチトランジスタ６９−１の能力は、Ｎ型のスイッチトランジスタ６９−２の能力と同等である。
Ｐ型のスイッチトランジスタ６９−１のゲートＧ、ドレインＤおよびソースＳは、それぞれ、入力信号（ＩＮ）、Ｐ型のトランジスタ２４−１のソースＳ、および電源電圧ＶＤＤに接続される。Ｎ型のスイッチトランジスタ６９−２のゲートＧ、ドレインＤおよびソースＳは、それぞれ、入力信号（ＩＮ）、Ｎ型のトランジスタ２４−２のソースＳ、および接地電源電圧ＧＮＤに接続される。ＰおよびＮの型のスイッチトランジスタ６９−１、６９−２のサブストレートは、それぞれ、電源電圧ＶＤＤおよび接地電源電圧ＧＮＤに接続される。

Ｎ型の出力トランジスタ２６のゲートＧ、およびソースＳは、それぞれ、第２のインバータ回路２４からの信号、および接地電源電圧ＧＮＤに接続される。出力トランジスタ２６のサブストレートは、出力トランジスタ２６のソースＳに接続される。
Ｎ型の出力トランジスタ２６のドレインＤのレベルは、出力回路６０の出力信号（ＯＵＴ）を形成する。

図７は、図６に示される出力回路６０の動作を理解するためのタイミング図を示す。
図３において、符号ＩＮ、２２、２４、２６（ＯＵＴ）は、それぞれ、入力信号、第１のインバータ回路２２からの信号、第２のインバータ回路２４からの信号、および、出力トランジスタ２６からの信号（出力信号）を表す。

まず、第１のインバータ回路２２からの信号の状態を以下に説明する。
図６に示される第１のインバータ回路２２および電流制限回路６８の動作は、図２および図４に示されるものと類似する。
すなわち、入力信号（ＩＮ）が、ＬＯＷ（ＧＮＤ）のレベルを示す場合、第１のインバータ回路２２からの信号は、ＨＩＧＨ（ＶＤＤ−Ｖｔｈｐ）のレベルを示し（式（１．６）、矢印３２参照）、入力信号（ＩＮ）が、ＨＩＧＨ（ＶＤＤ）のレベルを示す場合、第１のインバータ回路２２からの信号は、ＬＯＷ（Ｖｔｈｎ）のレベルを示す（式（２．６）、矢印５２参照）。

次に、第２のインバータ回路２４からの信号の状態を以下に説明する。
入力信号（ＩＮ）が、ＨＩＧＨ（ＶＤＤ）のレベルを示し、したがって、第１のインバータ回路２２からの信号が、ＬＯＷ（Ｖｔｈｎ）のレベルを示す場合、Ｐ型のスイッチトランジスタ６９−１は、ＯＦＦされ、Ｎ型のスイッチトランジスタ６９−２は、ＯＮされ、Ｎ型のトランジスタ２４−２は、ＯＮされる。ただし、上述のとおり、Ｎ型のトランジスタ２４−２のスレッショルド電圧Ｖｔｈｎ’は、Ｎ型の電流制限トランジスタ６８−２のスレッショルド電圧Ｖｔｈｎより低い。

Ｎ型のスイッチトランジスタ６９−２がＯＮされた直後において、Ｎ型のトランジスタ２４−２のソース・ドレイン間電圧Ｖｄｓは、ＶＤＤである。このとき、Ｎ型のトランジスタ２４−２において、以下の式（３．１）が満たされる。
Ｖｇｓ−Ｖｔｈｎ’＝Ｖｔｈｎ−Ｖｔｈｎ’
＝（Ｖｔｈｎ−Ｖｔｈｎ’）＜Ｖｄｓ（＝ＶＤＤ） …（３．１）
式（３．１）に従う、Ｎ型のトランジスタ２４−２は、飽和領域で動作する。このとき、Ｎ型のトランジスタ２４−２のドレイン電流Ｉｄは、以下の式（３．２）で、表される。
Ｉｄ（２４−２）
＝（１／２）×β×（Ｖｇｓ−Ｖｔｈｎ’）^２
＝（１／２）×β×（Ｖｔｈｎ−Ｖｔｈｎ’）^２ …（３．２）
飽和領域で動作するＮ型のトランジスタ２４−２のＯＮ抵抗は、以下の式（３．３）で、表される。
Ｒｏｎ（２４−２）＝Ｖｄｓ／Ｉｄ（２４−２）
＝Ｖｄｓ／（０．５×β×（Ｖｔｈｎ−Ｖｔｈｎ’）^２） …（３．３）
式（３．１）、（３．３）を用いて、以下の式（３．４）が成立する。
Ｒｏｎ（２４−２）＝Ｖｄｓ／（０．５×β×（Ｖｔｈｎ−Ｖｔｈｎ’）^２）
＞１／（０．５×β×（Ｖｔｈｎ−Ｖｔｈｎ’）） …（３．４）

Ｎ型のスイッチトランジスタ６９−２がＯＮされた後、Ｎ型のトランジスタ２４−２のソース・ドレイン間電圧Ｖｄｓは、徐々に減少して、０になる。以下の式（３．５）が満たされる間、Ｎ型のトランジスタ２４−２は、線形領域で動作する。
Ｖｇｓ−Ｖｔｈｎ’＝Ｖｔｈｎ−Ｖｔｈｎ’
＝（Ｖｔｈｎ−Ｖｔｈｎ’）＞Ｖｄｓ …（３．５）
Ｎ型のトランジスタ２４−２が、線形領域で動作するとき、Ｎ型のトランジスタ２４−２のドレイン電流Ｉｄは、以下の式（３．６）、（３．７）で、表される。
Ｉｄ（２４−２）
＝β×（（Ｖｇｓ−Ｖｔｈｎ’）×Ｖｄｓ−０．５×Ｖｄｓ^２）
＝β×（（Ｖｔｈｎ−Ｖｔｈｎ’）×Ｖｄｓ−０．５×Ｖｄｓ^２） …（３．６）
≒β×（Ｖｔｈｎ−Ｖｔｈｎ’）×Ｖｄｓ …（３．７）
なお、Ｖｄｓが十分小さい場合、Ｖｄｓ^２≒０を用いて、式（３．６）から式（３．７）を得た。
線形領域で動作するＮ型のトランジスタ２４−２のＯＮ抵抗は、以下の式（３．８）で、表される。
Ｒｏｎ（２４−２）＝Ｖｄｓ／Ｉｄ（２４−２）
＝１／（β×（（Ｖｔｈｎ−Ｖｔｈｎ’）−０．５×Ｖｄｓ）） …（３．８）
式（３．５）、（３．８）を用いて、以下の式（３．９）が成立する。
Ｒｏｎ（２４−２）＝１／（β×（（Ｖｔｈｎ−Ｖｔｈｎ’）−０．５×Ｖｄｓ））
＞１／（β×（０．５×（Ｖｔｈｎ−Ｖｔｈｎ’）^２）） …（３．９）
また、Ｖｄｓが十分小さい場合、Ｖｄｓ≒０を用いて、式（３．８）から以下の式（３．１０）を得ることもできる。
Ｒｏｎ（２４−２）＝１／（β×（（Ｖｔｈｎ−Ｖｔｈｎ’）−０．５×Ｖｄｓ））
≒１／（β×（Ｖｔｈｎ−Ｖｔｈｎ’）） …（３．１０）

式（３．３）、（３．１０）には、電源電圧ＶＤＤの項が含まれない。したがって、Ｎ型のトランジスタ２４−２の動作は、電源電圧ＶＤＤに対して依存しない。言い換えれば、Ｎ型のトランジスタ２４−２のＯＮ抵抗は、電源電圧ＶＤＤの変化に影響を受け難い。

ところで、Ｎ型のスイッチトランジスタ６９−２がＯＮされた状態において、Ｎ型のスイッチトランジスタ６９−２のソース・ドレイン間電圧Ｖｄｓは、０である。したがって、Ｎ型のスイッチトランジスタ６９−２のスレッショルド電圧が、Ｖｔｈｎである場合、Ｎ型のスイッチトランジスタ６９−２において、以下の式（３．１１）が満たされる。
Ｖｇｓ−Ｖｔｈｎ＝ＶＤＤ−Ｖｔｈｎ＞Ｖｄｓ（＝０） …（３．１１）
式（３．１１）に従う、Ｎ型のスイッチトランジスタ６９−２は、線形領域で動作する。このとき、Ｎ型のスイッチトランジスタ６９−２のドレイン電流Ｉｄは、以下の式（３．１２）、（３．１３）で、表される。
Ｉｄ（６９−２）
＝β×（（Ｖｇｓ−Ｖｔｈｎ）×Ｖｄｓ−０．５×Ｖｄｓ^２）
＝β×（（ＶＤＤ−Ｖｔｈｎ）×Ｖｄｓ−０．５×Ｖｄｓ^２） …（３．１２）
≒β×（（ＶＤＤ−Ｖｔｈｎ）×Ｖｄｓ） …（３．１３）
なお、Ｖｄｓが十分小さい場合、Ｖｄｓ^２≒０を用いて、式（３．１２）から式（３．１３）を得た。
したがって、線形領域で動作するＮ型のスイッチトランジスタ６９−２のＯＮ抵抗は、以下の式（３．１４）で、表される。
Ｒｏｎ（６９−２）
＝Ｖｄｓ／Ｉｄ（６９−２）
＝１／（β×（ＶＤＤ−Ｖｔｈｎ）） …（３．１４）

ここで、Ｎ型のトランジスタ２４−２およびＮ型のトランジスタ６９−２の電流増幅率βが等しい場合、すなわち、たとえば、Ｎ型のトランジスタ２４−２およびＮ型のトランジスタ６９−２のチャネル幅およびチャネル長が等しい場合、式（３．１０）、（３．１４）を用いて、以下の式（３．１５）を得ることができる。
Ｒｏｎ（２４−２）：Ｒｏｎ（６９−２）
＝（ＶＤＤ−Ｖｔｈｎ）：（Ｖｔｈｎ−Ｖｔｈｎ’） …（３．１５）
たとえば、ＶＤＤ＝５．０[Ｖ]、Ｖｔｈｎ＝０．５０[Ｖ]、（Ｖｔｈｎ−Ｖｔｈｎ’）＝０．３５[Ｖ]の場合、式（３．１５）から以下の式（３．１６）を得る。
Ｒｏｎ（２４−２）：Ｒｏｎ（６９−２）
＝５．０−０．５０：０．３５
＝４．５０：０．３５
≒１３：１ …（３．１６）
したがって、入力信号（ＩＮ）が、ＨＩＧＨ（ＶＤＤ）のレベルを示し、したがって、第１のインバータ回路２２からの信号が、ＬＯＷ（Ｖｔｈｎ）のレベルを示す場合、第２のインバータ回路２４からの信号（Ｎ型のトランジスタ２４−２のドレインＤのレベル）は、Ｎ型のトランジスタ２４−２のＯＮ抵抗（Ｒｏｎ（２４−２））に、支配される（式（３．１６）参照）。その結果、第２のインバータ回路２４からの信号は、入力信号（ＩＮ）の立ち下がり時間と比べて長い立ち下がり時間（矢印７４参照）を有する。

上述のとおり、Ｎ型のトランジスタ２４−２のＯＮ抵抗は、電源電圧ＶＤＤの変化に影響を受け難い。したがって、第２のインバータ回路２４からの信号の立ち下がり時間（矢印７４参照）も、電源電圧ＶＤＤの変化に影響を受け難い。一方、特開平０６−２１８７３５号公報（特許文献２）の図１〜図６に示される従来の出力回路のトランジスタ６、９のゲート電圧は、電源電圧Ｖ２が電源電圧Ｖ１に等しいとき、電源電圧Ｖ１の変化に影響を受け易い。言い換えれば、トランジスタ６、９の能力も、電源電圧Ｖ１の変化に影響を受け易い。したがって、従来の出力回路のインバータ回路３、４からの信号の立ち下がり時間も、電源電圧Ｖ１の変化に影響を受け易い。

Ｎ型のトランジスタ２４−２へのゲート・ソース間電圧を、ＶＤＤから、（Ｖｔｈｎ）に低くすることで、Ｎ型のトランジスタ２４−２の能力が下がり、これにより、第２のインバータ回路２４からの信号が、入力信号（ＩＮ）の立ち下がり時間と比べて長い立ち下がり時間（矢印７４参照）を有することを実現している。言い換えれば、Ｎ型のトランジスタ２４−２のチャネル長をＬｎとするとき、Ｌｎを長くしなくてもよい。この場合、図６に示される出力回路６０は、小さいチップサイズを有することが可能となる。

入力信号（ＩＮ）が、ＬＯＷ（ＧＮＤ）のレベルを示し、したがって、第１のインバータ回路２２からの信号が、ＨＩＧＨ（ＶＤＤ−Ｖｔｈｐ）のレベルを示す場合、Ｎ型のスイッチトランジスタ６９−２は、ＯＦＦされ、Ｐ型のスイッチトランジスタ６９−１は、ＯＮされ、Ｐ型のトランジスタ２４−１は、ＯＮされる。ただし、上述のとおり、Ｐ型のトランジスタ２４−１のスレッショルド電圧Ｖｔｈｐ’は、Ｐ型の電流制限トランジスタ６８−１のスレッショルド電圧Ｖｔｈｐより低い。

式（３．１６）から推測できるように、入力信号（ＩＮ）がＬＯＷ（ＧＮＤ）のレベルを示し、したがって、第１のインバータ回路２２からの信号が、ＨＩＧＨ（ＶＤＤ−Ｖｔｈｐ）のレベルを示す場合、Ｒｏｎ（２４−１）＞Ｒｏｎ（６９−１）である。すなわち、第２のインバータ回路２４からの信号（Ｐ型のトランジスタ２４−１のドレインＤのレベル）は、Ｐ型のトランジスタ２４−１のＯＮ抵抗（Ｒｏｎ（２４−１））に、支配される。その結果、第２のインバータ回路２４からの信号は、入力信号（ＩＮ）の立ち上がり時間と比べて長い立ち上がり時間（矢印７６参照）を有する。

次に、出力トランジスタ２６からの信号（ＯＵＴ）の状態を以下に説明する。
第２のインバータ回路２４からの信号が、ＬＯＷ（ＧＮＤ）を示す場合、Ｎ型の出力トランジスタ２６は、ＯＦＦされる。このとき、抵抗には、電流が流れない。第２のインバータ回路２４からの信号は、ＬＯＷ（ＧＮＤ）からＨＩＧＨ（ＶＤＤ）に徐々に変化（矢印７６参照）するので、Ｎ型の出力トランジスタ２６のドレインＤ（ＯＵＴ）のレベルは、徐々に降下する。このとき、抵抗に流れる電流は、徐々に増加して、最大になる。したがって、Ｎ型の出力トランジスタ２６がＯＮされるとき、Ｎ型の出力トランジスタ２６のドレインＤ（ＯＵＴ）のレベルがアンダーシュートすることを防止することができる（矢印７９）。その結果、Ｎ型の出力トランジスタ２６がＯＮされるとき、サージ電圧が発生することを防止することができる。
第２のインバータ回路２４からの信号は、ＨＩＧＨ（ＶＤＤ）からＬＯＷ（ＧＮＤ）に徐々に変化（矢印７４参照）するので、Ｎ型の出力トランジスタ２６のドレインＤ（ＯＵＴ）のレベルは、徐々に上昇する。このとき、抵抗に流れる電流は、徐々に減少して、Ｏになる。したがって、Ｎ型の出力トランジスタ２６がＯＦＦされるとき、Ｎ型の出力トランジスタ２６のドレインＤ（ＯＵＴ）のレベルがオーバーシュートすることを防止することができる（矢印７８）。その結果、Ｎ型の出力トランジスタ２６がＯＦＦされるとき、サージ電圧が発生することを防止することができる。また、Ｎ型の出力トランジスタ２６の耐圧電圧を低くすることができる。

なお、特開平０６−２１８７３５号公報（特許文献２）の図１〜図６に示される従来の出力回路は、電源電圧Ｖ２からＧＮＤに、常に、電流が、流れ続ける。したがって、従来の出力回路は、消費電力が多い。

１．４．１ 出力回路の第３の実施形態の変形例
図６において、たとえば、ＰおよびＮの型のトランジスタ２２−１、２２−２のサブストレートは、電源電圧ＶＤＤまたは接地電源電圧ＧＮＤに接続されているが、各トランジスタのソースに接続してもよい。

加えて、図６において、たとえば、Ｐ型の電流制限トランジスタ６８−１は、電源電圧ＶＤＤとＰ型のトランジスタ２２−１のソースＳとに接続されているが、Ｐ型の電流制限トランジスタ６８−１は、Ｐ型のトランジスタ２２−１のドレインＤとＮ型のトランジスタ２２−２のドレインＤとに接続してもよい（図８参照）。

さらに、図６において、たとえば、Ｎ型の電流制限トランジスタ６８−２は、Ｎ型のトランジスタ２２−２のソースＳと接地電源電圧ＧＮＤとに接続されているが、Ｎ型の電流制限トランジスタ６８−２は、Ｐ型のトランジスタ２２−１のドレインＤとＮ型のトランジスタ２２−２のドレインＤとに接続してもよい（図９参照）。

さらに、図６において、たとえば、Ｐ型の電流制限トランジスタ６８−１が、電源電圧ＶＤＤとＰ型のトランジスタ２２−１のソースＳとに接続されているが、Ｐ型の電流制限トランジスタ６８−１の代わりに、Ｎ型の電流制限トランジスタ１０８−１でもよい（図１０参照）。この場合、Ｐ型のトランジスタ２４−１のスレッショルド電圧Ｖｔｈｐ’は、Ｎ型の電流制限トランジスタ１０８−１のスレッショルド電圧（Ｖｔｈｎ＋αｎ）より低い。

さらに、図６において、たとえば、Ｎ型の電流制限トランジスタ６８−２が、Ｎ型のトランジスタ２２−２のソースＳと接地電源電圧ＧＮＤとに接続されているが、Ｎ型の電流制限トランジスタ６８−２の代わりに、Ｐ型の電流制限トランジスタ１１８−２でもよい（図１１参照）。この場合、Ｎ型のトランジスタ２４−２のスレッショルド電圧Ｖｔｈｎ’は、Ｐ型の電流制限トランジスタ１１８−２のスレッショルド電圧（Ｖｔｈｐ＋αｐ）より低い。

さらに、図６において、たとえば、Ｐ型のスイッチトランジスタ６９−１は、電源電圧ＶＤＤとＰ型のトランジスタ２４−１のソースＳとに接続されているが、Ｐ型のスイッチトランジスタ６９−１は、Ｐ型のトランジスタ２４−１のドレインＤとＮ型のトランジスタ２４−２のドレインＤとに接続してもよい（図１２参照）。

さらに、図６において、たとえば、Ｎ型のスイッチトランジスタ６９−２は、Ｎ型のトランジスタ２４−２のソースＳと接地電源電圧ＧＮＤとに接続されているが、Ｎ型のスイッチトランジスタ６９−２は、Ｐ型のトランジスタ２４−１のドレインＤとＮ型のトランジスタ２４−２のドレインＤとに接続してもよい（図１３参照）。

さらに、図６において、電流制限回路６８は、２つの電流制限トランジスタ６８−１、６８−２で構成されるが、電流制限回路６８は、４つの電流制限トランジスタ６８−１、６８−２、１４８−１、１４８−２で構成してもよい（図１４参照）。代替的に、電流制限回路６８は、３つの電流制限トランジスタ（たとえば、電流制限トランジスタ６８−１、６８−２、１４８−２）で構成してもよく、あるいは、５つ以上の電流制限トランジスタで構成してもよい。
図１４において、入力信号（ＩＮ）が、ＬＯＷ（ＧＮＤ）のレベルを示す場合、第１のインバータ回路２２からの信号は、ＨＩＧＨ（ＶＤＤ−（２×Ｖｔｈｐ＋αｐ））のレベルを示し、入力信号（ＩＮ）が、ＨＩＧＨ（ＶＤＤ）のレベルを示す場合、第１のインバータ回路２２からの信号は、ＬＯＷ（２×Ｖｔｈｎ＋αｎ））のレベルを示す。この場合、Ｐ型のトランジスタ２４−１のスレッショルド電圧は、Ｐ型の電流制限トランジスタ１４８−１のスレッショルド電圧Ｖｔｈｐと等しくてよく、Ｎ型のトランジスタ２４−２のスレッショルド電圧も、Ｎ型の電流制限トランジスタ１４８−２のスレッショルド電圧Ｖｔｈｎと等しくてよい。

図１４において、第１のインバータ回路２２からの信号が、ＬＯＷ（２×Ｖｔｈｎ＋αｎ）のレベルを示すとき、Ｎ型のトランジスタ２４−２がＯＮされるためには、以下の式（３．１７）が満たされればよい。
（２×Ｖｔｈｎ＋αｎ）−Ｖｔｎ
＝Ｖｔｈｎ＋αｎ＞０ …（３．１７）
したがって、図１４において、Ｎ型のトランジスタ６８−２のサブストレートは、接地電源電圧ＧＮＤに接続されているが、Ｎ型のトランジスタ６８−２のソースＳに接続しても、以下の式（３．１８）が満たされる。
（２×Ｖｔｈｎ）−Ｖｔｎ
＝Ｖｔｈｎ＞０ …（３．１８）
また、Ｎ型のトランジスタ６８−２、１４８−２、２４−２のスレッショルドＶｔｎ（たとえば、０．５［Ｖ］）が、たとえば、±０．１５［Ｖ］のばらつきを有していたとしても、Ｎ型のトランジスタ２４−２が、確実にＯＮされる。言い換えれば、式（３．１８）から、たとえば、以下の式（３．１９）を得ることができる。
（２×Ｖｔｈｎ）−Ｖｔｎ
＝（２×（０．５−０．１５））−（０．５＋０．１５）
＝０．０５＞０ …（３．１９）
同様に、第１のインバータ回路２２からの信号が、ＨＩＧＨ（ＶＤＤ−（２×Ｖｔｈｐ＋αｐ））のレベルを示すとき、あるいは、第１のインバータ回路２２からの信号が、ＨＩＧＨ（ＶＤＤ−２×Ｖｔｈｐ）のレベルを示すとき、Ｐ型のトランジスタ２４−１が確実にＯＮされる。したがって、電流制限回路６８は、３つ以上の電流制限トランジスタで構成されるとき、たとえば図１４に示される出力回路６０は、製造プロセスの誤差に対して強い、あるいは、出力回路６０の動作環境の変化に対して強い。

さらに、図６、図８〜図１４において、たとえば、Ｎ型のトランジスタ２４−２の能力を、チャネル形状を変化させることによって、他のトランジスタ（たとえば、Ｎ型のトランジスタ６９−２）の能力より低くしてもよい。
ところで、図６において、Ｎ型のトランジス２４−２、６９−２のチャネル幅およびチャネル長を、それぞれ、Ｗｎ（２４−２）、Ｗｎ（６９−２）およびＬｎ（２４−２）、Ｌｎ（６９−２）とするとき、式（３．１０）、（３．１４）は、それぞれ、以下の式（３．１０．１）、（３．１４．１）に変更される。
Ｒｏｎ（２４−２）
≒１／（β×（Ｖｔｈｎ−Ｖｔｈｎ’））
＝１／（（Ｗｎ（２４−２）／Ｌｎ（２４−２）×β０）×（Ｖｔｈｎ−Ｖｔｈｎ’）） …（３．１０．１）
Ｒｏｎ（６９−２）
＝１／（β×（ＶＤＤ−Ｖｔｈｎ））
＝１／（（Ｗｎ（６９−２）／Ｌｎ（６９−２）×β０）×（ＶＤＤ−Ｖｔｈｎ）） …（３．１４．１）
（Ｗｎ（２４−２）／Ｌｎ（２４−２））：（Ｗｎ（６９−２）／Ｌｎ（６９−２））＝１：１のとき、式（３．１５）、（３．１６）が成立する。
たとえば、（Ｗｎ（２４−２）／Ｌｎ（２４−２））：（（Ｗｎ（６９−２）／Ｌｎ（６９−２））＝１：８のとき、すなわち、Ｎ型のトランジスタ２４−２の能力を低くするとき、式（３．１５）、（３．１６）は、それぞれ、以下の式（３．１５．１）、（３．１６．１）に変更される。
Ｒｏｎ（２４−２）：Ｒｏｎ（６９−２）
＝（（Ｗｎ（６９−２）／Ｌｎ（６９−２））×（ＶＤＤ−Ｖｔｈｎ）：（Ｗｎ（２４−２）／Ｌｎ（２４−２））×（Ｖｔｈｎ−Ｖｔｈｎ’）
＝８×（ＶＤＤ−Ｖｔｈｎ）：（Ｖｔｈｎ−Ｖｔｈｎ’） …（３．１５．１）
Ｒｏｎ（２４−２）：Ｒｏｎ（６９−２）
≒（８×１３）：１
＝１０４：１ …（３．１６．１）
したがって、たとえば、特開平０７−１９５７２７号公報（特許文献１）に示される従来の出力回路のチャネル長を１［μｍ］から１００［μｍ］に変更するとき、図６（および図８〜１３）において、Ｎ型のトランジスタ２４−２のチャネル長Ｌｎ（２４−２）は、１［μｍ］から８［μｍ］に変更すればよい。言い換えれば、小さいチップサイズを有する出力回路６０を提供することができる。
また、図１４においては、式（３．７）、（３．１０）は、それぞれ、以下の式（３．７．２）、（３．１０．２）に変更される。
Ｉｄ（２４−２）
＝β×（（Ｖｇｓ−Ｖｔｈｎ）×Ｖｄｓ−０．５×Ｖｄｓ^２）
＝β×（（Ｖｔｈｎ＋αｎ）×Ｖｄｓ−０．５×Ｖｄｓ^２）
≒β×（Ｖｔｈｎ＋αｎ）×Ｖｄｓ …（３．７．２）
Ｒｏｎ（２４−２）＝１／（β×（（Ｖｔｈｎ＋αｎ）−０．５×Ｖｄｓ））
≒１／（β×（Ｖｔｈｎ＋αｎ）） …（３．１０．２）
式（３．１０．２）、（３．１４）を用いて、（Ｗｎ（２４−２）／Ｌｎ（２４−２））：（Ｗｎ（６９−２）／Ｌｎ（６９−２））＝１：１のとき、以下の式（３．１５．２）を得ることができる。
Ｒｏｎ（２４−２）：Ｒｏｎ（６９−２）
＝ＶＤＤ−Ｖｔｈｎ：Ｖｔｈ＋αｎ …（３．１５．２）
たとえば、ＶＤＤ＝５．０[Ｖ]、Ｖｔｈｎ＝０．５０[Ｖ]、αｎ＝０．３５[Ｖ]の場合、式（３．１５．２）から以下の式（３．１６．２）を得る。
Ｒｏｎ（２４−２）：Ｒｏｎ（６９−２）
＝５．０−０．５０：０．５＋０．３５
＝４．５０：０．８５
≒５．３：１ …（３．１６．２）
したがって、たとえば、（Ｗｎ（２４−２）／Ｌｎ（２４−２））：（（Ｗｎ（６９−２）／Ｌｎ（６９−２））＝１：２０のとき、すなわち、Ｎ型のトランジスタ２４−２の能力を低くするとき、式（３．１５．２）（３．１６．２）は、それぞれ、以下の式（３．１５．３）、（３．１６．３）に変更される。
Ｒｏｎ（２４−２）：Ｒｏｎ（６９−２）
＝（（Ｗｎ（６９−２）／Ｌｎ（６９−２））×（ＶＤＤ−Ｖｔｈｎ）：（Ｗｎ（２４−２）／Ｌｎ（２４−２））×（Ｖｔｈｎ＋αｎ）
＝２０×（ＶＤＤ−Ｖｔｈｎ）：（Ｖｔｈｎ＋αｎ） …（３．１５．３）
Ｒｏｎ（２４−２）：Ｒｏｎ（６９−２）
≒（２０×５．３）：１
＝１０６：１ …（３．１６．３）
したがって、たとえば、特開平０７−１９５７２７号公報（特許文献１）に示される従来の出力回路のチャネル長を１［μｍ］から１００［μｍ］に変更するとき、図１４において、Ｎ型のトランジスタ２４−２のチャネル長Ｌｎ（２４−２）は、１［μｍ］から２０［μｍ］に変更すればよい。言い換えれば、小さいチップサイズを有する出力回路６０を提供することができる。

さらに、図６、図８〜図１４において、たとえば、Ｐ型のトランジスタ２４−１の能力を、チャネル形状を変化させることによって、他のトランジスタ（たとえば、Ｐ型のトランジスタ６９−１）の能力より低くしてもよい。この場合、小さいチップサイズを有する出力回路６０を提供することができる。

２． サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム
２．１ サーマルヘッド
図１５は、本発明に従うサーマルヘッドの概略ブロック図を示す。
図１５に示されるサーマルヘッド１５０は、セラミック板１５２の上に、複数のサーマル抵抗素子（広義には発熱素子、発熱抵抗体）が形成されている。図１５において、セラミック板１５２の長辺の１つの縁部に、画素の間隔に合わせて複数のサーマル抵抗素子が配列されている。複数のサーマル抵抗素子の一端には、電源電圧ＶＨが供給されている。この電源電圧は、サーマルヘッド１５０（セラミック板１５２）の外部から供給される、例えば２４Ｖや１８Ｖといった高電圧である。また、サーマルヘッド１５０は、第１〜第Ｍ（Ｍは２以上の整数）のサーマルヘッドドライバ１６０−１、１６０−２、…、１６０−Ｍを含む。複数のサーマル抵抗素子の他端には、第１〜第Ｍのサーマルヘッドドライバ１６０−１、１６０−２、…、１６０−Ｍの出力が電気的に接続される。

第１〜第Ｍのサーマルヘッドドライバ１６０−１、１６０−２、…、１６０−Ｍの各サーマルヘッドドライバは、サーマル抵抗素子に接続される出力ドライバの出力を例えば接地電源電圧に設定することで、該サーマル抵抗素子に電流を流す（駆動する）ことができる。

２．２ サーマルヘッドドライバ
図１６は、図１５に示される各サーマルヘッドドライバ１６０の具体例を示す。
図１６に示されるサーマルヘッドドライバ１６０は、上述の出力回路、たとえば、図２に示される出力回路２０を備える。出力回路２０は、小さいチップサイズを有することが可能であり、したがって、小型なサーマルヘッドドライバを低コストで提供することができる。
なお、サーマルヘッドドライバ１６０が、図６に示される出力回路６０を備える場合、出力制御回路ＯＣ_ｊは、ＡＮＤ回路の代わりに、ＮＡＮＤ回路で、構成される。

サーマルヘッドドライバ１６０は、複数のドライバブロックＤＢ_１〜ＤＢ_Ｎ（Ｎは２以上の整数）を含む。ドライバブロックＤＢ_ｊ（１≦ｊ≦Ｎ、ｊは整数）は、出力トランジスタ２６_ｊ（出力ドライバ２６_ｊ）を含む出力回路２０_ｊと、ラッチＬＴ_ｊと、フリップフロップＤＦＦ_ｊとを含むことができる。

サーマルヘッドドライバ１６０には、クロック信号ＣＬＫ、シリアルデータＳＩ、ラッチ信号ＬＡＴおよびストローブ信号ＳＴＢが、入力される。画素データは、シリアルデータＳＩとして、クロック信号ＣＬＫに同期してシリアルに入力される。ラッチ信号ＬＡＴは、ラッチＬＴ_１〜ＬＴ_Ｎに１ライン分の画素データを取り込むための信号である。ストローブ信号ＳＴＢは、ドライバブロックＤＢ_１〜ＤＢ_Ｎに供給される。

ドライバブロックＤＢ_１〜ＤＢ_ＮのフリップフロップＤＦＦ_１〜ＤＦＦ_Ｎは、シリアルデータＳＩとして入力される画素データがシフト方向ＳＤＲにシフトされるシフトレジスタを構成する。シフトレジスタを構成する各フリップフロップは、クロック信号ＣＬＫの変化タイミングに同期して、前段のフリップフロップの出力を取り込むと共に、フリップフロップに取り込んだデータを出力する。

ラッチＬＴ_ｊは、ラッチ信号ＬＡＴが例えばＨレベルのとき、フリップフロップＤＦＦ_ｊに取り込んだデータをラッチ（保持）する。ラッチＬＴ_ｊにラッチされたデータは、出力制御回路ＯＣ_ｊに入力される。出力制御回路ＯＣ_ｊは、出力トランジスタ２６_１（出力ドライバ２６_１）の出力制御を行う出力制御信号ｃｎｔ_１を生成する。

出力トランジスタ２６_ｊ（出力ドライバ２６_ｊ）は、Ｎ型金属酸化膜半導体（Metal Oxide Semiconductor:ＭＯＳ）トランジスタ（以下、単にＭＯＳトランジスタと略す）により構成される。このＭＯＳトランジスタのドレインが、ドライバ出力ＤＯｊとなる。ドライバブロックＤＢ_１〜ＤＢ_Ｎの出力トランジスタ２６_１〜２６_Ｎ（出力ドライバ２６_１〜２６_Ｎ）を構成するＭＯＳトランジスタのソースには、接地電源電圧ＧＮＤが供給される。出力トランジスタ２６_ｊ（出力ドライバ２６_ｊ）を構成するＭＯＳトランジスタのゲートには、出力制御回路ＯＣ_ｊからの出力制御信号ｃｎｔ_ｊが供給される。図１６では、出力制御信号ｃｎｔ_ｊにより、出力トランジスタ２６_ｊ（出力ドライバ２６_ｊ）を構成するＭＯＳトランジスタのソース・ドレイン間が電気的に導通することで、ドライバ出力ＤＯｊが接地電源電圧ＧＮＤに設定される。

出力制御回路ＯＣ_ｊは、ストローブ信号ＳＴＢと、ドライバブロックＤＢ_ｊに対応した画素データ（ラッチＬＴ_ｊにラッチされた画素データ）とに基づいて、出力制御信号ｃｎｔ_ｊを生成する。

２．３ 電子機器
図１７は、図１５に示されるサーマルヘッド１５０を備えるサーマルプリンタの具体例の主要部分のみの縦断面図を示す。
プリンタ装置１７０内には、感熱紙がロール紙１７２としてセットされる用に構成されている。ロール紙１７２の印刷対象部分は、所与の紙送り機構（紙送り手段）により１ラインずつ紙送り方向１７３の方向に送り出される。そして、この印刷対象部分は、ハウジング１７４内で印刷ヘッド１７５の方に導かれる。印刷ヘッド１７５は、図１５のサーマルヘッド１５０を搭載する。ロール紙１７２の印刷対象部分が、印刷ヘッド１７５およびプラテン１７６の間を通過する際に、印刷ヘッド１７５により該印刷対象部分に所定の印刷が行われる。

紙送り機構は、印刷対象部分を更に紙送り方向１７３に送り出し、カッター１７７によりロール紙１７２が切断されて、切断後の用紙がレシート１７８として取り出し可能となる。

またハウジング１７４内には、印刷ヘッド１７５の前段に、用紙エンドセンサ３０９が設けられており、ロール紙１７２が紙送り方向１７３に送られる際にロール紙１７２の端を検知できる。

２．３．１ 変形例
サーマルプリンタ１７０以外の電子機器（たとえば、液晶装置）も、上述の出力回路を備えることができる。

２．４ 印刷システム
図１８は、図１５に示されるサーマルヘッド１５０を含む印刷システムの具体例を示す。
図１８に示される印刷システム１８０は、ホストコンピュータ１８２（広義には制御部）と、レシート１７８等を発行するプリンタ装置３１４とを含む。ホストコンピュータ１８２は、本体１８５と、表示装置１８６と、キーボード１８７と、ポインティングデバイスとしてのマウス１８８とを含む。
プリンタ装置３１４は、たとえば、図１７に示されるプリンタ装置１７０で構成される。

図１９は、図１８に示されるホストコンピュータ１８２の概略ブロック図を示す。
ホストコンピュータ１８２では、ＣＰＵ（Central Processing Unit)１９１に、バスライン１９２を介して、プログラムデータ等が格納されたＲＯＭ（Read Only Memory）１９３、データ処理の作業エリアや印刷データがバッファリングされるＲＡＭ（Random Access Memory）１９４、プリンタ装置３１４に印刷データや印刷コマンド等を送信する通信インタフェース１９５、表示装置１８６を駆動制御して表示データに対応する文字等を表示させるディスプレイコントローラ１９６、キーボード１８７から入力キーに対応するキー信号を取り込むキーボードコントローラ１９７、マウス１８８とのデータ等のやり取りを制御するマウスコントローラ１９８が接続されている。また、プリンタ装置３１４は、通信インタフェース１９５からの印刷データ等を受信する通信インタフェース１９９を含む。

ＣＰＵ１９１は、ＲＯＭ１９３又はＲＡＭ１９４に格納されたプログラムに従って所定の印刷処理を実行し、印刷データをＲＡＭ１９４に展開したり、ＲＡＭ１９４の印刷データを、通信インタフェース１９５を介してプリンタ装置３１４に転送したりすることができる。

当業者は、上述した本発明に従う各実施形態が、本発明の精神を逸脱することなく、（場合によって技術常識を参照することによって、）変形され得ることを容易に理解できるであろう。

本発明に従う出力回路の概略ブロック図。 図１に示される出力回路１０の具体例。 図２に示される出力回路２０の動作を理解するためのタイミング図。 図１に示される出力回路１０のもう１つの具体例。 図４に示される出力回路４０の動作を理解するためのタイミング図。 図１に示される出力回路１０のさらなる具体例。 図６に示される出力回路６０の動作を理解するためのタイミング図。 図１に示される出力回路１０のさらなる具体例。 図１に示される出力回路１０のさらなる具体例。 図１に示される出力回路１０のさらなる具体例。 図１に示される出力回路１０のさらなる具体例。 図１に示される出力回路１０のさらなる具体例。 図１に示される出力回路１０のさらなる具体例。 図１に示される出力回路１０のさらなる具体例。 本発明に従うサーマルヘッドの概略ブロック図。 図１５に示される各サーマルヘッドドライバ１６０の具体例。 図１５に示されるサーマルヘッド１５０を備えるサーマルプリンタの具体例の主要部分のみの縦断面図。 図１５に示されるサーマルヘッド１５０を含む印刷システムの具体例。 図１８に示されるホストコンピュータ１８２の概略ブロック図。

符号の説明

１０、２０、４０、６０ 出力回路、 １２、２２ 第１のインバータ回路、
１４、２４ 第２のインバータ回路、 １６、２６、４６ 出力トランジスタ、
１８、２８、１０８−１、１１８−２ 電流制限トランジスタ、
２６_１〜２６_Ｎ 出力ドライバ、 ６８ 電流制限回路、 ６９ スイッチ回路、
１５０ サーマルヘッド、 １５２ セラミック板、
１６０、１６０−１〜１６０−Ｍ サーマルヘッドドライバ、
１７０ プリンタ装置、 １７２ ロール紙、 １７３ 紙送り方向、
１７４ ハウジング、 １７５ 印刷ヘッド、 １７６ プラテン、
１７７ カッター、 １７８ レシート、 １８０ 印刷システム、
１８２ ホストコンピュータ、 １８４ プリンタ装置、 １８５ 本体、
１８６ 表示装置、 １８７ キーボード、 １８８ マウス、
ＣＬＫ クロック信号、 Ｄ ドレイン、 ＤＢ_１〜ＤＢ_Ｎ ドライバブロック、
ＤＦＦ_１〜ＤＦＦ_Ｎ フリップフロップ、 ＤＯ１〜ＤＯＮ ドライバ出力、
Ｇ ゲート、 ＧＮＤ 接地電源電圧、 ＩＮ 入力信号、 ＬＴ_１〜ＬＴ_Ｎ ラッチ、
ＬＡＴ ラッチ信号、 ＯＣ_１〜ＯＣ_Ｎ 出力制御回路、 ＯＵＴ 出力信号、
Ｓ ソース、 ＳＩ シリアルデータ、 ＳＴＢ ストローブ信号、
ＶＤＤ、ＶＨ、ＶＬ 電源電圧

Claims (15)

1. 出力回路であって、
   入力信号を入力し、第１の電位および第２の電位に接続される第１のインバータ回路と、
   第１のインバータ回路からの信号を入力する第２のインバータ回路と、
   第２のインバータ回路からの信号を入力する出力トランジスタと、
   少なくとも１つの電流制限トランジスタと、
   を備え、
   少なくとも１つの電流制限トランジスタは、第１の電位と第２の電位との間に、第１のインバータ回路と直列に接続される、出力回路。
2. 請求項１において、
   少なくとも１つの電流制限トランジスタは、ゲート、ソース、およびドレインを有し、
   少なくとも１つの電流制限トランジスタのゲートは、少なくとも１つの電流制限トランジスタのドレインに接続される、出力回路。
3. 請求項１または２において、
   出力トランジスタは、Ｎ型のトランジスタであり、
   少なくとも１つの電流制限トランジスタは、第１の電位と、第１のインバータ回路からの出力電位との間に、配置される、出力回路。
4. 請求項１または２において、
   出力トランジスタは、Ｐ型のトランジスタであり、
   少なくとも１つの電流制限トランジスタは、第１のインバータ回路からの出力電位と、第２の電位との間に、配置される、出力回路。
5. 請求項３または４において、
   第２のインバータ回路は、少なくとも１つの電流制限トランジスタのスレッショルドより高いスレッショルドを有するトランジスタを含む、出力回路。
6. 請求項１または２において、
   第２のインバータ回路に接続され、入力信号を入力するスイッチ回路であって、少なくとも１つの第１のスイッチトランジスタと少なくとも１つの第２のスイッチトランジスタとを含むスイッチ回路を、
   さらに備え、
   第２のインバータ回路は、第１の電位および第２の電位に接続され、
   少なくとも１つの電流制限トランジスタは、少なくとも１つの第１の電流制限トランジスタと、少なくとも１つの第２の電流制限トランジスタと、を含み、
   少なくとも１つの第１の電流制限トランジスタは、第１の電位と、第１のインバータ回路からの出力電位との間に、配置され、
   少なくとも１つの第２の電流制限トランジスタは、第１のインバータ回路からの出力電位と、第２の電位との間に、配置され、
   少なくとも１つの第１のスイッチトランジスタは、第１の電位と、第２のインバータ回路からの出力電位との間に、第２のインバータ回路と直列に接続され、
   少なくとも１つの第２のスイッチトランジスタは、第２のインバータ回路からの出力電位と、第２の電位との間に、第２のインバータ回路と直列に接続される、出力回路。
7. 請求項６において、
   少なくとも１つの第１の電流制限トランジスタは、直列接続された複数の第１の電流制限トランジスタを含む、出力回路。
8. 請求項６において、
   少なくとも１つの第２の電流制限トランジスタは、直列接続された複数の第２の電流制限トランジスタを含む、出力回路。
9. 請求項７において、
   第２のインバータ回路は、第１および第２の導電型のトランジスタを含み、第１の導電型のトランジスタのチャネル幅およびチャネル長は、それぞれ、Ｗｐ１およびＬｐ１であり、
   少なくとも１つの第１のスイッチトランジスタは、第１の導電型のスイッチトランジスタであり、第１の導電型のスイッチトランジスタのチャネル幅およびチャネル長は、それぞれ、Ｗｐ２およびＬｐ２であり、
   以下の式を満たす、出力回路。
   Ｗｐ１／Ｌｐ１：Ｗｐ２／Ｌｐ２＝１：１〜１：２０
10. 請求項８において、
    第２のインバータ回路は、第１および第２の導電型のトランジスタを含み、第２の導電型のトランジスタのチャネル幅およびチャネル長は、それぞれ、Ｗｎ１およびＬｎ１であり、
    少なくとも１つの第２のスイッチトランジスタは、第２の導電型のスイッチトランジスタであり、第２の導電型のスイッチトランジスタのチャネル幅およびチャネル長は、それぞれ、Ｗｐ２およびＬｐ２であり、
    以下の式を満たす、出力回路。
    Ｗｎ１／Ｌｎ１：Ｗｎ２／Ｌｎ２＝１：１〜１：２０
11. 請求項１乃至１０のいずれかの出力回路を備えるサーマルヘッドドライバ。
12. 請求項１１のサーマルヘッドドライバを備えるサーマルヘッド。
13. 請求項１乃至１０のいずれかの出力回路を備える電子機器。
14. 請求項１乃至１０のいずれかの出力回路を含むプリンタ装置を備える印刷システム。
15. 出力方法であって、
    入力信号を準備すること、
    第１の電位および第２の電位に接続される第１のインバータ回路に、入力信号を入力すること、
    少なくとも１つの電流制限トランジスタにより、第１のインバータ回路からの出力電位が、制限されること、
    第１のインバータ回路からの信号を第２のインバータ回路に入力すること、および
    第２のインバータ回路からの信号を出力トランジスタに入力すること、
    を含み、
    少なくとも１つの電流制限トランジスタは、第１の電位と第２の電位との間に、第１のインバータ回路と直列に接続される、出力方法。

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