JP2009055508A5 - - Google Patents

Claims (17)

1. 出力回路であって、
   入力信号を入力し、第１の電位および第２の電位に接続される第１のインバータ回路と、
   第１のインバータ回路からの信号を入力する第２のインバータ回路と、
   第２のインバータ回路からの信号を入力する出力トランジスタと、
   少なくとも１つの第１の電流制限トランジスタと、
   を備え、
   前記少なくとも１つの第１の電流制限トランジスタは、前記第１の電位と前記第２の電位との間に、前記第１のインバータ回路と直列に接続される、出力回路。
2. 請求項１において、
   前記少なくとも１つの第１の電流制限トランジスタは、ゲート、ソース、およびドレインを有し、
   前記少なくとも１つの第１の電流制限トランジスタの前記ゲートは、前記少なくとも１つの第１の電流制限トランジスタの前記ドレインに接続される、出力回路。
3. 請求項２において、
   少なくとも１つの第２の電流制限トランジスタと、
   前記第２のインバータ回路に接続され、前記入力信号を入力するスイッチ回路であって、少なくとも１つの第１のスイッチトランジスタと少なくとも１つの第２のスイッチトランジスタとを含むスイッチ回路とを、
   さらに備え、
   前記第２のインバータ回路は、前記第１の電位および前記第２の電位に接続され、
   前記少なくとも１つの第１の電流制限トランジスタは、前記第１の電位と、前記第１のインバータ回路からの出力電位との間に、配置され、
   前記少なくとも１つの第２の電流制限トランジスタは、前記第１のインバータ回路からの出力電位と、前記第２の電位との間に、配置され、
   前記少なくとも１つの第１のスイッチトランジスタは、前記第１の電位と、前記第２のインバータ回路からの出力電位との間に、前記第２のインバータ回路と直列に接続され、
   前記少なくとも１つの第２のスイッチトランジスタは、前記第２のインバータ回路からの出力電位と、前記第２の電位との間に、前記第２のインバータ回路と直列に接続される、出力回路。
4. 請求項３において、
   前記少なくとも１つの第２の電流制限トランジスタは、ゲート、ソース、およびドレインを有し、
   前記少なくとも１つの第２の電流制限トランジスタの前記ゲートは、前記少なくとも１つの第２の電流制限トランジスタの前記ドレインに接続される、出力回路。
5. 請求項４において、
   前記第２のインバータ回路は、第１の導電型のトランジスタおよび第２の導電型のトランジスタを含み、前記第１の導電型のトランジスタのチャネル幅およびチャネル長は、それぞれ、Ｗｐ１およびＬｐ１であり、
   前記少なくとも１つの第１のスイッチトランジスタは、第１の導電型のスイッチトランジスタであり、前記第１の導電型のスイッチトランジスタのチャネル幅およびチャネル長は、それぞれ、Ｗｐ２およびＬｐ２であり、
   以下の式を満たす、出力回路。
   Ｗｐ１／Ｌｐ１：Ｗｐ２／Ｌｐ２＝１：１〜１：２０
6. 請求項５において、
   前記第２の導電型のトランジスタのチャネル幅およびチャネル長は、それぞれ、Ｗｎ１およびＬｎ１であり、
   少なくとも１つの第２のスイッチトランジスタは、第２の導電型のスイッチトランジスタであり、前記第２の導電型のスイッチトランジスタのチャネル幅およびチャネル長は、それぞれ、Ｗｎ２およびＬｎ２であり、
   以下の式を満たす、出力回路。
   Ｗｎ１／Ｌｎ１：Ｗｎ２／Ｌｎ２＝１：１〜１：２０
7. 請求項１または２において、
   前記出力トランジスタは、Ｎ型のトランジスタであり、
   前記少なくとも１つの第１の電流制限トランジスタは、前記第１の電位と、前記第１のインバータ回路からの出力電位との間に、配置される、出力回路。
8. 請求項１または２において、
   前記出力トランジスタは、Ｐ型のトランジスタであり、
   前記少なくとも１つの第１の電流制限トランジスタは、前記第１のインバータ回路からの出力電位と、前記第２の電位との間に、配置される、出力回路。
9. 請求項７または８において、
   前記第２のインバータ回路は、前記少なくとも１つの第１の電流制限トランジスタのスレッショルドより高いスレッショルドを有するトランジスタを含む、出力回路。
10. 請求項１において、
    少なくとも１つの第２の電流制限トランジスタと、
    前記第２のインバータ回路に接続され、前記入力信号を入力するスイッチ回路であって、少なくとも１つの第１のスイッチトランジスタと少なくとも１つの第２のスイッチトランジスタとを含むスイッチ回路とを、
    さらに備え、
    前記第２のインバータ回路は、前記第１の電位および前記第２の電位に接続され、
    前記少なくとも１つの第１の電流制限トランジスタは、前記第１の電位と、前記第１のインバータ回路からの出力電位との間に、配置され、
    前記少なくとも１つの第２の電流制限トランジスタは、前記第１のインバータ回路からの出力電位と、前記第２の電位との間に、配置され、
    前記少なくとも１つの第１のスイッチトランジスタは、前記第１の電位と、前記第２のインバータ回路からの出力電位との間に、前記第２のインバータ回路と直列に接続され、
    前記少なくとも１つの第２のスイッチトランジスタは、前記第２のインバータ回路からの出力電位と、前記第２の電位との間に、前記第２のインバータ回路と直列に接続される、出力回路。
11. 請求項３または１０において、
    前記少なくとも１つの第１の電流制限トランジスタは、直列接続された複数の第１の電流制限トランジスタを含む、出力回路。
12. 請求項３または１０において、
    前記少なくとも１つの第２の電流制限トランジスタは、直列接続された複数の第２の電流制限トランジスタを含む、出力回路。
13. 請求項１乃至１２のいずれかの出力回路を備えるサーマルヘッドドライバ。
14. 請求項１３のサーマルヘッドドライバを備えるサーマルヘッド。
15. 請求項１乃至１２のいずれかの出力回路を備える電子機器。
16. 請求項１乃至１２のいずれかの出力回路を含むプリンタ装置を備える印刷システム。
17. 出力方法であって、
    入力信号を準備すること、
    第１の電位および第２の電位に接続される第１のインバータ回路に、前記入力信号を入力すること、
    少なくとも１つの電流制限トランジスタにより、前記第１のインバータ回路からの出力電位が、制限されること、
    前記第１のインバータ回路からの信号を前記第２のインバータ回路に入力すること、および
    前記第２のインバータ回路からの信号を出力トランジスタに入力すること、
    を含み、
    前記少なくとも１つの電流制限トランジスタは、前記第１の電位と前記第２の電位との間に、前記第１のインバータ回路と直列に接続される、出力方法。