JPH0846500A - 半導体回路 - Google Patents
半導体回路Info
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- JPH0846500A JPH0846500A JP6176715A JP17671594A JPH0846500A JP H0846500 A JPH0846500 A JP H0846500A JP 6176715 A JP6176715 A JP 6176715A JP 17671594 A JP17671594 A JP 17671594A JP H0846500 A JPH0846500 A JP H0846500A
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- output
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体回路に於ける出力回路の動作速度を低
下させることなく、出力波形の立ち上がり、或いは立ち
下がり時間を大きくして出力変化時のリンギング或いは
ノイズ、更には反射等により出力電圧信号の波形が変化
して、誤動作が発生する事を有効に防止出来る半導体回
路の出力回路を提供する。 【構成】 入力手段２、トランジスタＮＭ２からなる出
力手段４、該入力手段２と該出力手段４との間に配置さ
れ、該入力手段２に入力される信号の変化に応答して、
該出力手段４に於けるトランジスタを駆動させる制御電
圧波形を出力すると共に、当該制御電圧波形を時間の関
数で変化させる様に構成された制御電圧波形制御手段１
０とで構成されている。
下させることなく、出力波形の立ち上がり、或いは立ち
下がり時間を大きくして出力変化時のリンギング或いは
ノイズ、更には反射等により出力電圧信号の波形が変化
して、誤動作が発生する事を有効に防止出来る半導体回
路の出力回路を提供する。 【構成】 入力手段２、トランジスタＮＭ２からなる出
力手段４、該入力手段２と該出力手段４との間に配置さ
れ、該入力手段２に入力される信号の変化に応答して、
該出力手段４に於けるトランジスタを駆動させる制御電
圧波形を出力すると共に、当該制御電圧波形を時間の関
数で変化させる様に構成された制御電圧波形制御手段１
０とで構成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体回路に関するもの
であり、更に詳しくは、半導体集積回路に於ける小振幅
インターフェイス出力回路の構成に関するものである。
であり、更に詳しくは、半導体集積回路に於ける小振幅
インターフェイス出力回路の構成に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路を中心とする半導
体回路に於いて、信号の入出力時、或いはデータの送受
信中に発生するノイズ或いは反射により、入力された情
報やデータが変化する場合があり、係る問題を回避する
為、例えば出力トランジスタのゲート入力波形を一様に
鈍らせる事により出力波形も鈍らせて、上記ノイズ或い
は反射により生ずる信号波形の乱れを減少させる工夫が
成されて来ている。
体回路に於いて、信号の入出力時、或いはデータの送受
信中に発生するノイズ或いは反射により、入力された情
報やデータが変化する場合があり、係る問題を回避する
為、例えば出力トランジスタのゲート入力波形を一様に
鈍らせる事により出力波形も鈍らせて、上記ノイズ或い
は反射により生ずる信号波形の乱れを減少させる工夫が
成されて来ている。
【０００３】図４は、従来から一般的に使用されている
出力回路の構成の一例を示すブロックダイアグラムであ
り、入力手段１、２段のインバータからなる駆動手段３
及び出力手段４とから構成されている。又、図５は、上
記出力回路に於いて、入力手段に入力信号ＩＮが、入力
された場合、第１段のインバータＩＮＶ１の出力Ｎ１と
第２段のインバータＩＮＶ２の出力Ｎ２及び出力手段４
に於ける出力端子のそれぞれに於ける出力波形の概略を
示すグラフであり、図５（Ａ）は、入力手段への入力信
号が、“Ｌ”レベルから“Ｈ”レベルに変化した場合の
例を示し、又図５（Ｂ）は、入力手段への入力信号が、
“Ｈ”レベルから“Ｌ”レベルに変化した場合の例をそ
れぞれ示すものである。
出力回路の構成の一例を示すブロックダイアグラムであ
り、入力手段１、２段のインバータからなる駆動手段３
及び出力手段４とから構成されている。又、図５は、上
記出力回路に於いて、入力手段に入力信号ＩＮが、入力
された場合、第１段のインバータＩＮＶ１の出力Ｎ１と
第２段のインバータＩＮＶ２の出力Ｎ２及び出力手段４
に於ける出力端子のそれぞれに於ける出力波形の概略を
示すグラフであり、図５（Ａ）は、入力手段への入力信
号が、“Ｌ”レベルから“Ｈ”レベルに変化した場合の
例を示し、又図５（Ｂ）は、入力手段への入力信号が、
“Ｈ”レベルから“Ｌ”レベルに変化した場合の例をそ
れぞれ示すものである。
【０００４】即ち、従来に於いては、上記した問題を回
避する為に、特に短い時間で変化する小振幅の出力波形
を鈍らせる為に振幅の大きな内部波形を一様に鈍らせる
方法が採用されている。つまり、図５（Ａ）に示す様
に、入力手段への入力信号が、“Ｌ”レベルから“Ｈ”
レベルに変化した場合に於ける、出力電圧を鈍らせる為
には、例えば図４の第２のインバータＩＮＶ２を構成す
るＰ−チャネル形トランジスタＰＭ２とＮ−チャネル形
トランジスタＮＭ２のトランジスタサイズを変更して、
当該ＩＮＶ２の出力Ｎ２をＯ１からＯ２に変化させる事
になる。
避する為に、特に短い時間で変化する小振幅の出力波形
を鈍らせる為に振幅の大きな内部波形を一様に鈍らせる
方法が採用されている。つまり、図５（Ａ）に示す様
に、入力手段への入力信号が、“Ｌ”レベルから“Ｈ”
レベルに変化した場合に於ける、出力電圧を鈍らせる為
には、例えば図４の第２のインバータＩＮＶ２を構成す
るＰ−チャネル形トランジスタＰＭ２とＮ−チャネル形
トランジスタＮＭ２のトランジスタサイズを変更して、
当該ＩＮＶ２の出力Ｎ２をＯ１からＯ２に変化させる事
になる。
【０００５】然しながら、係るＩＮＶ２の出力Ｎ２をＯ
１からＯ２に一様に変化させた場合では、出力手段４を
構成するＮ−チャネル形トランジスタＮＭ３のゲート電
圧が、該トランジスタＮＭ３のしきい値電圧に到達する
までは、出力電圧の変化はなく、その間のゲート電圧の
波形の鈍りは、単に出力の遅れとなるだけで、出力電圧
の変化率の減少には余り効果のない。
１からＯ２に一様に変化させた場合では、出力手段４を
構成するＮ−チャネル形トランジスタＮＭ３のゲート電
圧が、該トランジスタＮＭ３のしきい値電圧に到達する
までは、出力電圧の変化はなく、その間のゲート電圧の
波形の鈍りは、単に出力の遅れとなるだけで、出力電圧
の変化率の減少には余り効果のない。
【０００６】又、出力電圧が変化し終わった後のゲート
電圧の鈍りも当該出力電圧波形の鈍りには無関係であ
る。係る状態は、図５（Ｂ）に示す様に、入力手段への
入力信号が、“Ｈ”レベルから“Ｌ”レベルに変化した
場合の例に於いても同様の事が言える。つまり、従来の
方法に於いては、ゲート電圧を単に、一様に鈍らせたと
しても、全体の遅延時間が大きくなるだけで、出力電圧
の鈍りへの影響は小さく、更に、大きく鈍った上記ゲー
ト電圧を、完全に立ち上げ、立ち下げる必要があるの
で、動作周波数を高く設定出来ないと言う欠点があっ
た。
電圧の鈍りも当該出力電圧波形の鈍りには無関係であ
る。係る状態は、図５（Ｂ）に示す様に、入力手段への
入力信号が、“Ｈ”レベルから“Ｌ”レベルに変化した
場合の例に於いても同様の事が言える。つまり、従来の
方法に於いては、ゲート電圧を単に、一様に鈍らせたと
しても、全体の遅延時間が大きくなるだけで、出力電圧
の鈍りへの影響は小さく、更に、大きく鈍った上記ゲー
ト電圧を、完全に立ち上げ、立ち下げる必要があるの
で、動作周波数を高く設定出来ないと言う欠点があっ
た。
【０００７】図６は、上記従来の半導体回路に於いて使
用される出力回路を用いて、データ信号を送信した場合
に、ノイズ或いは反射の影響による信号の乱れが、どの
様に発生し、変化するかを検証する為のシミュレーショ
ン回路の構成例を示すものである。図６に於けるシミュ
レーション回路は、入力手段２、２段のインバータ回路
からなる駆動手段３、該駆動手段３の出力波形を一様に
鈍らせるバッファ手段５及び出力手段４とから構成され
る従来の出力回路１を内蔵する送信側の出力回路チップ
６１に、パッケージ６３（Ｚ＝５０．４、遅延時間＝３
５５．５psec )を介して同軸ケーブル６４（Ｚ＝５０、
遅延時間＝約１１nsec ) を接続させると共に、適宜の
構成からなる受信手段６２に上記と同様のパッケージ６
５（Ｚ＝５０．４、遅延時間＝３５５．５psec )を介し
て接続させた構成を有している。
用される出力回路を用いて、データ信号を送信した場合
に、ノイズ或いは反射の影響による信号の乱れが、どの
様に発生し、変化するかを検証する為のシミュレーショ
ン回路の構成例を示すものである。図６に於けるシミュ
レーション回路は、入力手段２、２段のインバータ回路
からなる駆動手段３、該駆動手段３の出力波形を一様に
鈍らせるバッファ手段５及び出力手段４とから構成され
る従来の出力回路１を内蔵する送信側の出力回路チップ
６１に、パッケージ６３（Ｚ＝５０．４、遅延時間＝３
５５．５psec )を介して同軸ケーブル６４（Ｚ＝５０、
遅延時間＝約１１nsec ) を接続させると共に、適宜の
構成からなる受信手段６２に上記と同様のパッケージ６
５（Ｚ＝５０．４、遅延時間＝３５５．５psec )を介し
て接続させた構成を有している。
【０００８】係る構成からなる、シミュレーション回路
を用いて、従来の方法に従って、ゲート電圧を入力信号
電圧に対して鈍らせて出力させた場合に、出力された信
号が如何に変化するかを検証してみた。尚、上記シミュ
レーションに於いて、プロセス条件が最良の条件とし
て、温度が−４０℃、で電源電圧が３．６Ｖを採用し、
又プロセス条件が最悪の条件として、温度が１２５℃、
で電源電圧が３．０Ｖを採用した。
を用いて、従来の方法に従って、ゲート電圧を入力信号
電圧に対して鈍らせて出力させた場合に、出力された信
号が如何に変化するかを検証してみた。尚、上記シミュ
レーションに於いて、プロセス条件が最良の条件とし
て、温度が−４０℃、で電源電圧が３．６Ｖを採用し、
又プロセス条件が最悪の条件として、温度が１２５℃、
で電源電圧が３．０Ｖを採用した。
【０００９】その結果を図７〜図１２に示す。即ち、図
７〜図１０は、上記シミュレーション装置を用いて、低
周波入力信号を入力した場合の出力及び伝送波形を示す
ものであり、図７は、上記したプロセス条件が最良条件
での出力の立ち下がり、図８は上記したプロセス条件が
最良条件での出力の立ち上がり、図９は、上記したプロ
セス条件が最悪条件での出力の立ち下がり、図１０は上
記したプロセス条件が最悪条件での出力の立ち上がりを
それぞれ示すものである。
７〜図１０は、上記シミュレーション装置を用いて、低
周波入力信号を入力した場合の出力及び伝送波形を示す
ものであり、図７は、上記したプロセス条件が最良条件
での出力の立ち下がり、図８は上記したプロセス条件が
最良条件での出力の立ち上がり、図９は、上記したプロ
セス条件が最悪条件での出力の立ち下がり、図１０は上
記したプロセス条件が最悪条件での出力の立ち上がりを
それぞれ示すものである。
【００１０】又図１１〜図１２は、同装置に１２０ＭＨ
ｚの高周波入力信号を入力した場合の出力及び伝送波形
を示すものである。図７（Ａ）は、入力信号が、“Ｈ”
レベルから“Ｌ”レベルに変化した場合の該駆動手段３
の出力（ＩＮＶ２−ＯＵＴ）に現れる出力電圧信号Ｓ１
と該バッファ手段５の出力（ＯＢＩ−ＯＵＴ）の出力電
圧信号Ｓ２を示し、図７（Ｂ）は、図６に於ける、パッ
ケージ６３と同軸ケーブル６４との間（ＰＩＮＯ）の電
圧波形Ｓ３を示すものであり、又図７（Ｃ）は、図６に
於ける、パッケージ６５と受信側の受信手段６２との間
（ＰＡＤ１）の電圧波形Ｓ４を示すものである。
ｚの高周波入力信号を入力した場合の出力及び伝送波形
を示すものである。図７（Ａ）は、入力信号が、“Ｈ”
レベルから“Ｌ”レベルに変化した場合の該駆動手段３
の出力（ＩＮＶ２−ＯＵＴ）に現れる出力電圧信号Ｓ１
と該バッファ手段５の出力（ＯＢＩ−ＯＵＴ）の出力電
圧信号Ｓ２を示し、図７（Ｂ）は、図６に於ける、パッ
ケージ６３と同軸ケーブル６４との間（ＰＩＮＯ）の電
圧波形Ｓ３を示すものであり、又図７（Ｃ）は、図６に
於ける、パッケージ６５と受信側の受信手段６２との間
（ＰＡＤ１）の電圧波形Ｓ４を示すものである。
【００１１】上記の図７（Ａ）〜図７（Ｃ）より明らか
な様に、バッファ５から出力される出力信号波形Ｓ２
は、駆動手段３の出力波形Ｓ１より所定の遅延時間を以
て出力されているが、同軸ケーブル６４直前の位置（Ｐ
ＩＮＯ）に於ける電圧波形Ｓ３には、ノイズ或いはオー
バーシュート、リンギング等によるフラクチュエーショ
ンＦ１が発生している。
な様に、バッファ５から出力される出力信号波形Ｓ２
は、駆動手段３の出力波形Ｓ１より所定の遅延時間を以
て出力されているが、同軸ケーブル６４直前の位置（Ｐ
ＩＮＯ）に於ける電圧波形Ｓ３には、ノイズ或いはオー
バーシュート、リンギング等によるフラクチュエーショ
ンＦ１が発生している。
【００１２】又、受信部側の入力部に於ける電圧波形Ｓ
４には、上記したフラクチュエーションＦ１が伝搬され
て、増幅されたフラクチュエーションＦ２が発生する。
係るフラクチュエーションＦ２は、受信側のインピーダ
ンスミスマッチ及びパッケージ６５のリンギング等によ
り反射が起こり、その影響が、電圧波形Ｓ３にフラクチ
ュエーションＦ３として表れ、更にその影響が、電圧波
形Ｓ４にフラクチュエーションＦ４として表れ、その影
響が又電圧波形Ｓ３にフラクチュエーションＦ５として
表われる事が判る。
４には、上記したフラクチュエーションＦ１が伝搬され
て、増幅されたフラクチュエーションＦ２が発生する。
係るフラクチュエーションＦ２は、受信側のインピーダ
ンスミスマッチ及びパッケージ６５のリンギング等によ
り反射が起こり、その影響が、電圧波形Ｓ３にフラクチ
ュエーションＦ３として表れ、更にその影響が、電圧波
形Ｓ４にフラクチュエーションＦ４として表れ、その影
響が又電圧波形Ｓ３にフラクチュエーションＦ５として
表われる事が判る。
【００１３】図８（Ａ）〜図８（Ｃ）は、 入力信号
が、“Ｌ”レベルから“Ｈ”レベル変化した場合の例を
図７（Ａ）〜図７（Ｃ）と同様のシミュレーションを行
って、それぞれ同様の電圧波形を測定したものである。
上記の図８（Ａ）〜図８（Ｃ）より明らかな様に、入力
信号が“Ｌ”レベルから“Ｈ”レベル変化した場合で
も、図７の場合と同様に、ノイズ或いは反射の影響が表
れる事が判る。
が、“Ｌ”レベルから“Ｈ”レベル変化した場合の例を
図７（Ａ）〜図７（Ｃ）と同様のシミュレーションを行
って、それぞれ同様の電圧波形を測定したものである。
上記の図８（Ａ）〜図８（Ｃ）より明らかな様に、入力
信号が“Ｌ”レベルから“Ｈ”レベル変化した場合で
も、図７の場合と同様に、ノイズ或いは反射の影響が表
れる事が判る。
【００１４】又、図９（Ａ）〜図９（Ｃ）及び図１０
（Ａ）〜図１０（Ｃ）は、上記と同様のシミュレーショ
ンを、上記出力電圧波形Ｓ１とＳ２との遅延時間を、上
記のシミュレーションで使用した遅延時間よりも長く設
定した、条件としては比較的悪い条件が設定されている
場合に付いて、入力信号が、“Ｌ”レベルから“Ｈ”レ
ベルに変化する場合と、“Ｈ”レベルから“Ｌ”レベル
に変化する場合とに別けてそれぞれ測定した結果を示す
ものである。
（Ａ）〜図１０（Ｃ）は、上記と同様のシミュレーショ
ンを、上記出力電圧波形Ｓ１とＳ２との遅延時間を、上
記のシミュレーションで使用した遅延時間よりも長く設
定した、条件としては比較的悪い条件が設定されている
場合に付いて、入力信号が、“Ｌ”レベルから“Ｈ”レ
ベルに変化する場合と、“Ｈ”レベルから“Ｌ”レベル
に変化する場合とに別けてそれぞれ測定した結果を示す
ものである。
【００１５】更に、図１１及び図１２は、上記したシミ
ュレーション装置に於いて、前記した出力回路を用い
て、周波数１２０ＭＨｚの高周波入力信号を用いて同様
のシミュレーションを実行した結果を示すものである。
図１１は、出力波形Ｓ１とＳ２との遅延が少ない場合の
例であり、図１２は、出力波形Ｓ１とＳ２との遅延が大
きく、条件が悪い場合の例を示す。
ュレーション装置に於いて、前記した出力回路を用い
て、周波数１２０ＭＨｚの高周波入力信号を用いて同様
のシミュレーションを実行した結果を示すものである。
図１１は、出力波形Ｓ１とＳ２との遅延が少ない場合の
例であり、図１２は、出力波形Ｓ１とＳ２との遅延が大
きく、条件が悪い場合の例を示す。
【００１６】図１１及び図１２から明らかな様に、何れ
の場合にも、高周波信号を取り扱う場合には、出力電圧
信号Ｓ３とＳ４に大きなフラクチュエーション（Ｆ１〜
Ｆ５）が発生し、しかもそのフラクチュエーション（Ｆ
１〜Ｆ５）は順次増幅される事が判る。つまり、上記シ
ミュレーションより明らかな通り、従来に於いては、遅
延時間を長くとって、出力手段の制御入力電圧を鈍らせ
たとしても、結果的には、出力電圧信号に発生するノイ
ズ或いは反射の影響を取り除く事が出来ない事が理解さ
れる。
の場合にも、高周波信号を取り扱う場合には、出力電圧
信号Ｓ３とＳ４に大きなフラクチュエーション（Ｆ１〜
Ｆ５）が発生し、しかもそのフラクチュエーション（Ｆ
１〜Ｆ５）は順次増幅される事が判る。つまり、上記シ
ミュレーションより明らかな通り、従来に於いては、遅
延時間を長くとって、出力手段の制御入力電圧を鈍らせ
たとしても、結果的には、出力電圧信号に発生するノイ
ズ或いは反射の影響を取り除く事が出来ない事が理解さ
れる。
【００１７】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、半導体回路に於ける出力
回路の動作速度を低下させることなく、出力波形の立ち
上がり、或いは立ち下がり時間を大きくして出力変化時
のリンギング或いはノイズ、更には反射等により出力電
圧信号の波形が変化して、誤動作が発生する事を有効に
防止出来る半導体回路の出力回路を提供するものであ
る。
した従来技術の欠点を改良し、半導体回路に於ける出力
回路の動作速度を低下させることなく、出力波形の立ち
上がり、或いは立ち下がり時間を大きくして出力変化時
のリンギング或いはノイズ、更には反射等により出力電
圧信号の波形が変化して、誤動作が発生する事を有効に
防止出来る半導体回路の出力回路を提供するものであ
る。
【００１８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、入力手段、トランジスタからな
る出力手段、該入力手段と該出力手段との間に配置さ
れ、該入力手段に入力される信号の変化に応答して、該
出力手段に於けるトランジスタを駆動させる制御電圧波
形を出力すると共に、当該制御電圧波形を時間の関数で
変化させる様に構成された制御電圧波形制御手段、とで
構成されている出力回路を持つ半導体回路である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、入力手段、トランジスタからな
る出力手段、該入力手段と該出力手段との間に配置さ
れ、該入力手段に入力される信号の変化に応答して、該
出力手段に於けるトランジスタを駆動させる制御電圧波
形を出力すると共に、当該制御電圧波形を時間の関数で
変化させる様に構成された制御電圧波形制御手段、とで
構成されている出力回路を持つ半導体回路である。
【００１９】
【作用】本発明に係る半導体回路は、上記した様な出力
回路を有しているので、当該出力回路の作動時間に於け
る、出力手段のゲート電圧が、出力トランジスタのしき
い値電圧付近から、出力信号の出力電圧波形が実質的に
変化し終わる迄の間の時間だけ、内部出力波形Ｓ２を鈍
らせるものである。
回路を有しているので、当該出力回路の作動時間に於け
る、出力手段のゲート電圧が、出力トランジスタのしき
い値電圧付近から、出力信号の出力電圧波形が実質的に
変化し終わる迄の間の時間だけ、内部出力波形Ｓ２を鈍
らせるものである。
【００２０】つまり、本発明に於いては、上記した様
に、出力手段の出力トランジスタから出力される出力電
圧波形が、実質的に変化する期間は、その必要な時間の
間出力回路から出力される内部制御出力電圧波形Ｓ２を
鈍らせておき、その他の時間に於いては、内部制御出力
電圧波形Ｓ２を早く変化せる事により、動作速度の低下
を必要最小限に抑え且つ出力信号に表れるノイズ或いは
反射による変動を極力抑える事が出来るのである。
に、出力手段の出力トランジスタから出力される出力電
圧波形が、実質的に変化する期間は、その必要な時間の
間出力回路から出力される内部制御出力電圧波形Ｓ２を
鈍らせておき、その他の時間に於いては、内部制御出力
電圧波形Ｓ２を早く変化せる事により、動作速度の低下
を必要最小限に抑え且つ出力信号に表れるノイズ或いは
反射による変動を極力抑える事が出来るのである。
【００２１】
【実施例】以下に、本発明に係る半導体回路の一具体例
の構成を図面を参照しながら詳細に説明する。図１は、
本発明に係る半導体回路に使用される出力回路の基本的
な構成例を示すブロックダイアグラムであり、図中、入
力手段２、トランジスタＮＭ２からなる出力手段４、該
入力手段２と該出力手段４との間に配置され、該入力手
段２に入力される信号の変化に応答して、該出力手段４
に於けるトランジスタを駆動させる制御電圧波形を出力
すると共に、当該制御電圧波形を時間の関数で変化させ
る様に構成された制御電圧波形制御手段１０とで構成さ
れている半導体回路の出力手段が示されている。
の構成を図面を参照しながら詳細に説明する。図１は、
本発明に係る半導体回路に使用される出力回路の基本的
な構成例を示すブロックダイアグラムであり、図中、入
力手段２、トランジスタＮＭ２からなる出力手段４、該
入力手段２と該出力手段４との間に配置され、該入力手
段２に入力される信号の変化に応答して、該出力手段４
に於けるトランジスタを駆動させる制御電圧波形を出力
すると共に、当該制御電圧波形を時間の関数で変化させ
る様に構成された制御電圧波形制御手段１０とで構成さ
れている半導体回路の出力手段が示されている。
【００２２】本発明に係る当該制御電圧波形制御手段１
０に於ける制御電圧波形を時間の関数で変化させる様に
する為の具体例としては、例えば、該入力手段２に入力
される信号の変化に応答して、該制御電圧波形を、時間
の経過に従って、当該制御電圧波形の時間変化率が変化
する様に変化させるものであり、当該制御電圧波形制御
手段１０は、上記した様な機能を有するものであれば、
如何なる回路構成のものでも使用可能である。
０に於ける制御電圧波形を時間の関数で変化させる様に
する為の具体例としては、例えば、該入力手段２に入力
される信号の変化に応答して、該制御電圧波形を、時間
の経過に従って、当該制御電圧波形の時間変化率が変化
する様に変化させるものであり、当該制御電圧波形制御
手段１０は、上記した様な機能を有するものであれば、
如何なる回路構成のものでも使用可能である。
【００２３】本発明に係る上記制御電圧波形制御手段１
０の構成とその動作に付いて説明するならば、図１の出
力回路に於いて、入力手段２に入力される入力電圧信号
ＩＮが、図示の様に、高電圧電源ＶＤＤと低電圧電源Ｖ
ＳＳとの間に配置された制御電圧波形制御手段１０に入
力され、当該制御電圧波形制御手段１０から出力される
制御出力電圧波形Ｎ２が出力される。
０の構成とその動作に付いて説明するならば、図１の出
力回路に於いて、入力手段２に入力される入力電圧信号
ＩＮが、図示の様に、高電圧電源ＶＤＤと低電圧電源Ｖ
ＳＳとの間に配置された制御電圧波形制御手段１０に入
力され、当該制御電圧波形制御手段１０から出力される
制御出力電圧波形Ｎ２が出力される。
【００２４】そして、当該制御出力電圧波形Ｎ２が、出
力手段４を構成するＮ−チャネル形トランジスタＮＭ２
のゲートに入力され、その結果、当該Ｎ−チャネル形ト
ランジスタＮＭ２のソースと終端電圧Ｖｔｔに設定され
た電源に接続された抵抗Ｒとの接続部に設けられた出力
端部から出力電圧波形ＯＵＴが出力されるものである。
力手段４を構成するＮ−チャネル形トランジスタＮＭ２
のゲートに入力され、その結果、当該Ｎ−チャネル形ト
ランジスタＮＭ２のソースと終端電圧Ｖｔｔに設定され
た電源に接続された抵抗Ｒとの接続部に設けられた出力
端部から出力電圧波形ＯＵＴが出力されるものである。
【００２５】かかる構成に於いて、本発明に係る制御電
圧波形制御手段１０は、図２（Ａ）に示す様に、入力信
号ＩＮが、“Ｌ”レベル（Ｖｓｓ）から“Ｈ”レベル
（ＶＤＤ）に変化する場合に、当該制御電圧波形制御手
段１０の出力電圧波形Ｎ２は、出力トランジスタＮＭ２
のしきい値電圧Ｖｔｈに近づく迄の間に期間ａ、つまり
時刻ｔ１から時刻ｔ２の期間では、該制御出力電圧波形
Ｎ２の時間変化率が大きくなる様に作動するものであ
る。
圧波形制御手段１０は、図２（Ａ）に示す様に、入力信
号ＩＮが、“Ｌ”レベル（Ｖｓｓ）から“Ｈ”レベル
（ＶＤＤ）に変化する場合に、当該制御電圧波形制御手
段１０の出力電圧波形Ｎ２は、出力トランジスタＮＭ２
のしきい値電圧Ｖｔｈに近づく迄の間に期間ａ、つまり
時刻ｔ１から時刻ｔ２の期間では、該制御出力電圧波形
Ｎ２の時間変化率が大きくなる様に作動するものであ
る。
【００２６】この期間ａの間は、該出力手段４の出力波
形ＯＵＴは、変化せずＶｔｔの電位を維持している。次
に、時刻ｔ２から時刻ｔ３の間の期間ｂに於いては、出
力トランジスタＮＭ２のしきい値Ｖｔｈ付近から当該出
力トランジスタＮＭ２のゲートを制御する該制御出力電
圧波形Ｎ２の時間変化率を小さくする様に変化させる。
形ＯＵＴは、変化せずＶｔｔの電位を維持している。次
に、時刻ｔ２から時刻ｔ３の間の期間ｂに於いては、出
力トランジスタＮＭ２のしきい値Ｖｔｈ付近から当該出
力トランジスタＮＭ２のゲートを制御する該制御出力電
圧波形Ｎ２の時間変化率を小さくする様に変化させる。
【００２７】この期間ｂの間は、該出力手段４の出力波
形ＯＵＴは、電位Ｖｔｔから徐々に低下して期間ｂの終
了時、つまり時刻ｔ３に於いては、略Ｖｓｓに近い電位
を示す事になる。即ち、係る期間ｂに於いては、出力ト
ランジスタの出力電圧波形が、実質的に変化する時期で
ある。
形ＯＵＴは、電位Ｖｔｔから徐々に低下して期間ｂの終
了時、つまり時刻ｔ３に於いては、略Ｖｓｓに近い電位
を示す事になる。即ち、係る期間ｂに於いては、出力ト
ランジスタの出力電圧波形が、実質的に変化する時期で
ある。
【００２８】その後、時刻ｔ３から時刻ｔ４の間の期間
ｃに於いては、出力トランジスタＮＭ２の出力電圧波形
が、実質的に変化し終わった後、再び当該出力トランジ
スタＮＭ２のゲートを制御する該制御出力電圧波形Ｎ２
の時間変化率を大きくする様に変化させる。係る期間ｃ
に於いては、出力トランジスタの出力電圧波形は、略Ｖ
ｓｓに近い電位を維持して変化する事はない。
ｃに於いては、出力トランジスタＮＭ２の出力電圧波形
が、実質的に変化し終わった後、再び当該出力トランジ
スタＮＭ２のゲートを制御する該制御出力電圧波形Ｎ２
の時間変化率を大きくする様に変化させる。係る期間ｃ
に於いては、出力トランジスタの出力電圧波形は、略Ｖ
ｓｓに近い電位を維持して変化する事はない。
【００２９】又、図２（Ｂ）には、入力信号ＩＮが、
“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（Ｖｓｓ）に
変化する場合の各波形が示されており、当該制御電圧波
形制御手段１０の制御出力電圧波形Ｎ２、即ちゲート電
圧制御波形は、図示の期間ａから期間ｂの間は、その時
間変化率が大である状態から小の状態に連続した湾曲状
に変化する様に設計されているものである。
“Ｈ”レベル（ＶＤＤ）から“Ｌ”レベル（Ｖｓｓ）に
変化する場合の各波形が示されており、当該制御電圧波
形制御手段１０の制御出力電圧波形Ｎ２、即ちゲート電
圧制御波形は、図示の期間ａから期間ｂの間は、その時
間変化率が大である状態から小の状態に連続した湾曲状
に変化する様に設計されているものである。
【００３０】上記期間ａの間は、該出力手段４の出力波
形ＯＵＴは、変化せずＶｓｓの電位を維持しているが、
時刻ｔ２以降の期間ｂの間は、該出力手段４の出力波形
ＯＵＴは、電位Ｖｓｓから徐々に上昇して期間ｂの終了
時、つまり時刻ｔ３に於いては、略Ｖｔｔに近い電位を
示す事になる。即ち、係る期間ｂに於いては、出力トラ
ンジスタの出力電圧波形が、実質的に変化する時期であ
る。
形ＯＵＴは、変化せずＶｓｓの電位を維持しているが、
時刻ｔ２以降の期間ｂの間は、該出力手段４の出力波形
ＯＵＴは、電位Ｖｓｓから徐々に上昇して期間ｂの終了
時、つまり時刻ｔ３に於いては、略Ｖｔｔに近い電位を
示す事になる。即ち、係る期間ｂに於いては、出力トラ
ンジスタの出力電圧波形が、実質的に変化する時期であ
る。
【００３１】次いで、時刻ｔ３と４との間の期間ｃに於
いては、出力トランジスタＮＭ２の出力電圧波形が、実
質的に変化し終わった後であり、再び当該出力トランジ
スタＮＭ２のゲートを制御する該制御出力電圧波形Ｎ２
の時間変化率を大きくする様に変化させる。係る期間ｃ
に於いては、出力トランジスタの出力電圧波形は、略Ｖ
ｔｔに近い電位を維持して変化する事はない。
いては、出力トランジスタＮＭ２の出力電圧波形が、実
質的に変化し終わった後であり、再び当該出力トランジ
スタＮＭ２のゲートを制御する該制御出力電圧波形Ｎ２
の時間変化率を大きくする様に変化させる。係る期間ｃ
に於いては、出力トランジスタの出力電圧波形は、略Ｖ
ｔｔに近い電位を維持して変化する事はない。
【００３２】即ち、本発明に終える当該制御電圧波形制
御手段１０は、該入力手段２に入力される信号の変化に
応答して、該制御電圧波形が、出力手段４に於けるトラ
ンジスタＮＭ２のしきい値電圧Ｖｔｈに到達してから、
該出力トランジスタＮＭ２の出力電圧波形が変化し終わ
る迄の期間ｂ（第２の期間）においては、その期間中の
該制御電圧波形Ｎ２の該時間変化率を、それ以前の期間
ａ（第１の期間）とそれ以後の期間ｃ（第３の期間）に
於ける当該制御電圧波形Ｎ２の時間変化率よりも相対的
に小さく設定するものである。
御手段１０は、該入力手段２に入力される信号の変化に
応答して、該制御電圧波形が、出力手段４に於けるトラ
ンジスタＮＭ２のしきい値電圧Ｖｔｈに到達してから、
該出力トランジスタＮＭ２の出力電圧波形が変化し終わ
る迄の期間ｂ（第２の期間）においては、その期間中の
該制御電圧波形Ｎ２の該時間変化率を、それ以前の期間
ａ（第１の期間）とそれ以後の期間ｃ（第３の期間）に
於ける当該制御電圧波形Ｎ２の時間変化率よりも相対的
に小さく設定するものである。
【００３３】次に、上記機能を実現する為に使用され
る、本発明の制御電圧波形制御手段１０の具体例に付い
てその構成例を以下に説明する。つまり、図３には、本
発明に係る該制御電圧波形制御手段１０の一具体例の構
成を示すブロックダイアグラムであり、従来の出力回路
に設けられている駆動手段３をに相当する機能を含み、
更に該入力手段２に入力される信号が、“Ｈ”レベルか
ら“Ｌ”レベルに変化する際に、当該制御電圧波形の時
間変化率を変化させる第１の制御回路１４と、該入力手
段４に入力される信号が、“Ｌ”レベルから“Ｈ”レベ
ルに変化する際に、当該制御電圧波形の時間変化率を変
化させる第２の制御回路１５とから構成されているもの
である。
る、本発明の制御電圧波形制御手段１０の具体例に付い
てその構成例を以下に説明する。つまり、図３には、本
発明に係る該制御電圧波形制御手段１０の一具体例の構
成を示すブロックダイアグラムであり、従来の出力回路
に設けられている駆動手段３をに相当する機能を含み、
更に該入力手段２に入力される信号が、“Ｈ”レベルか
ら“Ｌ”レベルに変化する際に、当該制御電圧波形の時
間変化率を変化させる第１の制御回路１４と、該入力手
段４に入力される信号が、“Ｌ”レベルから“Ｈ”レベ
ルに変化する際に、当該制御電圧波形の時間変化率を変
化させる第２の制御回路１５とから構成されているもの
である。
【００３４】本発明に係る該第１の制御回路１４のより
具体的な回路構成の例を以下に説明する。即ち、本発明
に係る当該制御電圧波形制御手段１０の第１の制御回路
１４は、その入力が該入力端子部ＩＮに接続され、その
出力が第１の端子ＮＯ１に接続された第１のインバータ
ＩＮＶ１、ゲートが前記第１の端子ＮＯ１に接続され、
第１ソース／ドレイン（1)を第２の端子ＮＯ２に接続す
ると共に、第２ソース／ドレイン（2)を第３の端子ＮＯ
３に接続した第１ＮチャネルトランジスタＮＭ０１、ゲ
ートが前記第３の端子ＮＯ３に接続され、第１ソース／
ドレイン（3)を接地とすると共に、第２ソース／ドレイ
ン（4)を第２の端子ＮＯ２に接続した第１Ｎチャネルト
ランジスタＮＭ０２、ゲートが高電圧源ＶＤＤ１に接続
され、第１ソース／ドレイン（5)を接地とすると共に、
第２ソース／ドレイン（6)を第２の端子ＮＯ２に接続し
た第３ＮチャネルトランジスタＮＭ０３、その第１の入
力（7)を前記入力端子部ＩＮに接続すると共に、その第
２の入力（8)を、前記第３の端子ＮＯ３に接続させ、か
つその出力（9)を第４の端子ＮＯ４に接続させた２入力
ＮＯＲゲート回路ＮＯＲ、 ゲートが前記第４の端子Ｎ
Ｏ４に接続され、第１ソース／ドレイン(10)を接地とす
ると共に、第２ソース／ドレイン(11)を第３の端子ＮＯ
３に接続した第４ＮチャネルトランジスタＮＭ０４、と
から構成されている制御電圧波形制御手段１０である。
具体的な回路構成の例を以下に説明する。即ち、本発明
に係る当該制御電圧波形制御手段１０の第１の制御回路
１４は、その入力が該入力端子部ＩＮに接続され、その
出力が第１の端子ＮＯ１に接続された第１のインバータ
ＩＮＶ１、ゲートが前記第１の端子ＮＯ１に接続され、
第１ソース／ドレイン（1)を第２の端子ＮＯ２に接続す
ると共に、第２ソース／ドレイン（2)を第３の端子ＮＯ
３に接続した第１ＮチャネルトランジスタＮＭ０１、ゲ
ートが前記第３の端子ＮＯ３に接続され、第１ソース／
ドレイン（3)を接地とすると共に、第２ソース／ドレイ
ン（4)を第２の端子ＮＯ２に接続した第１Ｎチャネルト
ランジスタＮＭ０２、ゲートが高電圧源ＶＤＤ１に接続
され、第１ソース／ドレイン（5)を接地とすると共に、
第２ソース／ドレイン（6)を第２の端子ＮＯ２に接続し
た第３ＮチャネルトランジスタＮＭ０３、その第１の入
力（7)を前記入力端子部ＩＮに接続すると共に、その第
２の入力（8)を、前記第３の端子ＮＯ３に接続させ、か
つその出力（9)を第４の端子ＮＯ４に接続させた２入力
ＮＯＲゲート回路ＮＯＲ、 ゲートが前記第４の端子Ｎ
Ｏ４に接続され、第１ソース／ドレイン(10)を接地とす
ると共に、第２ソース／ドレイン(11)を第３の端子ＮＯ
３に接続した第４ＮチャネルトランジスタＮＭ０４、と
から構成されている制御電圧波形制御手段１０である。
【００３５】一方、本発明に係る当該制御電圧波形制御
手段１０の第１の制御回路１４に於ける当該第３のＮチ
ャネルトランジスタＮＭ０３は、複数個のＮチャネルト
ランジスタＮＭ０３１〜ＮＭ０３ｎが、直列に接続され
た構成を有しているものでああっても良い。係る複数個
のトランジスタを直列に接続させる事によって、当該制
御電圧波形Ｎ２の時間変化率を小さく出来、又その程度
をトランジスタの接続個数により調整する事が可能とな
る。次に、本発明に係る該第２の制御回路１５のより具
体的な回路構成の例を以下に説明する。
手段１０の第１の制御回路１４に於ける当該第３のＮチ
ャネルトランジスタＮＭ０３は、複数個のＮチャネルト
ランジスタＮＭ０３１〜ＮＭ０３ｎが、直列に接続され
た構成を有しているものでああっても良い。係る複数個
のトランジスタを直列に接続させる事によって、当該制
御電圧波形Ｎ２の時間変化率を小さく出来、又その程度
をトランジスタの接続個数により調整する事が可能とな
る。次に、本発明に係る該第２の制御回路１５のより具
体的な回路構成の例を以下に説明する。
【００３６】即ち、本発明に係る当該制御電圧波形制御
手段１０の第２の制御回路１５は、そのゲートが前記第
１の端子ＮＯ１に接続され、第１ソース／ドレイン(12)
を第５の端子ＮＯ５に接続すると共に、第２ソース／ド
レイン(13)を第３の端子ＮＯ３に接続した第１Ｐチャネ
ルトランジスタＰＭ０１、ゲートが第６の端子ＮＯ６に
接続され、第１ソース／ドレイン(14)を高電圧源ＶＤＤ
２に接続させると共に、第２ソース／ドレイン(15)を第
５の端子ＮＯ５に接続した第２Ｐチャネルトランジスタ
ＰＭ０２、ゲートが第７の端子ＮＯ７と接続され、第１
ソース／ドレイン(16)を高電圧源ＶＤＤ３に接続させる
と共に、第２ソース／ドレイン(17)を第５の端子ＮＯ５
に接続した第３ＰチャネルトランジスタＰＭ０３、その
第１の入力(18)を前記入力端子部ＩＮに接続すると共
に、その第２の入力(19)を、前記第３の端子ＮＯ３に接
続させ、かつその出力(20)を第８の端子ＮＯ８に接続さ
せた２入力ＮＡＮＤゲート回路ＮＡＮＤ、ゲートが前記
第８の端子ＮＯ８に接続され、第１ソース／ドレイン(2
1)を高電圧源ＶＤＤ４に接続させると共に、第２ソース
／ドレイン(22)を第３の端子ＮＯ３に接続した第４Ｐチ
ャネルトランジスタＰＭ０４、及び前記第１の端子Ｎ０
１に入力が接続されると共に、前記第６の端子ＮＯ６に
接続される第１の出力(23)と前記第７の端子ＮＯ７に接
続される第２の出力 (24) を有し、且つ該第１の出力(2
3)の出力電位は、該第２の出力 (24) の出力電位より高
く設定されている中間電位発生手段１６、とから構成さ
れているものである。
手段１０の第２の制御回路１５は、そのゲートが前記第
１の端子ＮＯ１に接続され、第１ソース／ドレイン(12)
を第５の端子ＮＯ５に接続すると共に、第２ソース／ド
レイン(13)を第３の端子ＮＯ３に接続した第１Ｐチャネ
ルトランジスタＰＭ０１、ゲートが第６の端子ＮＯ６に
接続され、第１ソース／ドレイン(14)を高電圧源ＶＤＤ
２に接続させると共に、第２ソース／ドレイン(15)を第
５の端子ＮＯ５に接続した第２Ｐチャネルトランジスタ
ＰＭ０２、ゲートが第７の端子ＮＯ７と接続され、第１
ソース／ドレイン(16)を高電圧源ＶＤＤ３に接続させる
と共に、第２ソース／ドレイン(17)を第５の端子ＮＯ５
に接続した第３ＰチャネルトランジスタＰＭ０３、その
第１の入力(18)を前記入力端子部ＩＮに接続すると共
に、その第２の入力(19)を、前記第３の端子ＮＯ３に接
続させ、かつその出力(20)を第８の端子ＮＯ８に接続さ
せた２入力ＮＡＮＤゲート回路ＮＡＮＤ、ゲートが前記
第８の端子ＮＯ８に接続され、第１ソース／ドレイン(2
1)を高電圧源ＶＤＤ４に接続させると共に、第２ソース
／ドレイン(22)を第３の端子ＮＯ３に接続した第４Ｐチ
ャネルトランジスタＰＭ０４、及び前記第１の端子Ｎ０
１に入力が接続されると共に、前記第６の端子ＮＯ６に
接続される第１の出力(23)と前記第７の端子ＮＯ７に接
続される第２の出力 (24) を有し、且つ該第１の出力(2
3)の出力電位は、該第２の出力 (24) の出力電位より高
く設定されている中間電位発生手段１６、とから構成さ
れているものである。
【００３７】更に、本発明に於ける該中間電位発生手段
１６は、その入力(25)が、前記第１の端子Ｎ０１に接続
されると共に、その出力(40)が第９の端子ＮＯ９に接続
されたインバータＩＮＶ２、ゲートを前記第１の端子Ｎ
０１に接続されると共に、第１ソース／ドレイン(26)を
接地とすると共に、第２ソース／ドレイン(27)を第６の
端子ＮＯ６に接続した第５ＮチャネルトランジスタＮＭ
０５２、ゲートが第６の端子ＮＯ６に接続され、第１ソ
ース／ドレイン(28)が第９の端子Ｎ０９と接続すると共
に、第２ソース／ドレイン(29)を第６の端子ＮＯ６に接
続した第５ＰチャネルトランジスタＰＭ０５２、ゲート
が前記第１の端子ＮＯ１に接続され、第１ソース／ドレ
イン(30)を接地とすると共に、第２ソース／ドレイン(3
1)を第７の端子ＮＯ７に接続した第６Ｎチャネルトラン
ジスタＮＭ０５１、及びゲートが前記第７の端子ＮＯ７
に接続され、第１ソース／ドレイン(32)を第６の端子Ｎ
Ｏ６に接続させすると共に、第２ソース／ドレイン(33)
を第７の端子ＮＯ７に接続した第６Ｐチャネルトランジ
スタＰＭ０５１、とから構成されているものである。
１６は、その入力(25)が、前記第１の端子Ｎ０１に接続
されると共に、その出力(40)が第９の端子ＮＯ９に接続
されたインバータＩＮＶ２、ゲートを前記第１の端子Ｎ
０１に接続されると共に、第１ソース／ドレイン(26)を
接地とすると共に、第２ソース／ドレイン(27)を第６の
端子ＮＯ６に接続した第５ＮチャネルトランジスタＮＭ
０５２、ゲートが第６の端子ＮＯ６に接続され、第１ソ
ース／ドレイン(28)が第９の端子Ｎ０９と接続すると共
に、第２ソース／ドレイン(29)を第６の端子ＮＯ６に接
続した第５ＰチャネルトランジスタＰＭ０５２、ゲート
が前記第１の端子ＮＯ１に接続され、第１ソース／ドレ
イン(30)を接地とすると共に、第２ソース／ドレイン(3
1)を第７の端子ＮＯ７に接続した第６Ｎチャネルトラン
ジスタＮＭ０５１、及びゲートが前記第７の端子ＮＯ７
に接続され、第１ソース／ドレイン(32)を第６の端子Ｎ
Ｏ６に接続させすると共に、第２ソース／ドレイン(33)
を第７の端子ＮＯ７に接続した第６Ｐチャネルトランジ
スタＰＭ０５１、とから構成されているものである。
【００３８】上記した本発明に係る半導体回路に使用さ
れる該制御電圧波形制御手段１０の動作を説明するなら
ば、図２（Ａ）に示す様に、先ず入力手段２に入力され
る入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに変化
する場合に、インバータＩＮＶ１により第１の端子ＮＯ
１は“Ｈ”レベルから“Ｌ”レベルに変化し、期間
（Ａ）に於いては、第１のＮ−チャネル形トランジスタ
ＮＭ０１は、ＯＦＦとなり、ＮＯＲゲート回路ＮＯＲの
出力端子ＮＯ４に於ける出力信号は“Ｌ”レベルとなる
ので、第４のＮ−チャネル形トランジスタＮＭ０４もＯ
ＦＦとなる。
れる該制御電圧波形制御手段１０の動作を説明するなら
ば、図２（Ａ）に示す様に、先ず入力手段２に入力され
る入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに変化
する場合に、インバータＩＮＶ１により第１の端子ＮＯ
１は“Ｈ”レベルから“Ｌ”レベルに変化し、期間
（Ａ）に於いては、第１のＮ−チャネル形トランジスタ
ＮＭ０１は、ＯＦＦとなり、ＮＯＲゲート回路ＮＯＲの
出力端子ＮＯ４に於ける出力信号は“Ｌ”レベルとなる
ので、第４のＮ−チャネル形トランジスタＮＭ０４もＯ
ＦＦとなる。
【００３９】初期状態では、第３の端子Ｎ０３は、
“Ｌ”レベルであるので、第８の端子ｎ０８に於けるＮ
ＡＮＤゲート回路ＮＡＮＤの出力は“Ｈ”レベルとな
り、従って、Ｐ−チャネル形トランジスタＰＭＯ４はＯ
ＦＦとなる。一方、第１の端子ＮＯ１が変化する迄は、
Ｎ−チャネル形トランジスタＮＭ０５１とＮＭ０５２は
ＯＮとなり、又第９の端子ＮＯ９は“Ｌ”レベルである
から第６の端子ＮＯ６と第７の端子ＮＯ７は、共にＶｓ
ｓのレベルと保っている。
“Ｌ”レベルであるので、第８の端子ｎ０８に於けるＮ
ＡＮＤゲート回路ＮＡＮＤの出力は“Ｈ”レベルとな
り、従って、Ｐ−チャネル形トランジスタＰＭＯ４はＯ
ＦＦとなる。一方、第１の端子ＮＯ１が変化する迄は、
Ｎ−チャネル形トランジスタＮＭ０５１とＮＭ０５２は
ＯＮとなり、又第９の端子ＮＯ９は“Ｌ”レベルである
から第６の端子ＮＯ６と第７の端子ＮＯ７は、共にＶｓ
ｓのレベルと保っている。
【００４０】次に、第１の端子ＮＯ１が“Ｌ”レベルと
なる事によって、該Ｎ−チャネル形トランジスタＮＭ０
５１とＮＭ０５２はＯＦＦとなり、又、第９の端子ＮＯ
９は“Ｈ”レベルとなるので、第６の端子ＮＯ６と第７
の端子ＮＯ７の電位は、共に上昇する。この時、ダイオ
ードとして使用されているＰ−チャネル形トランジスタ
ＰＭ０５１とＰＭ０５２の電圧降下によって、該第６の
端子ＮＯ６と第７の端子ＮＯ７の電位は、ＶＤＤよりも
低くなる。
なる事によって、該Ｎ−チャネル形トランジスタＮＭ０
５１とＮＭ０５２はＯＦＦとなり、又、第９の端子ＮＯ
９は“Ｈ”レベルとなるので、第６の端子ＮＯ６と第７
の端子ＮＯ７の電位は、共に上昇する。この時、ダイオ
ードとして使用されているＰ−チャネル形トランジスタ
ＰＭ０５１とＰＭ０５２の電圧降下によって、該第６の
端子ＮＯ６と第７の端子ＮＯ７の電位は、ＶＤＤよりも
低くなる。
【００４１】此処で、本発明に於いては、上記した作動
を実現する為に、該第６の端子ＮＯ６の出力電圧が該Ｐ
−チャネル形トランジスタＰＭ０２のしきい値電圧Ｖｔ
ｈ１以上となる様に、又該第７の端子ＮＯ７の出力電圧
は該Ｐ−チャネル形トランジスタＰＭ０３のしきい値電
圧Ｖｔｈ２以下となる様に、該Ｐ−チャネル形トランジ
スタＰＭ０５１とＰＭ０５２のサイズを調整するもので
ある。
を実現する為に、該第６の端子ＮＯ６の出力電圧が該Ｐ
−チャネル形トランジスタＰＭ０２のしきい値電圧Ｖｔ
ｈ１以上となる様に、又該第７の端子ＮＯ７の出力電圧
は該Ｐ−チャネル形トランジスタＰＭ０３のしきい値電
圧Ｖｔｈ２以下となる様に、該Ｐ−チャネル形トランジ
スタＰＭ０５１とＰＭ０５２のサイズを調整するもので
ある。
【００４２】係る構成を採用しているので、本発明に於
いては、該Ｐ−チャネル形トランジスタＰＭ０２は、直
ちにＯＦＦとなるが、該Ｐ−チャネル形トランジスタＰ
Ｍ０３はＯＮの状態を継続する。この時、プロセス条件
や温度等の条件がよい場合には、該Ｐ−チャネル形トラ
ンジスタＰＭ０２とＰＭ０３の抵抗が高くなり、該条件
が悪い場合には、該抵抗が低くなるので、プロセス条件
や温度等の条件が変化しても、該制御電圧波形Ｎ２の時
間変化率の差は小さくなる。
いては、該Ｐ−チャネル形トランジスタＰＭ０２は、直
ちにＯＦＦとなるが、該Ｐ−チャネル形トランジスタＰ
Ｍ０３はＯＮの状態を継続する。この時、プロセス条件
や温度等の条件がよい場合には、該Ｐ−チャネル形トラ
ンジスタＰＭ０２とＰＭ０３の抵抗が高くなり、該条件
が悪い場合には、該抵抗が低くなるので、プロセス条件
や温度等の条件が変化しても、該制御電圧波形Ｎ２の時
間変化率の差は小さくなる。
【００４３】当該入力信号が変化してから短い時間に於
いて、該Ｐ−チャネル形トランジスタＰＭ０２とＰＭ０
３がＯＮとなっているので、第３の端子の電圧は、早く
立ち上がる。次に、期間（Ｂ）に於いては、前記期間に
於いて、当該制御電圧波形Ｎ２が、短期間に上昇し、第
６の端子ＮＯ６の電位は、該Ｐ−チャネル形トランジス
タＰＭ０２のしきい値Ｖｔｈ２をこえるので、当該Ｐ−
チャネル形トランジスタＰＭ０２はＯＦＦとなり、Ｐ−
チャネル形トランジスタＰＭ０３のみがＯＮしている状
態となる。
いて、該Ｐ−チャネル形トランジスタＰＭ０２とＰＭ０
３がＯＮとなっているので、第３の端子の電圧は、早く
立ち上がる。次に、期間（Ｂ）に於いては、前記期間に
於いて、当該制御電圧波形Ｎ２が、短期間に上昇し、第
６の端子ＮＯ６の電位は、該Ｐ−チャネル形トランジス
タＰＭ０２のしきい値Ｖｔｈ２をこえるので、当該Ｐ−
チャネル形トランジスタＰＭ０２はＯＦＦとなり、Ｐ−
チャネル形トランジスタＰＭ０３のみがＯＮしている状
態となる。
【００４４】従って、第３の端子ＮＯ３に於ける制御電
圧波形Ｎ２の時間変化率は小さくなる。更に、期間
（Ｃ）に於いては、ＮＡＮＤゲート回路ＮＡＮＤＮＯ遅
延時間だけ遅れて第８の端子ＮＯ８の電位が“Ｌ”レベ
ルとなり、当該Ｐ−チャネル形トランジスタＰＭ０４は
ＯＮとなり、その結果、当該Ｐ−チャネル形トランジス
タＰＭ０４によって、該第３の端子ＮＯ３の電位は、大
きな時間変化率で、ＶＤＤ迄上昇し、それによって、当
該出力手段４に於ける出力ＯＵＴの電位は、Ｖｔｔか
ら、Ｖｓｓに低下する事になる。
圧波形Ｎ２の時間変化率は小さくなる。更に、期間
（Ｃ）に於いては、ＮＡＮＤゲート回路ＮＡＮＤＮＯ遅
延時間だけ遅れて第８の端子ＮＯ８の電位が“Ｌ”レベ
ルとなり、当該Ｐ−チャネル形トランジスタＰＭ０４は
ＯＮとなり、その結果、当該Ｐ−チャネル形トランジス
タＰＭ０４によって、該第３の端子ＮＯ３の電位は、大
きな時間変化率で、ＶＤＤ迄上昇し、それによって、当
該出力手段４に於ける出力ＯＵＴの電位は、Ｖｔｔか
ら、Ｖｓｓに低下する事になる。
【００４５】一方、図２（Ｂ）に示す様に、入力手段２
に入力される入力信号ＩＮが“Ｈ”レベルから“Ｌ”レ
ベルに変化する場合に、インバータＩＮＶ１により第１
の端子ＮＯ１は“Ｌ”レベルから“Ｈ”レベルに変化
し、期間（Ａ）に於いては、該第１のＰ−チャネル形ト
ランジスタＰＭ０１はＯＦＦとなり、ＮＡＮＤゲート回
路ＮＡＮＤＮＯの出力である第８の端子ＮＯ８が“Ｈ”
レベルとなるので、Ｐ−チャネル形トランジスタＰＭ０
４はＯＦＦとなる。
に入力される入力信号ＩＮが“Ｈ”レベルから“Ｌ”レ
ベルに変化する場合に、インバータＩＮＶ１により第１
の端子ＮＯ１は“Ｌ”レベルから“Ｈ”レベルに変化
し、期間（Ａ）に於いては、該第１のＰ−チャネル形ト
ランジスタＰＭ０１はＯＦＦとなり、ＮＡＮＤゲート回
路ＮＡＮＤＮＯの出力である第８の端子ＮＯ８が“Ｈ”
レベルとなるので、Ｐ−チャネル形トランジスタＰＭ０
４はＯＦＦとなる。
【００４６】初期状態では、第３の端子Ｎ０３は、
“Ｈ”レベルであるので、第９の端子Ｎ０９に於けるＮ
ＯＲゲート回路ＮＯＲの出力は“Ｌ”レベルとなり、従
って、Ｎ−チャネル形トランジスタＮＭＯ４はＯＦＦと
なり又、Ｎ−チャネル形トランジスタＮＭＯ２はＯＮと
なっている。つまり、係る状態に於いては、トランジス
タサイズに大きいＮ−チャネル形トランジスタＮＭ０１
とＮＭ０２及びトランジスタサイズの小さいＮ−チャネ
ル形トランジスタＮＭ０３１〜ＮＭ０３４とがＯＮ状態
となっているので、第３の端子ＮＯ３に出力される制御
信号電圧は、大きな時間変化率をもって降下する事にな
る。
“Ｈ”レベルであるので、第９の端子Ｎ０９に於けるＮ
ＯＲゲート回路ＮＯＲの出力は“Ｌ”レベルとなり、従
って、Ｎ−チャネル形トランジスタＮＭＯ４はＯＦＦと
なり又、Ｎ−チャネル形トランジスタＮＭＯ２はＯＮと
なっている。つまり、係る状態に於いては、トランジス
タサイズに大きいＮ−チャネル形トランジスタＮＭ０１
とＮＭ０２及びトランジスタサイズの小さいＮ−チャネ
ル形トランジスタＮＭ０３１〜ＮＭ０３４とがＯＮ状態
となっているので、第３の端子ＮＯ３に出力される制御
信号電圧は、大きな時間変化率をもって降下する事にな
る。
【００４７】次に、期間（Ｂ）に於いては、該第３の端
子ＮＯ３の電位が下がって来ると、該Ｎ−チャネル形ト
ランジスタＮＭ０２は、徐々にＯＦＦとなり、Ｎ−チャ
ネル形トランジスタＮＭ０１とＮＭＯ３１〜ＮＭ０３４
のみがＯＮ状態にある事になり、その結果、第３の端子
ＮＯ３の電位の時間変化率は小さくなる。又、期間
（Ｃ）に於いては、やがて第３の端子ＮＯ３の電位が、
ＮＯＲゲート回路ＮＯＲのしきい値電圧Ｖｔｈ３を越え
て低下した場合に、入力信号の電位は“Ｌ”レベルとな
っているので、第４の端子ＮＯ４に於ける出力信号の電
圧は“Ｈ”レベルとなり、その為該Ｎ−チャネル形トラ
ンジスタＮＭ０４がＯＮとなる。
子ＮＯ３の電位が下がって来ると、該Ｎ−チャネル形ト
ランジスタＮＭ０２は、徐々にＯＦＦとなり、Ｎ−チャ
ネル形トランジスタＮＭ０１とＮＭＯ３１〜ＮＭ０３４
のみがＯＮ状態にある事になり、その結果、第３の端子
ＮＯ３の電位の時間変化率は小さくなる。又、期間
（Ｃ）に於いては、やがて第３の端子ＮＯ３の電位が、
ＮＯＲゲート回路ＮＯＲのしきい値電圧Ｖｔｈ３を越え
て低下した場合に、入力信号の電位は“Ｌ”レベルとな
っているので、第４の端子ＮＯ４に於ける出力信号の電
圧は“Ｈ”レベルとなり、その為該Ｎ−チャネル形トラ
ンジスタＮＭ０４がＯＮとなる。
【００４８】該トランジスタＮＭ０４がＯＮとなる事に
よって、該第３の端子ＮＯ３の電位は大きな時間変化率
でＶｓｓ迄降下する。プロセス条件や温度等の条件のば
らつきに対しては、最終段のＮ−チャネル形トランジス
タＮＭ０４のしきい値電圧Ｖｔｈ４の変化と平行して、
Ｎ−チャネル形トランジスタＮＭ０２のしきい値電圧Ｖ
ｔｈ５も変化することにより、第３の端子ＮＯ３の電圧
波形も変化し、結果として回路全体の遅延時間の変動は
小さくなる。
よって、該第３の端子ＮＯ３の電位は大きな時間変化率
でＶｓｓ迄降下する。プロセス条件や温度等の条件のば
らつきに対しては、最終段のＮ−チャネル形トランジス
タＮＭ０４のしきい値電圧Ｖｔｈ４の変化と平行して、
Ｎ−チャネル形トランジスタＮＭ０２のしきい値電圧Ｖ
ｔｈ５も変化することにより、第３の端子ＮＯ３の電圧
波形も変化し、結果として回路全体の遅延時間の変動は
小さくなる。
【００４９】本発明に係る上記した制御電圧波形制御手
段１０を用いて、半導体回路に於ける出力信号の変化
を、図６に示すシミュレーション装置を用い、図７〜図
１２に示すものと同一の条件でシミュレーションを行っ
た結果を図１３〜図１８に示す。即ち、図１３（Ａ）〜
図１３（Ｃ）は、上記図７（Ａ）〜図７（Ｃ）に対応し
たシミュレーションを行いその結果を示したものであ
り、又 図１４（Ａ）〜図１４（Ｃ）は、前記した図８
（Ａ）〜図８（Ｃ）に対応したシミュレーションを行い
その結果を示したものである。
段１０を用いて、半導体回路に於ける出力信号の変化
を、図６に示すシミュレーション装置を用い、図７〜図
１２に示すものと同一の条件でシミュレーションを行っ
た結果を図１３〜図１８に示す。即ち、図１３（Ａ）〜
図１３（Ｃ）は、上記図７（Ａ）〜図７（Ｃ）に対応し
たシミュレーションを行いその結果を示したものであ
り、又 図１４（Ａ）〜図１４（Ｃ）は、前記した図８
（Ａ）〜図８（Ｃ）に対応したシミュレーションを行い
その結果を示したものである。
【００５０】又、図１５（Ａ）〜図１５（Ｃ）は、上記
図９（Ａ）〜図９（Ｃ）に対応したシミュレーションを
行いその結果を示したものであり、又 図１６（Ａ）〜
図１６（Ｃ）は、前記した図１０（Ａ）〜図１０（Ｃ）
に対応したシミュレーションを行いその結果を示したも
のである。更に、図１７（Ａ）〜図１７（Ｃ）は、上記
図１１（Ａ）〜図１１（Ｃ）に対応したシミュレーショ
ンを行いその結果を示したものであり、又 図１８
（Ａ）〜図１８（Ｃ）は、前記した図１２（Ａ）〜図１
２（Ｃ）に対応したシミュレーションを行いその結果を
示したものである。
図９（Ａ）〜図９（Ｃ）に対応したシミュレーションを
行いその結果を示したものであり、又 図１６（Ａ）〜
図１６（Ｃ）は、前記した図１０（Ａ）〜図１０（Ｃ）
に対応したシミュレーションを行いその結果を示したも
のである。更に、図１７（Ａ）〜図１７（Ｃ）は、上記
図１１（Ａ）〜図１１（Ｃ）に対応したシミュレーショ
ンを行いその結果を示したものであり、又 図１８
（Ａ）〜図１８（Ｃ）は、前記した図１２（Ａ）〜図１
２（Ｃ）に対応したシミュレーションを行いその結果を
示したものである。
【００５１】上記した図１３〜図１８から理解される様
に、本発明に係る制御電圧波形制御手段１０を用いて構
成された出力回路１を使用した場合には、出力信号変化
時のリンギングやノイズ或いは反射等の原因による波形
の劣化が、従来の出力回路を使用した場合に比べて大幅
に低減されており、特に、高周波信号を入力した場合に
も、条件の悪い環境であっても、出力信号変化時のリン
ギングやノイズ或いは反射とうの原因による波形の劣化
が、大幅に低減されており、正常に作動する事が確認さ
れた。
に、本発明に係る制御電圧波形制御手段１０を用いて構
成された出力回路１を使用した場合には、出力信号変化
時のリンギングやノイズ或いは反射等の原因による波形
の劣化が、従来の出力回路を使用した場合に比べて大幅
に低減されており、特に、高周波信号を入力した場合に
も、条件の悪い環境であっても、出力信号変化時のリン
ギングやノイズ或いは反射とうの原因による波形の劣化
が、大幅に低減されており、正常に作動する事が確認さ
れた。
【００５２】次に、本発明に係る制御電圧波形制御手段
１０を用いた出力回路と従来の出力回路に於ける動作の
相違について、より具体的な構成を参照しながら、両者
の比較を行った。図１９は、本比較実験に使用されるオ
ープンドレインタイプの従来の出力回路１の構成を示す
ブロックダイアグラムであって、基本的には、入力手段
２、３．３Ｖの高電圧電源に接続された２段のインバー
タＩＮＶ１、ＩＮＶ２からなる駆動手段３及びＮ−チャ
ネル形トランジスタＭＯＳＦＥＴトランジスタ１００を
含む出力手段４とから構成さた、図４と略同一の構成を
有する出力回路であり、該Ｎ−チャネル形トランジスタ
１００のソースは、５０OHM の抵抗を介して１．２Ｖの
電源に接続されている。
１０を用いた出力回路と従来の出力回路に於ける動作の
相違について、より具体的な構成を参照しながら、両者
の比較を行った。図１９は、本比較実験に使用されるオ
ープンドレインタイプの従来の出力回路１の構成を示す
ブロックダイアグラムであって、基本的には、入力手段
２、３．３Ｖの高電圧電源に接続された２段のインバー
タＩＮＶ１、ＩＮＶ２からなる駆動手段３及びＮ−チャ
ネル形トランジスタＭＯＳＦＥＴトランジスタ１００を
含む出力手段４とから構成さた、図４と略同一の構成を
有する出力回路であり、該Ｎ−チャネル形トランジスタ
１００のソースは、５０OHM の抵抗を介して１．２Ｖの
電源に接続されている。
【００５３】尚、本比較例に於いては、前記インバータ
ＩＮＶ２を構成するＰ−チャネル形トランジスタＷＰと
Ｎ−チャネル形トランジスタＷＮとを変化させたものを
使用するものであって、従来例Ａに於いては、トランジ
スタサイズをＷＰ＝１，ＷＮ＝１／３と設定し、又従来
例Ｂに於いては、トランジスタサイズをＷＰ＝６，ＷＮ
＝２と設定したものである。
ＩＮＶ２を構成するＰ−チャネル形トランジスタＷＰと
Ｎ−チャネル形トランジスタＷＮとを変化させたものを
使用するものであって、従来例Ａに於いては、トランジ
スタサイズをＷＰ＝１，ＷＮ＝１／３と設定し、又従来
例Ｂに於いては、トランジスタサイズをＷＰ＝６，ＷＮ
＝２と設定したものである。
【００５４】一方、図２０は、本発明に係る制御電圧波
形制御手段１０を使用した出力回路１の一例を示すもの
であり、入力手段２と出力手段４の構成は、図１９の従
来の出力回路と同一にしてある。尚、図１９及び図２０
に於いてＶＣＮ１は、Ｎ−チャネル形トランジスタ１０
０のゲートに入力される制御電圧信号を示し、又ＶＣＮ
は、当該出力手段４の出力信号を示している。
形制御手段１０を使用した出力回路１の一例を示すもの
であり、入力手段２と出力手段４の構成は、図１９の従
来の出力回路と同一にしてある。尚、図１９及び図２０
に於いてＶＣＮ１は、Ｎ−チャネル形トランジスタ１０
０のゲートに入力される制御電圧信号を示し、又ＶＣＮ
は、当該出力手段４の出力信号を示している。
【００５５】上記２種の従来の出力回路と１種の本発明
に係る出力回路とに同一の入力信号波形を入力した場合
に、出力回路の出力手段に於ける信号波形が如何に変化
するかをシミュレーションしたものである。此処で、本
比較実験に於いて、測定した信号波形の特性値は、次の
通りである。 即ち、（１）上記Ｎ−チャネル形トラン
ジスタ100 のゲート入力信号の立ち上がり／立ち下が時
間、（２）上記Ｎ−チャネル形トランジスタ100 のゲー
ト入力信号と出力信号の伝播遅延時間、（３）上記Ｎ−
チャネル形トランジスタ100 のゲート入力信号の時間変
化率である。
に係る出力回路とに同一の入力信号波形を入力した場合
に、出力回路の出力手段に於ける信号波形が如何に変化
するかをシミュレーションしたものである。此処で、本
比較実験に於いて、測定した信号波形の特性値は、次の
通りである。 即ち、（１）上記Ｎ−チャネル形トラン
ジスタ100 のゲート入力信号の立ち上がり／立ち下が時
間、（２）上記Ｎ−チャネル形トランジスタ100 のゲー
ト入力信号と出力信号の伝播遅延時間、（３）上記Ｎ−
チャネル形トランジスタ100 のゲート入力信号の時間変
化率である。
【００５６】又、本比較実験に於ける各パラメータを以
下の様に定義する。 即ち、 （ａ）立ち上がり時間（Ｔsup ) 信号が高電圧源と接地間の電圧の５％から９５％に変化
するまでの時間 （ｂ）立ち下がり時間（Ｔsdown ) 信号が高電圧源と接地間の電圧の９５％から５％に変化
するまでの時間 （ｃ）最大動作周波数（ｆmax ） 立ち上がり／立ち下がり時間から求まる最大動作周波数 Ｔsmax＝ＭＡＸ（Ｔsup , Ｔsdown ）とすると、 ｆmax ＝１／（２×Ｔsmax） （ｄ）遅延時間 出力立ち上がりのとき（Ｔup） オープンドレインＮ−チャネルトランジスタのゲート入
力信号が９５％に達してから出力信号が０．８Ｖに達す
るまでの時間、 出力立ち下がりのとき（Ｔdown） オープンドレインＮ−チャネルトランジスタのゲート入
力信号が５％に達してから出力信号が０．８Ｖに達する
までの時間、 （ｅ）ゲート信号時間変化率（ΔＶ） オープンドレインＮ−チャネルトランジスタのゲート入
力信号が１．３Ｖの時の傾き（dVg/dt ) 上記の方法により、シミュレーションした結果、図１９
と図２０に示されている Ｎ−チャネル形トランジスタ
１００のゲートに入力される制御電圧信号ＶＣＮ１と出
力手段４の出力信号ＶＣＸの測定結果を図２１（Ａ）及
び（Ｂ）に示している。
下の様に定義する。 即ち、 （ａ）立ち上がり時間（Ｔsup ) 信号が高電圧源と接地間の電圧の５％から９５％に変化
するまでの時間 （ｂ）立ち下がり時間（Ｔsdown ) 信号が高電圧源と接地間の電圧の９５％から５％に変化
するまでの時間 （ｃ）最大動作周波数（ｆmax ） 立ち上がり／立ち下がり時間から求まる最大動作周波数 Ｔsmax＝ＭＡＸ（Ｔsup , Ｔsdown ）とすると、 ｆmax ＝１／（２×Ｔsmax） （ｄ）遅延時間 出力立ち上がりのとき（Ｔup） オープンドレインＮ−チャネルトランジスタのゲート入
力信号が９５％に達してから出力信号が０．８Ｖに達す
るまでの時間、 出力立ち下がりのとき（Ｔdown） オープンドレインＮ−チャネルトランジスタのゲート入
力信号が５％に達してから出力信号が０．８Ｖに達する
までの時間、 （ｅ）ゲート信号時間変化率（ΔＶ） オープンドレインＮ−チャネルトランジスタのゲート入
力信号が１．３Ｖの時の傾き（dVg/dt ) 上記の方法により、シミュレーションした結果、図１９
と図２０に示されている Ｎ−チャネル形トランジスタ
１００のゲートに入力される制御電圧信号ＶＣＮ１と出
力手段４の出力信号ＶＣＸの測定結果を図２１（Ａ）及
び（Ｂ）に示している。
【００５７】即ち、図２１（Ａ）に於いては、従来例Ａ
に於ける、入力手段２に入力された入力信号ＩＮが、
“Ｌ”レベルから“Ｈ”レベルに変化する時の、該制御
電圧信号ＶＣＮ１の変化の様子を示すグラフＧ１と出力
手段４の出力信号ＶＣＸの変化を示すグラフＧ２が示さ
れていると共に、従来例Ｂに於ける、該制御電圧信号Ｖ
ＣＮ１の変化を示すグラフＧ３と出力手段４の出力信号
ＶＣＸの変化を示すグラフＧ４が示されている。
に於ける、入力手段２に入力された入力信号ＩＮが、
“Ｌ”レベルから“Ｈ”レベルに変化する時の、該制御
電圧信号ＶＣＮ１の変化の様子を示すグラフＧ１と出力
手段４の出力信号ＶＣＸの変化を示すグラフＧ２が示さ
れていると共に、従来例Ｂに於ける、該制御電圧信号Ｖ
ＣＮ１の変化を示すグラフＧ３と出力手段４の出力信号
ＶＣＸの変化を示すグラフＧ４が示されている。
【００５８】更には、本発明に係る制御電圧波形制御手
段１０を用いた出力回路に於ける該制御電圧信号ＶＣＮ
１の変化を示すグラフＧ５と出力手段４の出力信号ＶＣ
Ｘの変化を示すグラフＧ６が示されている。又、図２１
（Ｂ）に於いては、従来例Ａに於ける、入力手段２に入
力された入力信号ＩＮが、“Ｈ”レベルから“Ｌ”レベ
ルに変化する時の、該制御電圧信号ＶＣＮ１の変化の様
子を示すグラフｇ１と出力手段４の出力信号ＶＣＸの変
化を示すグラフｇ２が示されていると共に、従来例Ｂに
於ける、該制御電圧信号ＶＣＮ１の変化を示すグラフｇ
３と出力手段４の出力信号ＶＣＸの変化を示すグラフｇ
４が示されている。
段１０を用いた出力回路に於ける該制御電圧信号ＶＣＮ
１の変化を示すグラフＧ５と出力手段４の出力信号ＶＣ
Ｘの変化を示すグラフＧ６が示されている。又、図２１
（Ｂ）に於いては、従来例Ａに於ける、入力手段２に入
力された入力信号ＩＮが、“Ｈ”レベルから“Ｌ”レベ
ルに変化する時の、該制御電圧信号ＶＣＮ１の変化の様
子を示すグラフｇ１と出力手段４の出力信号ＶＣＸの変
化を示すグラフｇ２が示されていると共に、従来例Ｂに
於ける、該制御電圧信号ＶＣＮ１の変化を示すグラフｇ
３と出力手段４の出力信号ＶＣＸの変化を示すグラフｇ
４が示されている。
【００５９】更には、本発明に係る制御電圧波形制御手
段１０を用いた出力回路に於ける該制御電圧信号ＶＣＮ
１の変化を示すグラフｇ５と出力手段４の出力信号ＶＣ
Ｘの変化を示すグラフｇ６が示されている。上記の実験
結果により得られた図２１（Ａ）及び（Ｂ）の波形図か
ら、前記で定義した特性パラメータを算出した結果を表
１に示す。
段１０を用いた出力回路に於ける該制御電圧信号ＶＣＮ
１の変化を示すグラフｇ５と出力手段４の出力信号ＶＣ
Ｘの変化を示すグラフｇ６が示されている。上記の実験
結果により得られた図２１（Ａ）及び（Ｂ）の波形図か
ら、前記で定義した特性パラメータを算出した結果を表
１に示す。
【００６０】
【表１】
【００６１】即ち、上記の表から判る様に、反射、ノイ
ズ等を吸収する為いゲート入力波形を従来の様に単純に
鈍らせる場合（従来例Ｂ）では、立ち上がり／立ち下が
り時間（Ｔsup ／Ｔsdown ）が大きくなり、最大動作周
波数が低くなる。又、出力伝播遅延時間（Ｔup／Ｔdow
n）も大きくなる。一方、従来例Ａの様に、ゲート入力
波形の立ち上がり／立ち下がり時間（Ｔsup ／Ｔsdown
）が小さくすると、最大動作周波数は高くなるが、グ
ラフから判る様に、ノイズが大きくなると言う欠点があ
る。
ズ等を吸収する為いゲート入力波形を従来の様に単純に
鈍らせる場合（従来例Ｂ）では、立ち上がり／立ち下が
り時間（Ｔsup ／Ｔsdown ）が大きくなり、最大動作周
波数が低くなる。又、出力伝播遅延時間（Ｔup／Ｔdow
n）も大きくなる。一方、従来例Ａの様に、ゲート入力
波形の立ち上がり／立ち下がり時間（Ｔsup ／Ｔsdown
）が小さくすると、最大動作周波数は高くなるが、グ
ラフから判る様に、ノイズが大きくなると言う欠点があ
る。
【００６２】本発明に係る出力回路に於いては、しきい
値電圧付近のゲート信号変化率は、従来例Ｂに近くなっ
ているが、立ち上がり／立ち下がり時間（Ｔsup ／Ｔsd
own）は小さくなっており、より高い周波数で動作が可
能となっている。更に、出力遅延時間もより小さくなっ
ている事が判る。
値電圧付近のゲート信号変化率は、従来例Ｂに近くなっ
ているが、立ち上がり／立ち下がり時間（Ｔsup ／Ｔsd
own）は小さくなっており、より高い周波数で動作が可
能となっている。更に、出力遅延時間もより小さくなっ
ている事が判る。
【００６３】
【発明の効果】本発明に係る半導体回路に使用される出
力回路は、上記した様な構成を有するものであるので、
入力信号が変化した場合に於ける動作速度を大きく低下
させることなく、実質的に、当該出力波形の立ち上がり
若しくは立ち下がりに要する時間を長く設定出来る様に
したものであるので、出力変化時のリンギング、ノイ
ズ、あるいは、反射等による出力信号波形の変化、劣化
を有効に防止する事が出来る。
力回路は、上記した様な構成を有するものであるので、
入力信号が変化した場合に於ける動作速度を大きく低下
させることなく、実質的に、当該出力波形の立ち上がり
若しくは立ち下がりに要する時間を長く設定出来る様に
したものであるので、出力変化時のリンギング、ノイ
ズ、あるいは、反射等による出力信号波形の変化、劣化
を有効に防止する事が出来る。
【図１】図１は、本発明に係る出力回路の一具体例の構
成を示すブロックダイアグラムである。
成を示すブロックダイアグラムである。
【図２】図２（Ａ）及び図２（Ｂ）は、本発明に於ける
出力回路に於ける制御電圧波形の変化を説明する図であ
り、図２（Ａ）は、入力信号が“Ｌ”レベルから“Ｈ”
レベルに変化した場合の制御電圧波形であり、又図２
（Ｂ）は、その逆の例を示す制御電圧波形である。
出力回路に於ける制御電圧波形の変化を説明する図であ
り、図２（Ａ）は、入力信号が“Ｌ”レベルから“Ｈ”
レベルに変化した場合の制御電圧波形であり、又図２
（Ｂ）は、その逆の例を示す制御電圧波形である。
【図３】図３は、本発明に係る出力回路に使用される制
御電圧波形制御手段の一具体例の構成を示すブロックダ
イアグラムである。
御電圧波形制御手段の一具体例の構成を示すブロックダ
イアグラムである。
【図４】図４は、従来に於ける出力回路の構成例を示す
ブロックダイアグラムである。
ブロックダイアグラムである。
【図５】図５（Ａ）及び図５（Ｂ）は、従来の出力回路
に於ける制御電圧波形の変化を説明する図であり、図５
（Ａ）は、入力信号が“Ｌ”レベルから“Ｈ”レベルに
変化した場合の制御電圧波形であり、又図５（Ｂ）は、
その逆の例を示す制御電圧波形である。
に於ける制御電圧波形の変化を説明する図であり、図５
（Ａ）は、入力信号が“Ｌ”レベルから“Ｈ”レベルに
変化した場合の制御電圧波形であり、又図５（Ｂ）は、
その逆の例を示す制御電圧波形である。
【図６】図６は、本発明に於いて、出力回路の特性を検
証する為のシミュレーション装置の構成例を示すブロッ
クダイアグラムである。
証する為のシミュレーション装置の構成例を示すブロッ
クダイアグラムである。
【図７】図７（Ａ）〜図７（Ｃ）は、従来に於ける出力
回路の出力波形をシミュレーションにより得られた電圧
波形を示すグラフである。
回路の出力波形をシミュレーションにより得られた電圧
波形を示すグラフである。
【図８】図８（Ａ）〜図８（Ｃ）は、従来に於ける出力
回路の出力波形をシミュレーションにより得られた電圧
波形を示すグラフである。
回路の出力波形をシミュレーションにより得られた電圧
波形を示すグラフである。
【図９】図９（Ａ）〜図９（Ｃ）は、従来に於ける出力
回路の出力波形をシミュレーションにより得られた電圧
波形を示すグラフである。
回路の出力波形をシミュレーションにより得られた電圧
波形を示すグラフである。
【図１０】図１０（Ａ）〜図１０（Ｃ）は、従来に於け
る出力回路の出力波形をシミュレーションにより得られ
た電圧波形を示すグラフである。
る出力回路の出力波形をシミュレーションにより得られ
た電圧波形を示すグラフである。
【図１１】図１１（Ａ）〜図１１（Ｃ）は、従来に於け
る出力回路の出力波形をシミュレーションにより得られ
た電圧波形を示すグラフである。
る出力回路の出力波形をシミュレーションにより得られ
た電圧波形を示すグラフである。
【図１２】図１２（Ａ）〜図１２（Ｃ）は、従来に於け
る出力回路の出力波形をシミュレーションにより得られ
た電圧波形を示すグラフである。
る出力回路の出力波形をシミュレーションにより得られ
た電圧波形を示すグラフである。
【図１３】図１３（Ａ）〜図１３（Ｃ）は、本発明に於
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
【図１４】図１４（Ａ）〜図１４（Ｃ）は、本発明に於
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
【図１５】図１５（Ａ）〜図１５（Ｃ）は、本発明に於
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
【図１６】図１６（Ａ）〜図１６（Ｃ）は、本発明に於
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
【図１７】図１７（Ａ）〜図１７（Ｃ）は、本発明に於
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
【図１８】図１８（Ａ）〜図１８（Ｃ）は、本発明に於
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
ける出力回路の出力波形をシミュレーションにより得ら
れた電圧波形を示すグラフである。
【図１９】図１９は、比較実験に使用した従来の出力回
路の構成例を示すブロックダイアグラムである。
路の構成例を示すブロックダイアグラムである。
【図２０】図２０は、比較実験に使用した本発明に係る
出力回路の構成例を示すブロックダイアグラムである。
出力回路の構成例を示すブロックダイアグラムである。
【図２１】図２１は、比較実験の結果得られた当該各出
力回路の出力波形を示すグラフであり、図２１（Ａ）
は、入力信号が、“Ｌ”レベルから“Ｈ”レベルに変化
した場合の出力波形グラフであり、図２１（Ｂ）は、入
力信号が、“Ｈ”レベルから“Ｌ”レベルに変化した場
合の出力波形グラフである。
力回路の出力波形を示すグラフであり、図２１（Ａ）
は、入力信号が、“Ｌ”レベルから“Ｈ”レベルに変化
した場合の出力波形グラフであり、図２１（Ｂ）は、入
力信号が、“Ｈ”レベルから“Ｌ”レベルに変化した場
合の出力波形グラフである。
１…半導体回路 ２…入力手段 ３…駆動手段 ４…出力手段 ５…バッファー １０…制御電圧波形制御手段 １４…第１の制御回路 １５…第２の制御回路 １６…中間電位発生回路 ６１…送信側の出力回路チップ ６２…受信側のチップ ６３、６５…パッケージ ６４…同軸ケーブル
Claims (8)
- 【請求項１】 入力手段、トランジスタからなる出力手
段、該入力手段と該出力手段との間に配置され、該入力
手段に入力される信号の変化に応答して、該出力手段に
於けるトランジスタを駆動させる制御電圧波形を出力す
ると共に、当該制御電圧波形を時間の関数で変化させる
様に構成された制御電圧波形制御手段、とで構成されて
いる事を特徴とする半導体回路。 - 【請求項２】 当該制御電圧波形制御手段は、該入力手
段に入力される信号の変化に応答して、該制御電圧波形
を、時間の経過に従って、当該制御電圧波形の時間変化
率が変化する様に変化させる事を特徴とする請求項１記
載の半導体回路。 - 【請求項３】 当該制御電圧波形制御手段は、該入力手
段に入力される信号の変化に応答して、該制御電圧波形
が、出力手段に於けるトランジスタのしきい値電圧に到
達してから、該出力トランジスタの出力電圧波形が変化
し終わる迄の期間（第２の期間）においては、その期間
中の該制御電圧波形の該時間変化率を、それ以前の期間
（第１の期間）とそれ以後の期間（第３の期間）に於け
る当該制御電圧波形の時間変化率よりも相対的に小さく
設定する事を特徴とする請求項２記載の半導体回路。 - 【請求項４】 該制御電圧波形制御手段１０は、該入力
手段に入力される信号が、“Ｈ”レベルから“Ｌ”レベ
ルに変化する際に、当該制御電圧波形の時間変化率を変
化させる第１の制御回路１４と、該入力手段に入力され
る信号が、“Ｌ”レベルから“Ｈ”レベルに変化する際
に、当該制御電圧波形の時間変化率を変化させる第２の
制御回路１５とから構成されている事を特徴とする請求
項１乃至３の何れかに記載の半導体回路。 - 【請求項５】 該第１の制御回路１４は、その入力が該
入力端子部ＩＮに接続され、その出力が第１の端子ＮＯ
１に接続された第１のインバータＩＮＶ１、ゲートが前
記第１の端子ＮＯ１に接続され、第１ソース／ドレイン
（1)を第２の端子ＮＯ２に接続すると共に、第２ソース
／ドレイン（2)を第３の端子ＮＯ３に接続した第１Ｎチ
ャネルトランジスタＮＭ０１、ゲートが前記第３の端子
ＮＯ３に接続され、第１ソース／ドレイン（3)を接地と
すると共に、第２ソース／ドレイン（4)を第２の端子Ｎ
Ｏ２に接続した第１ＮチャネルトランジスタＮＭ０２、
ゲートが高電圧源ＶＤＤ１に接続され、第１ソース／ド
レイン（5)を接地とすると共に、第２ソース／ドレイン
（6)を第２の端子ＮＯ２に接続した第３Ｎチャネルトラ
ンジスタＮＭ０３、その第１の入力（7)を前記入力端子
部ＩＮに接続すると共に、その第２の入力（8)を、前記
第３の端子ＮＯ３に接続させ、かつその出力（9)を第４
の端子ＮＯ４に接続させた２入力ＮＯＲゲート回路ＮＯ
Ｒ、ゲートが前記第４の端子ＮＯ４に接続され、第１ソ
ース／ドレイン(10)を接地とすると共に、第２ソース／
ドレイン(11)を第３の端子ＮＯ３に接続した第４Ｎチャ
ネルトランジスタＮＭ０４、とから構成されている事を
特徴とする請求項４に記載の半導体回路。 - 【請求項６】 当該第３のＮチャネルトランジスタＮＭ
０３は、複数個のＮチャネルトランジスタＮＭ０３１〜
ＮＭ０３ｎが、直列に接続された構成を有している事を
特徴とする請求項５記載の半導体回路。 - 【請求項７】 該第２の制御回路１５は、ゲートが前記
第１の端子ＮＯ1 に接続され、第１ソース／ドレイン(1
2)を第５の端子ＮＯ５に接続すると共に、第２ソース／
ドレイン(13)を第３の端子ＮＯ３に接続した第１Ｐチャ
ネルトランジスタＰＭ０１、ゲートが第６の端子ＮＯ６
に接続され、第１ソース／ドレイン(14)を高電圧源ＶＤ
Ｄ２に接続させると共に、第２ソース／ドレイン(15)を
第５の端子ＮＯ５に接続した第２Ｐチャネルトランジス
タＰＭ０２、ゲートが第７の端子ＮＯ７と接続され、第
１ソース／ドレイン(16)を高電圧源ＶＤＤ３に接続させ
ると共に、第２ソース／ドレイン(17)を第５の端子ＮＯ
５に接続した第３ＰチャネルトランジスタＰＭ０３、そ
の第１の入力(18)を前記入力端子部ＩＮに接続すると共
に、その第２の入力(19)を、前記第３の端子ＮＯ３に接
続させ、かつその出力(20)を第８の端子ＮＯ８に接続さ
せた２入力ＮＡＮＤゲート回路ＮＡＮＤ、ゲートが前記
第８の端子ＮＯ８に接続され、第１ソース／ドレイン(2
1)を高電圧源ＶＤＤ４に接続させると共に、第２ソース
／ドレイン(22)を第３の端子ＮＯ３に接続した第４Ｐチ
ャネルトランジスタＰＭ０４、及び前記第１の端子Ｎ０
１に入力が接続されると共に、前記第６の端子ＮＯ６に
接続される第１の出力(23)と前記第７の端子ＮＯ７に接
続される第２の出力 (24) を有し、且つ該第１の出力(2
3)の出力電位は、該第２の出力 (24) の出力電位より高
く設定されている中間電位発生手段６、とから構成され
ている事を特徴とする請求項４記載の半導体回路。 - 【請求項８】 該中間電位発生手段６は、その入力(25)
が、前記第１の端子Ｎ０１に接続されると共に、その出
力(40)が第９の端子ＮＯ９に接続されたインバータＩＮ
Ｖ２、そのゲートが、前記第１の端子Ｎ０１に接続され
ると共に、第１ソース／ドレイン(26)を接地とすると共
に、第２ソース／ドレイン(27)を第６の端子ＮＯ６に接
続した第５ＮチャネルトランジスタＮＭ０５２、ゲート
が第６の端子ＮＯ６に接続され、第１ソース／ドレイン
(28)が第９の端子Ｎ０９と接続すると共に、第２ソース
／ドレイン(29)を第６の端子ＮＯ６に接続した第５Ｐチ
ャネルトランジスタＰＭ０５２、ゲートが前記第１の端
子ＮＯ２に接続され、第１ソース／ドレイン(30)を接地
とすると共に、第２ソース／ドレイン(31)を第７の端子
ＮＯ７に接続した第６ＮチャネルトランジスタＮＭ０５
１、及びゲートが前記第７の端子ＮＯ７に接続され、第
１ソース／ドレイン(32)を第６の端子ＮＯ６に接続させ
すると共に、第２ソース／ドレイン(33)を第７の端子Ｎ
Ｏ７に接続した第６ＰチャネルトランジスタＰＭ０５
１、とから構成されている事を特徴とする請求項７記載
の半導体回路。
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|---|---|---|---|
| JP17671594A JP3442149B2 (ja) | 1994-07-28 | 1994-07-28 | 半導体回路 |
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| US08/754,029 US5670894A (en) | 1994-07-28 | 1996-12-04 | Semiconductor device having output signal control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17671594A JP3442149B2 (ja) | 1994-07-28 | 1994-07-28 | 半導体回路 |
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|---|---|
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Family
ID=16018502
Family Applications (1)
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|---|---|---|---|
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-
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-
1996
- 1996-12-04 US US08/754,029 patent/US5670894A/en not_active Expired - Lifetime
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